CN220474319U - 显示装置 - Google Patents

Abstract

一种显示装置包括：显示面板，包括像素；以及第一栅驱动器，包括分别输出第一进位信号的第一级以及分别输出第一栅信号并且将第一栅信号提供到像素的第一缓冲器。在显示面板包括第一显示区域和第二显示区域，布置在第一显示区域中的像素以第一频率来驱动，并且布置在第二显示区域中的像素以第二频率来驱动的情况下，第一栅信号当中的从与第一显示区域相对应的第一缓冲器输出的第一栅信号被提供到布置在第一显示区域中的像素，与第二显示区域相对应的第一缓冲器不输出第一栅信号，并且第一栅信号不被提供到布置在第二显示区域中的像素。

Description

显示装置

技术领域

本公开涉及包括栅驱动器的显示装置。

背景技术

平板显示装置由于其轻重量和薄的特性而被用作替代阴极射线管显示装置的显示装置。作为这样的平板显示装置的代表示例，存在液晶显示装置、有机发光显示装置和量子点显示装置等。

近年来，已经开发了可以以各种频率驱动的显示装置，并且为了提高包括在显示装置中的电池的效率，需要降低包括在显示装置中的像素的功耗。为了降低像素的功耗，在以低频率驱动像素的情况下(或者在显示静止图像的情况下)，可以减小像素的驱动频率来以低频率驱动显示装置。

已经开发了一种显示装置，其中该显示装置的显示区域被划分成用于显示移动图像的第一显示区域和用于显示静止图像的第二显示区域。可以在制造显示装置的情况下确定第一显示区域和第二显示区域，并且栅驱动器的电路配置可以基于第一显示区域和第二显示区域来确定。换句话说，在制造显示装置的情况下确定的第一显示区域和第二显示区域的位置可能不改变。

将理解，该背景技术部分在某种程度上旨在提供用于理解该技术的有用背景。但是，该背景技术部分也可能包括在本文公开的主题的相应有效申请日之前不是本领域技术人员所已知或了解的一部分的思想、构思或认知。

实用新型内容

实施例提供一种显示装置。

根据实施例，显示装置可以包括：显示面板，包括像素；以及第一栅驱动器，包括分别输出第一进位信号的第一级以及分别输出第一栅信号并且将第一栅信号提供到像素的第一缓冲器。在显示面板包括第一显示区域和第二显示区域的情况下，在布置于第一显示区域中的像素以第一频率来驱动的情况下，并且在布置于第二显示区域中的像素以第二频率来驱动的情况下，从第一缓冲器当中的与第一显示区域相对应的第一缓冲器输出的第一栅信号可以被提供到布置在第一显示区域中的像素，第一缓冲器当中的与第二显示区域相对应的第一缓冲器可以不输出第一栅信号，并且第一栅信号可以不被提供到布置在第二显示区域中的像素。

在实施例中，第一显示区域和第二显示区域中的每一个的大小或位置可以是可改变的。

在实施例中，第二频率可以低于第一频率。

在实施例中，第一频率可以大于或基本等于约100Hz，并且第二频率可以小于或基本等于约30Hz。

在实施例中，像素可以被定义为第一至第m像素行，第一显示区域可以对应于第一至第m像素行当中的第一至第j像素行，并且第二显示区域可以对应于第一至第m像素行当中的第j+1至第m像素行，其中j是1与m之间的整数，并且m是大于1的整数。

在实施例中，显示面板可以进一步包括第三显示区域，第三显示区域可以以第三频率来驱动，并且从第一缓冲器当中的与第三显示区域相对应的第一缓冲器输出的第一栅信号可以被提供到布置在第三显示区域中的像素。

在实施例中，第一频率可以基本等于第三频率。

在实施例中，显示面板可以进一步包括第四显示区域，第四显示区域可以以第四频率来驱动，第一缓冲器当中的与第四显示区域相对应的第一缓冲器可以不输出第一栅信号，并且第一栅信号可以不被提供到布置在第四显示区域中的像素。

在实施例中，第二频率可以基本等于第四频率。

在实施例中，像素可以被定义为第一至第m像素行，第一显示区域可以对应于第一至第m像素行当中的第一至第f像素行，其中f是1与m之间的整数，并且m是大于或等于4的整数，第二显示区域可以对应于第一至第m像素行当中的第f+1至第g像素行，其中g是f+1与m之间的整数，第三显示区域可以对应于第一至第m像素行当中的第g+1至第h像素行，其中h是g+1与m之间的整数，并且第四显示区域可以对应于第一至第m像素行当中的第h+1至第m像素行。

在实施例中，第一缓冲器当中的奇数第一缓冲器可以接收第一缓冲器时钟信号，第一缓冲器当中的偶数第一缓冲器可以接收第二缓冲器时钟信号，并且第一缓冲器时钟信号和第二缓冲器时钟信号中的每一个在第一显示区域和第三显示区域中可以具有逻辑低电平，并且在第二显示区域和第四显示区域中可以具有逻辑高电平。

在实施例中，像素可以被定义为第一至第m像素行，m是大于1的整数，第一级当中的与第一像素行相对应的第一级可以接收第一栅起始信号作为输入信号，并且第一级当中的与第二至第m像素行相对应的第一级可以分别接收从先前第一级输出的第一进位信号作为输入信号。

在实施例中，显示装置可以进一步包括：第二栅驱动器，包括分别输出第二进位信号的第二级以及分别输出第二栅信号或第三栅信号并且将第二栅信号和第三栅信号提供到像素的第二缓冲器。

在实施例中，从第二缓冲器当中的与第一显示区域相对应的第二缓冲器输出的第二栅信号和第三栅信号可以被提供到布置在第一显示区域中的像素。第二缓冲器当中的与第二显示区域相对应的第二缓冲器可以不输出第二栅信号和第三栅信号，并且第二栅信号和第三栅信号可以不被提供到布置在第二显示区域中的像素。

在实施例中，显示面板可以进一步包括第三显示区域，第三显示区域可以以第三频率来驱动，并且从第二缓冲器当中的与第三显示区域相对应的第二缓冲器输出的第二栅信号和第三栅信号可以被提供到布置在第三显示区域中的像素。

在实施例中，第一频率可以基本等于第三频率。

在实施例中，显示面板可以进一步包括第四显示区域，第四显示区域可以以第四频率来驱动。第二缓冲器当中的与第四显示区域相对应的第二缓冲器可以不输出第二栅信号和第三栅信号，并且第二栅信号和第三栅信号可以不被提供到布置在第四显示区域中的像素。

在实施例中，第二频率可以基本等于第四频率。

在实施例中，第二缓冲器当中的奇数第二缓冲器可以接收第一缓冲器电力，第二缓冲器当中的偶数第二缓冲器可以接收第二缓冲器电力，并且第一缓冲器电力和第二缓冲器电力中的每一个在第一显示区域和第三显示区域中可以具有逻辑高电平，并且在第二显示区域和第四显示区域中可以具有逻辑低电平。

在实施例中，像素可以被定义为第一至第m像素行，m是大于1的整数，第二级当中的与第一像素行相对应的第二级可以接收第二栅起始信号作为输入信号，并且第二级当中的与第二至第m像素行相对应的第二级可以分别接收从先前第二级输出的第二进位信号作为输入信号。

因此，根据实施例的显示装置可以包括第一栅驱动器和第二栅驱动器，使得即使在以高频率驱动的区域和以低频率驱动的区域的数量、位置和大小等根据用户的选择而改变的情况下，数据写入栅信号、数据初始化栅信号和/或补偿栅信号可以不被提供到布置在以低频率驱动的显示区域中的像素，并且因此，显示装置的功耗可以相对降低。因此，可以在基本不改变第一栅驱动器和第二栅驱动器的大小的情况下实现显示装置的各种屏幕配置，并且在显示装置以该屏幕配置驱动的情况下，可以相对降低显示装置的功耗。

附图说明

通过参照附图详细描述本公开的实施例，本公开的上述及其他方面和特征将变得更加显而易见。

图1是图示根据实施例的显示装置的框图。

图2A、图2B和图2C是用于描述根据用于驱动图1的显示装置的方法的显示区域的框图。

图3是图示包括在图1的显示装置中的第二栅驱动器的框图。

图4是图示包括在图1的显示装置中的第一栅驱动器的框图。

图5是图示包括在图3的第二栅驱动器中的级和缓冲器的电路图。

图6是用于描述图5的级和缓冲器的操作的时序图。

图7是图示包括在图4的第一栅驱动器中的级和缓冲器的电路图。

图8是用于描述图7的级和缓冲器的操作的时序图。

图9是图示包括在图1的显示装置中的像素的电路图。

图10是图示包括根据实施例的显示装置的电子装置的框图。

具体实施方式

在下文中，将参照附图详细地解释实施例。

然而，本公开可以以不同的形式来体现，并且不应被解释为限于本文中所阐述的实施例。相反，这些实施例被提供，使得本公开将是全面和完整的，并且将向本领域技术人员充分传达本公开的范围。

在附图中，为了便于描述并且为了清楚起见，可能夸大了元件的大小、厚度、比例和尺寸。在全文中，相同的附图标记指代相同的元件。

如本文中所使用的，单数形式“一”和“该(所述)”旨在也包括复数形式，除非上下文另有明确指示。

在说明书和权利要求书中，术语“和/或”出于其含义和解释的目的旨在包括术语“和”与“或”的任何组合。例如，“A和/或B”可以被理解为指“A、B、或者A和B”。术语“和”与“或”可以以结合或分离的意义使用，并且可以被理解为等同于“和/或”。

在说明书和权利要求书中，短语“中的至少一个”出于其含义和解释的目的旨在包括“从……的组中选择的至少一个”的含义。例如，“A和B中的至少一个”可以被理解为指“A、B、或者A和B”。

将理解的是，尽管在本文中可以使用术语第一、第二等来描述各种元件，但这些元件不应受到这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。例如，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件，而不脱离本公开的范围。

另外，术语“重叠”或“重叠的”是指第一物体可以在第二物体的上方或下方或一侧，反之亦然。另外，术语“重叠”可包括层叠、堆叠、面对及其变型、在……上延伸、覆盖或部分覆盖或本领域普通技术人员所了解和理解的任何其他合适的术语。

当元件被描述为与另一元件“不重叠的”或“不重叠”时，这可以包括这些元件彼此间隔开、彼此偏移、或位于彼此旁边或本领域普通技术人员所了解和理解的任何其他合适的术语。

术语“面对”及其变型是指第一元件可以直接或间接地与第二元件相对。在第三元件介于第一元件与第二元件之间的情况中，第一元件和第二元件可以理解为彼此间接相对，不过仍然彼此面对。

术语“包含”、“包括”、“具有”及其变型当在本说明书中使用时，指明所陈述的特征、整体、步骤、操作、元件、部件和/或其组合的存在，但是不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其组合的存在或添加。

考虑到所讨论的测量以及与特定量的测量值相关联的误差(即，测量***的限制)，本文所用的“大约”或“近似”包括陈述的值，并且意味在由本领域普通技术人员确定的该特定值的可接受的偏差范围内。例如，“大约”可能意味在一个或多个标准偏差内，或者在陈述的值的±30％、±20％、±10％、±5％内。

除非本文中另有限定或暗示，否则本文中使用的所有术语(包括技术术语和科学术语)可以具有与本公开所属领域的普通技术人员通常理解的含义相同的含义。将进一步理解的是，诸如在常用词典中限定的那些术语的术语应当被解释为具有与其在相关领域的情境中的含义一致的含义，并且将不以理想化或过于正式的意义来解释，除非在本文中明确地如此限定。

将理解的是，当元件(或区、层或部分等)在说明书中被称为“在”另一元件“上”、“连接到”或“耦接到”另一元件时，它可以直接布置在上述另一元件上、直接连接或耦接到上述另一元件，或者居间元件可以布置在其间。

将理解的是，术语“连接到”或“耦接到”可以包括物理或电连接或耦接。

实施例可以被描述并且在附图中以功能块、单元和/或模块来图示。

本领域技术人员将理解，这些块、单元和/或模块由可以使用基于半导体的制造技术或其他制造技术形成的电子(或光学)电路(诸如逻辑电路、分立部件、微处理器、硬连线电路、存储元件和布线连接等)物理地实现。

在块、单元和/或模块由微处理器或其他类似硬件实现的情况下，它们可以使用软件(例如，微代码)被编程和控制以执行本文中讨论的各种功能，并且可以可选地由固件和/或软件驱动。

还将预期，每个块、单元和/或模块可以由专用硬件来实现，或者被实现为执行一些功能的专用硬件和执行其他功能的处理器(例如，一个或多个编程的微处理器和关联的电路)的组合。

实施例的每个块、单元和/或模块可以物理地被分成两个或更多个相互作用的和离散的块、单元和/或模块，而不脱离本公开的范围。

进一步，实施例的块、单元和/或模块可以物理地被组合成更复杂的块、单元和/或模块，而不脱离本公开的范围。

图1是图示根据实施例的显示装置的框图。

参照图1，在本公开的精神和范围内，显示装置100可以包括包含像素PX的显示面板110、控制器150、数据驱动器120、第一栅驱动器140、第二栅驱动器170、发射驱动器190和电源单元160等。

显示面板110可以包括数据线DL、数据写入栅线GWL、数据初始化栅线GIL、补偿栅线GCL、发射线EML、第一电源电压线ELVDDL、第二电源电压线ELVSSL、第一初始化电压线VINTL、第二初始化电压线VAINTL以及连接到这些线的像素PX。

像素PX中的每一个可以包括至少五个像素晶体管、至少一个像素电容器以及发光元件，并且显示面板110可以是发光显示面板。根据实施例，显示面板110可以是有机发光显示装置的显示面板。根据其他实施例，显示面板110可以包括无机发光显示装置(ILED)的显示面板、量子点显示装置(QDD)的显示面板、液晶显示装置(LCD)的显示面板、场发射显示装置(FED)的显示面板、等离子体显示装置(PDP)的显示面板或电泳显示装置(EPD)的显示面板。

控制器150(例如，时序控制器(T-CON))可以从外部主机处理器(例如，应用处理器(AP)、图形处理单元(GPU)或图形卡)接收图像数据IMG和输入控制信号CON。图像数据IMG可以是包括红色图像数据(或红色像素数据)、绿色图像数据(或绿色像素数据)和蓝色图像数据(或蓝色像素数据)的RGB图像数据(或RGB像素数据)。图像数据IMG可以包括关于驱动频率的信息。输入控制信号CON可以包括垂直同步信号、水平同步信号、输入数据使能信号和主时钟信号等，但实施例不限于此。

控制器150可以通过向从外部主机处理器供给的图像数据IMG应用用于校正图像质量的算法(例如，动态电容补偿(DCC)等)，来将图像数据IMG转换成输入图像数据IDATA。在实施例中，在控制器150不包括用于改进图像质量的算法的情况下，图像数据IMG可以作为输入图像数据IDATA输出。控制器150可以将输入图像数据IDATA供给到数据驱动器120。

控制器150可以基于输入控制信号CON生成用于控制数据驱动器120的操作的数据控制信号CTLD、用于控制第一栅驱动器140的操作的第一栅控制信号CTLG1、用于控制第二栅驱动器170的操作的第二栅控制信号CTLG2以及用于控制发射驱动器190的操作的发射控制信号CTLE。例如，在本公开的精神和范围内，第一栅控制信号CTLG1和第二栅控制信号CTLG2可以包括第一栅起始信号、第二栅起始信号、第一时钟信号和第二时钟信号等，并且数据控制信号CTLD可以包括水平起始信号和数据时钟信号等。

第一栅驱动器140可以基于从控制器150接收的第一栅控制信号CTLG1生成数据写入栅信号GW(例如，第一栅信号)。第一栅驱动器140可以将数据写入栅信号GW输出到分别连接到数据写入栅线GWL的像素PX。

第二栅驱动器170可以基于从控制器150接收的第二栅控制信号CTLG2生成数据初始化栅信号GI(例如，第二栅信号)和补偿栅信号GC(例如，第三栅信号)。第二栅驱动器170可以将数据初始化栅信号GI和补偿栅信号GC输出到分别连接到数据初始化栅线GIL和补偿栅线GCL的像素PX。

发射驱动器190可以基于从控制器150接收的发射控制信号CTLE生成发射信号EM。发射驱动器190可以将发射信号EM输出到分别连接到发射线EML的像素PX。

电源单元160可以生成第一初始化电压VINT、第二初始化电压VAINT、第一电源电压ELVDD和第二电源电压ELVSS，并且可以分别通过第一初始化电压线VINTL、第二初始化电压线VAINTL、第一电源电压线ELVDDL和第二电源电压线ELVSSL将第一初始化电压VINT、第二初始化电压VAINT、第一电源电压ELVDD和第二电源电压ELVSS提供到像素PX。

数据驱动器120可以从控制器150接收数据控制信号CTLD和输入图像数据IDATA。数据驱动器120可以通过使用由伽马参考电压生成器(未示出)生成的伽马参考电压将数字输入图像数据IDATA转换成模拟数据电压。通过转换获得的模拟数据电压将被定义为数据电压VDATA。数据驱动器120可以基于数据控制信号CTLD将数据电压VDATA输出到连接到数据线DL的像素PX。根据其他实施例，数据驱动器120和控制器150可以实现为单个集成电路，并且这样的集成电路可以被称为时序控制器嵌入式数据驱动器(TED)。

图2A、图2B和图2C是用于描述根据用于驱动图1的显示装置的方法的显示区域的框图。

参照图2A、图2B和图2C，显示装置100可以以各种驱动频率来驱动。关于驱动频率的信息可以包括在图像数据IMG中。显示面板110可以包括像素PX，并且像素PX可以被定义为第一至第m像素行(其中m是大于或等于4的整数)。

在图2A中，包括在显示装置100中的显示面板110可以包括显示区域11，并且布置在显示区域11中的像素PX可以以高频率或低频率来驱动。换句话说，第一至第m像素行可以以高频率或低频率来驱动。例如，在以高频率驱动显示面板110的情况下，可以在显示区域11中显示移动图像。相反，在以低频率驱动显示面板110的情况下，可以在显示区域11中显示静止图像(例如，键盘、聊天窗口、文本图像等)。以高频率驱动可以指显示面板110以约120Hz(或者约100Hz或更高)来驱动，并且以低频率驱动可以指显示面板110以约10Hz(或者约30Hz或更低)来驱动。

在图2B中，显示面板110可以包括第一显示区域21和第二显示区域22。换句话说，显示面板110可以被划分成第一显示区域21和第二显示区域22。例如，布置在第一显示区域21中的像素PX可以以高频率来驱动，并且布置在第二显示区域22中的像素PX可以以低频率来驱动。换句话说，第一显示区域21可以对应于第一至第m像素行当中的第一至第j像素行(其中j是1与m之间的整数)，并且第二显示区域22可以对应于第一至第m像素行当中的第j+1至第m像素行。

在图2C中，显示面板110可以包括第一显示区域31、第二显示区域32、第三显示区域33和第四显示区域34。换句话说，显示面板110可以被划分成第一显示区域31、第二显示区域32、第三显示区域33和第四显示区域34。例如，布置在第一显示区域31和第三显示区域33中的每一个中的像素PX可以以高频率来驱动，并且布置在第二显示区域32和第四显示区域34中的每一个中的像素PX可以以低频率来驱动。换句话说，第一显示区域31可以对应于第一至第m像素行当中的第一至第f像素行(其中f是1与m之间的整数)，第二显示区域32可以对应于第一至第m像素行当中的第f+1至第g像素行(其中g是f+1与m之间的整数)，第三显示区域33可以对应于第一至第m像素行当中的第g+1至第h像素行(其中h是g+1与m之间的整数)，并且第四显示区域34可以对应于第一至第m像素行当中的第h+1至第m像素行。

根据样品显示装置，在制造显示装置的情况下，可以确定以高频率驱动的第一显示区域以及以低频率驱动的第二显示区域，并且可以基于第一显示区域和第二显示区域来确定栅驱动器的电路配置。换句话说，在制造样品显示装置的情况下确定的第一显示区域和第二显示区域的位置和大小等可以不改变。例如，如果在样品显示装置中改变第一显示区域和第二显示区域的数量、位置和大小等，则栅驱动器的大小可能相对增加，并且功耗可能相对增加。

根据实施例，显示装置100可以包括第一栅驱动器140和第二栅驱动器170，使得即使在以高频率驱动的显示区域和以低频率驱动的显示区域的数量、位置和大小等根据用户的选择而改变的情况下，数据写入栅信号GW、数据初始化栅信号GI和/或补偿栅信号GC可以不被提供到布置在以低频率驱动的显示区域中的像素PX，并且因此，显示装置100的功耗可以相对降低。相应地，可以在基本不改变第一栅驱动器140和第二栅驱动器170的大小的情况下，实现显示装置100的各种屏幕配置(例如，包括至少一个高频率区域和至少一个低频率区域的屏幕配置)，并且在以该屏幕配置驱动显示装置100的情况下，显示装置100的功耗可以相对降低。

图3是图示包括在图1的显示装置中的第二栅驱动器的框图。

参照图3，第二栅驱动器170可以包括：输出进位信号CR1、CR2、CR3、CR4……(例如，第二进位信号)的级171_1、171_2、171_3、171_4、……(例如，第二级)；以及输出数据初始化栅信号GI1、GI2、GI3、GI4……(例如，第二栅信号)和补偿栅信号GC1、GC2、GC3、GC4……(例如，第三栅信号)的缓冲器172_1、172_2、172_3、172_4、……(例如，第二缓冲器)。根据实施例，缓冲器中的每一个(例如，172_1)可以输出用于N型晶体管(例如，NMOS晶体管)的有效高栅信号。

级171_1、171_2、171_3、171_4、……可以接收第二栅起始信号NFLM以及第一时钟信号NCLK1和第二时钟信号NCLK2。在级171_1、171_2、171_3、171_4、……当中，第一级171_1可以接收第二栅起始信号NFLM作为输入信号，并且其余级171_2、171_3、171_4、……可以接收从先前级输出的进位信号CR1、CR2、CR3、CR4、……作为输入信号。

缓冲器172_1、172_2、172_3、172_4、……可以接收第一缓冲器电力MVGH1和第二缓冲器电力MVGH2。例如，奇数缓冲器172_1、172_3、……可以接收第一缓冲器电力MVGH1，并且偶数缓冲器172_2、172_4、……可以接收第二缓冲器电力MVGH2。

根据实施例，第二栅驱动器170可以基于第一缓冲器电力MVGH1和第二缓冲器电力MVGH2选择性地驱动缓冲器172_1、172_2、172_3、172_4、……，使得可以选择性地输出数据初始化栅信号GI1、GI2、GI3、GI4、……和补偿栅信号GC1、GC2、GC3、GC4、……。

图4是图示包括在图1的显示装置中的第一栅驱动器的框图。

参照图4，第一栅驱动器140可以包括：输出进位信号CR1、CR2、CR3、CR4、……(例如，第一进位信号)的级141_1、141_2、141_3、141_4、……(例如，第一级)；以及输出数据写入栅信号GW1、GW2、GW3、GW4……(例如，第一栅信号)的缓冲器142_1、142_2、142_3、142_4、……(例如，第一缓冲器)。根据实施例，缓冲器中的每一个(例如，142_1)可以输出用于P型晶体管(例如，PMOS晶体管)的有效低栅信号。

级141_1、141_2、141_3、141_4、……可以接收第一栅起始信号FLM以及第一时钟信号CLK1和第二时钟信号CLK2。在级141_1、141_2、141_3、141_4、……当中，第一级141_1可以接收第一栅起始信号FLM作为输入信号，并且其余级141_2、141_3、141_4、……可以接收从先前级输出的进位信号CR1、CR2、CR3、CR4、……作为输入信号。

缓冲器142_1、142_2、142_3、142_4、……可以接收第一缓冲器时钟信号MCLK1和第二缓冲器时钟信号MCLK2。例如，奇数缓冲器142_1、142_3、……可以接收第一缓冲器时钟信号MCLK1，并且偶数缓冲器142_2、142_4、……可以接收第二缓冲器时钟信号MCLK2。

根据实施例，第一栅驱动器140可以基于第一缓冲器时钟信号MCLK1和第二缓冲器时钟信号MCLK2选择性地驱动缓冲器142_1、142_2、142_3、142_4、……，使得可以选择性地输出数据写入栅信号GW1、GW2、GW3、GW4……。

图5是图示包括在图3的第二栅驱动器中的级和缓冲器的电路图。

参照图5，第一级171_1(例如，奇数级)可以包括节点控制器1310、输出器1320和节点维持器1330。输出器1320可以连接到通过其施加第一驱动电力VGH的端子和通过其施加第二驱动电力VGL的端子，并且输出器1320可以基于第二控制节点Q的电压和第一控制节点QB的电压来控制第一进位信号CR1。

输出器1320可以包括第九晶体管T9(或上拉晶体管)和第十晶体管T10(或下拉晶体管)。

第九晶体管T9可以包括连接到通过其施加第一驱动电力VGH的端子的第一电极、连接到通过其输出第一进位信号CR1的端子的第二电极以及连接到第一控制节点QB的栅电极。

第十晶体管T10可以包括连接到通过其输出第一进位信号CR1的端子的第一电极、连接到通过其施加第二驱动电力VGL的端子的第二电极以及连接到第二控制节点Q的栅电极。

节点控制器1310可以连接到通过其施加第一驱动电力VGH的端子、通过其施加第二驱动电力VGL的端子、通过其施加第二栅起始信号NFLM的输入端子、通过其施加第一时钟信号NCLK1的端子和通过其施加第二时钟信号NCLK2的端子。节点控制器1310可以通过使用通过输入端子提供的第二栅起始信号NFLM以及第二驱动电力VGL来控制第一控制节点QB的电压和第二控制节点Q的电压。

节点控制器1310可以包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第十一晶体管T11、第十二晶体管T12、第二电容器C2(或耦合电容器)和第三电容器C3。

第一晶体管T1可以包括连接到输入端子的第一电极、连接到第十二晶体管T12的第一电极的第二电极以及连接到通过其施加第一时钟信号NCLK1的端子的栅电极。

第二晶体管T2可以包括连接到通过其施加第一驱动电力VGH的端子的第一电极、连接到第三晶体管T3的第一电极的第二电极以及连接到第十一晶体管T11的第一电极的栅电极。

第三晶体管T3可以包括连接到第二晶体管T2的第二电极的第一电极、连接到通过其施加第二时钟信号NCLK2的端子的第二电极以及连接到第二控制节点Q的栅电极。

第三电容器C3可以形成在第二晶体管T2的第二电极与第二控制节点Q之间，并且可以包括连接到第二晶体管T2的第二电极的第一电极和连接到第二控制节点Q的第二电极。

第四晶体管T4可以包括连接到第二晶体管T2的栅电极的第一电极、连接到通过其施加第一时钟信号NCLK1的端子的第二电极以及连接到第一晶体管T1的第二电极的栅电极。

第五晶体管T5可以包括连接到第二晶体管T2的栅电极的第一电极、连接到通过其施加第二驱动电力VGL的端子的第二电极以及连接到通过其施加第一时钟信号NCLK1的端子的栅电极。

第六晶体管T6可以包括连接到第一控制节点QB的第一电极、连接到第七晶体管T7的第一电极的第二电极以及连接到通过其施加第二时钟信号NCLK2的端子的栅电极。

第七晶体管T7可以包括连接到第六晶体管T6的第二电极的第一电极、连接到通过其施加第二时钟信号NCLK2的端子的第二电极以及连接到第十一晶体管T11的第二电极的栅电极。

第二电容器C2可以形成在第十一晶体管T11的第二电极与第六晶体管T6的第二电极之间，并且可以包括连接到第十一晶体管T11的第二电极的第一电极和连接到第六晶体管T6的第二电极的第二电极。

第十一晶体管T11可以包括连接到第二晶体管T2的栅电极的第一电极、连接到第二电容器C2的第一电极的第二电极以及连接到通过其施加第二驱动电力VGL的端子的栅电极。

第十二晶体管T12可以包括连接到第一晶体管T1的第二电极的第一电极、连接到第二控制节点Q的第二电极以及连接到通过其施加第二驱动电力VGL的端子的栅电极。

节点维持器1330可以响应于第二控制节点Q的电压而恒定地维持第一控制节点QB的电压。节点维持器1330可以包括第一电容器C1、第八晶体管T8和第十三晶体管T13。

第一电容器C1可以形成在通过其施加第一驱动电力VGH的端子与第一控制节点QB之间，并且可以包括连接到通过其施加第一驱动电力VGH的端子的第一电极和连接到第一控制节点QB的第二电极。第一电容器C1可以恒定地维持通过其施加第一驱动电力VGH的端子与第一控制节点QB之间的电压差。

第八晶体管T8可以包括连接到通过其施加第一驱动电力VGH的端子的第一电极、连接到第一控制节点QB的第二电极以及连接到第一晶体管T1的第二电极的栅电极。第八晶体管T8可以响应于第一晶体管T1的第二电极处的电压(例如，第二控制节点Q的电压)而恒定地维持第一控制节点QB的电压。

第十三晶体管T13可以包括连接到通过其施加第一驱动电力VGH的端子的第一电极、连接到第一晶体管T1的第二电极的第二电极以及连接到通过其施加复位信号RST的端子的栅电极。在显示装置100打开或关闭的情况下，可以施加具有逻辑低电平的复位信号RST。

第一至第十三晶体管T1、T2、……和T13中的每一个可以是P型晶体管。尽管在图5中第一至第十三晶体管T1、T2、……和T13被示为单栅晶体管，但本公开的配置不限于此。例如，为了提高可靠性，第一至第十三晶体管T1、T2、……和T13中的至少一个可以被实现为双栅晶体管。

第一缓冲器172_1(例如，奇数缓冲器)可以连接到通过其施加第一缓冲器电力MVGH1的端子和通过其施加第二驱动电力VGL的端子，并且可以基于第二控制节点Q的电压和第一控制节点QB的电压通过输出端子输出第一数据初始化栅信号GI1或第一补偿栅信号GC1。第一缓冲器172_1可以包括第十四晶体管T14和第十五晶体管T15。

第十四晶体管T14可以包括连接到第一缓冲器电力MVGH1的第一电极、连接到通过其输出第一数据初始化栅信号GI1或第一补偿栅信号GC1的输出端子的第二电极以及连接到第一控制节点QB的栅电极。

第十五晶体管T15可以包括连接到通过其输出第一数据初始化栅信号GI1或第一补偿栅信号GC1的输出端子的第一电极、连接到通过其施加第二驱动电力VGL的端子的第二电极以及连接到第二控制节点Q的栅电极。

图6是用于描述图5的级和缓冲器的操作的时序图。例如，图6示出在以图2C中所示的第一至第四显示区域31、32、33和34驱动显示装置100的情况下第二栅驱动器170的驱动。

参照图2C、图5和图6，提供到奇数缓冲器172_1、172_3、……的第一缓冲器电力MVGH1和提供到偶数缓冲器172_2、172_4、……的第二缓冲器电力MVGH2可以在以高频率驱动的第一显示区域31(或第一时段P1)和以高频率驱动的第三显示区域33(或第三时段P3)中具有逻辑高电平。如图5中所示，在第一缓冲器电力MVGH1具有逻辑高电平的情况下，第一数据初始化栅信号GI1或第一补偿栅信号GC1可以通过奇数缓冲器172_1的输出端子输出。类似地，在第二缓冲器电力MVGH2具有逻辑高电平的情况下，第二数据初始化栅信号GI2或第二补偿栅信号GC2可以通过偶数缓冲器172_2的输出端子输出。

提供到奇数缓冲器172_1、172_3、……的第一缓冲器电力MVGH1和提供到偶数缓冲器172_2、172_4、……的第二缓冲器电力MVGH2可以在以低频率驱动的第二显示区域32(或第二时段P2)和以低频率驱动的第四显示区域34(或第四时段P4)中具有逻辑低电平。如图5中所示，在第一缓冲器电力MVGH1具有逻辑低电平的情况下，第一缓冲器电力MVGH1的电压电平和第二驱动电力VGL的电压电平可以彼此基本相等，并且第一数据初始化栅信号GI1或第一补偿栅信号GC1可以不通过奇数缓冲器172_1的输出端子输出。类似地，在第二缓冲器电力MVGH2具有逻辑低电平的情况下，第二缓冲器电力MVGH2的电压电平和第二驱动电力VGL的电压电平可以彼此基本相等，并且第二数据初始化栅信号GI2或第二补偿栅信号GC2可以不通过偶数缓冲器172_2的输出端子输出。

换句话说，尽管从级171_1、171_2、171_3、171_4、……输出进位信号CR1、CR2、CR3、CR4、……，但缓冲器172_1、172_2、172_3、172_4、……当中的与以低频率驱动的显示区域相对应的缓冲器可以不输出数据初始化栅信号GI或补偿栅信号GC。

由于根据实施例的显示装置100可以包括第二栅驱动器170的缓冲器172_1、172_2、172_3、172_4、……，因此即使在进位信号CR1、CR2、CR3、CR4、……全部由级171_1、171_2、171_3、171_4、……生成的情况下，缓冲器172_1、172_2、172_3、172_4、……也可以不将数据初始化栅信号GI1、GI2、GI3、GI4、……当中的数据初始化栅信号输出到布置在其中显示面板110以低频率驱动的区域中的像素PX，并且也可以不将补偿栅信号GC1、GC2、GC3、GC4、……当中的补偿栅信号输出到布置在其中显示面板110以低频率驱动的区域中的像素PX。相应地，显示装置100的功耗可以相对降低。

由于奇数缓冲器172_1、172_3、……接收第一缓冲器电力MVGH1并且偶数缓冲器172_2、172_4、……接收第二缓冲器电力MVGH2，因此可以相对减少信号失真的现象。

此外，由于显示装置100改变提供到缓冲器172_1、172_2、172_3、172_4、……的第一缓冲器电力MVGH1和第二缓冲器电力MVGH2的时序，因此即使显示面板110中的以高频率驱动的显示区域和以低频率驱动的显示区域的数量、位置和大小改变的情况下，数据初始化栅信号GI或补偿栅信号GC也可以不输出到布置在已经改变的以低频率驱动的显示区域中的像素PX。

图7是图示包括在图4的第一栅驱动器中的级和缓冲器的电路图。

参照图7，第一级141_1(例如，奇数级)可以包括第一驱动器1210、第二驱动器1220和输出器1230。

输出器1230可以包括第五晶体管M5和第六晶体管M6。输出器1230可以基于第一节点N1的电压和第二节点N2的电压来控制供给到连接到第四节点N4的输出端子的第一进位信号CR1。第五晶体管M5可以连接在被施加第一驱动电力VGH的第五节点N5与第四节点N4之间，并且第五晶体管M5的栅电极可以连接到第一节点N1。第五晶体管M5可以基于施加到第一节点N1的电压来控制通过其施加第一驱动电力VGH的端子与连接到第四节点N4的输出端子之间的连接。第六晶体管M6可以连接在第四节点N4与通过其施加第一时钟信号CLK1的端子之间，并且第六晶体管M6的栅电极可以连接到第二节点N2。第六晶体管M6可以基于施加到第二节点N2的电压来控制通过其施加第一时钟信号CLK1的端子与连接到第四节点N4的输出端子之间的连接。

第一驱动器1210可以包括第二晶体管M2、第三晶体管M3和第四晶体管M4。第一驱动器1210可以基于第一时钟信号CLK1和第二时钟信号CLK2控制第三节点N3的电压。第二晶体管M2可以连接在通过其施加第一栅起始信号FLM的端子与第三节点N3之间，并且第二晶体管M2的栅电极可以连接到通过其施加第二时钟信号CLK2的端子。第二晶体管M2可以基于第二时钟信号CLK2控制通过其施加第一栅起始信号FLM的端子与第三节点N3之间的连接。第三晶体管M3和第四晶体管M4可以串联连接在第三节点N3与通过其施加第一驱动电力VGH的端子之间。第三晶体管M3可以连接在第四晶体管M4与第三节点N3之间，并且第三晶体管M3的栅电极可以连接到通过其施加第一时钟信号CLK1的端子。第三晶体管M3可以基于第一时钟信号CLK1控制第四晶体管M4与第三节点N3之间的连接。第四晶体管M4可以连接在第三晶体管M3与通过其施加第一驱动电力VGH的端子之间，并且第四晶体管M4的栅电极可以连接到第一节点N1。第四晶体管M4可以基于第一节点N1的电压控制第三晶体管M3与通过其施加第一驱动电力VGH的端子之间的连接。

第二驱动器1220可以包括第一晶体管M1、第七晶体管M7、第八晶体管M8、第一电容器C1和第二电容器C2。第二驱动器1220可以基于第二时钟信号CLK2和第三节点N3的电压来控制第一节点N1的电压。第一电容器C1可以连接在第二节点N2与第四节点N4之间。第一电容器C1可以充入基于第六晶体管M6的导通和截止的电压。第二电容器C2可以连接在第一节点N1与通过其施加第一驱动电力VGH的端子之间。第二电容器C2可以充入施加到第一节点N1的电压。第七晶体管M7可以连接在第一节点N1与通过其施加第二时钟信号CLK2的端子之间，并且第七晶体管M7的栅电极可以连接到第三节点N3。第七晶体管M7可以基于第三节点N3的电压控制第一节点N1与通过其施加第二时钟信号CLK2的端子之间的连接。第八晶体管M8可以连接在第一节点N1与通过其施加第二驱动电力VGL的端子之间，并且第八晶体管M8的栅电极可以连接到通过其施加第二时钟信号CLK2的端子。第八晶体管M8可以基于第二时钟信号CLK2控制第一节点N1与通过其施加第二驱动电力VGL的端子之间的连接。第一晶体管M1可以连接在第三节点N3与第二节点N2之间，并且第一晶体管M1的栅电极可以连接到通过其施加第二驱动电力VGL的端子。第一晶体管M1可以基于第二驱动电力VGL控制第三节点N3与第二节点N2之间的连接。

第一缓冲器142_1(例如，奇数缓冲器)可以连接到被施加第一驱动电力VGH的第五节点N5和通过其施加第一缓冲器时钟信号MCLK1的端子，并且可以基于第二节点N2的电压通过输出端子输出第一数据写入栅信号GW1。第一缓冲器142_1可以包括第九晶体管M9和第十晶体管M10。

第九晶体管M9可以包括连接到被施加第一驱动电力VGH的第五节点N5的第一电极、连接到通过其输出第一数据写入栅信号GW1的输出端子的第二电极以及连接到第二节点N2的栅电极。

第十晶体管M10可以包括连接到通过其输出第一数据写入栅信号GW1的输出端子的第一电极、连接到通过其施加第一缓冲器时钟信号MCLK1的端子的第二电极以及连接到第二节点N2的栅电极。

图8是用于描述图7的级和缓冲器的操作的时序图。例如，图8示出在显示装置100以图2C中所示的第一至第四显示区域31、32、33和34驱动的情况下第一栅驱动器140的驱动。

参照图2C、图7和图8，提供到奇数缓冲器142_1、142_3、……的第一缓冲器时钟信号MCLK1和提供到偶数缓冲器142_2、142_4、……的第二缓冲器时钟信号MCLK2可以在以高频率驱动的第一显示区域31(或第一时段P1)和以高频率驱动的第三显示区域33(或第三时段P3)中具有逻辑低电平。如图7中所示，在第一缓冲器时钟信号MCLK1具有逻辑低电平的情况下，第一数据写入栅信号GW1可以通过奇数缓冲器142_1的输出端子输出。类似地，在第二缓冲器时钟信号MCLK2具有逻辑低电平的情况下，第二数据写入栅信号GW2可以通过偶数缓冲器142_2的输出端子输出。

提供到奇数缓冲器142_1、142_3、……的第一缓冲器时钟信号MCLK1和提供到偶数缓冲器142_2、142_4、……的第二缓冲器时钟信号MCLK2可以在以低频率驱动的第二显示区域32(或第二时段P2)和以低频率驱动的第四显示区域34(或第四时段P4)中具有逻辑高电平。如图7中所示，在第一缓冲器时钟信号MCLK1具有逻辑高电平的情况下，第一缓冲器时钟信号MCLK1的电压电平和第一驱动电力VGH的电压电平可以彼此基本相等，并且第一数据写入栅信号GW1可以不通过奇数缓冲器142_1的输出端子输出。类似地，在第二缓冲器时钟信号MCLK2具有逻辑高电平的情况下，第二缓冲器时钟信号MCLK2的电压电平和第一驱动电力VGH的电压电平可以彼此基本相等，并且第二数据写入栅信号GW2可以不通过偶数缓冲器142_2的输出端子输出。

换句话说，尽管从级141_1、141_2、141_3、141_4、……输出进位信号CR1、CR2、CR3、CR4、……，但缓冲器142_1、142_2、142_3、142_4、……当中的与以低频率驱动的显示区域相对应的缓冲器可以不输出数据写入栅信号GW。

由于根据实施例的显示装置100可以包括第一栅驱动器140的缓冲器142_1、142_2、142_3、142_4、……，因此即使在进位信号CR1、CR2、CR3、CR4、……全部由级141_1、141_2、141_3、141_4、……生成的情况下，缓冲器142_1、142_2、142_3、142_4、……可以不将数据写入栅信号GW1、GW2、GW3、GW4、……当中的数据写入栅信号GW输出到布置在显示面板110以低频率驱动的区域中的像素PX。相应地，显示装置100的功耗可以相对降低。

由于奇数缓冲器142_1、142_3、……接收第一缓冲器时钟信号MCLK1并且偶数缓冲器142_2、142_4、……接收第二缓冲器时钟信号MCLK2，因此可以相对减少信号失真的现象。

此外，由于显示装置100改变提供到缓冲器142_1、142_2、142_3、142_4、……的第一缓冲器时钟信号MCLK1和第二缓冲器时钟信号MCLK2的时序，因此即使显示面板110中的以高频率驱动的显示区域和以低频率驱动的显示区域的数量、位置和大小改变的情况下，数据写入栅信号GW也可以不输出到布置在已经改变的以低频率驱动的显示区域中的像素PX。

图9是图示包括在图1的显示装置中的像素的电路图。例如，在包括在显示装置100中的显示面板110中，像素PX可以沿着第一至第m像素行(其中m是大于或等于4的整数)排列或布置，并且图9示出排列或布置在第一至第m像素行当中的第n像素行(其中n是1与m之间的整数)中的像素PX[n]。

参照图1和图9，显示装置100可以包括像素PX[n]，并且像素PX[n]可以包括像素电路PC和有机发光元件OLED(或发光元件)。在本公开的精神和范围内，像素电路PC可以包括第一至第七像素晶体管TR1、TR2、TR3、TR4、TR5、TR6和TR7以及像素存储电容器CST等。像素电路PC或有机发光元件OLED可以连接到第一电源电压线ELVDDL、第二电源电压线ELVSSL、第一初始化电压线VINTL、第二初始化电压线VAINTL、数据线DL、数据写入栅线GWL、数据初始化栅线GIL、补偿栅线GCL以及发射线EML。第一像素晶体管TR1可以对应于驱动晶体管，并且第二至第七像素晶体管TR2、TR3、TR4、TR5、TR6和TR7可以对应于开关晶体管。第一至第七像素晶体管TR1、TR2、TR3、TR4、TR5、TR6和TR7中的每一个可以包括第一端子、第二端子和栅极端子。根据实施例，第一端子可以是源极端子，并且第二端子可以是漏极端子。在实施例中，第一端子可以是漏极端子，并且第二端子可以是源极端子。

根据实施例，第一像素晶体管TR1、第二像素晶体管TR2、第五像素晶体管TR5、第六像素晶体管TR6和第七像素晶体管TR7中的每一个可以是PMOS晶体管，并且可以具有包括多晶硅的沟道。第三像素晶体管TR3和第四像素晶体管TR4中的每一个可以是NMOS晶体管，并且可以具有包括金属氧化物半导体的沟道。

有机发光元件OLED可以基于驱动电流ID输出光。有机发光元件OLED可以包括第一端子和第二端子。根据实施例，有机发光元件OLED的第一端子可以接收第一电源电压ELVDD，并且有机发光元件OLED的第二端子可以接收第二电源电压ELVSS。第一电源电压ELVDD和第二电源电压ELVSS可以分别通过第一电源电压线ELVDDL和第二电源电压线ELVSSL从电源单元160提供。例如，有机发光元件OLED的第一端子可以是阳极端子，并且有机发光元件OLED的第二端子可以是阴极端子。在实施例中，有机发光元件OLED的第一端子可以是阴极端子，并且有机发光元件OLED的第二端子可以是阳极端子。

第一电源电压ELVDD可以被施加到第一像素晶体管TR1的第一端子。第一像素晶体管TR1的第二端子可以连接到有机发光元件OLED的第一端子。第一初始化电压VINT可以被施加到第一像素晶体管TR1的栅极端子。第一初始化电压VINT可以通过第一初始化电压线VINTL从电源单元160提供。

第一像素晶体管TR1可以生成驱动电流ID。根据实施例，第一像素晶体管TR1可以在饱和区内操作。第一像素晶体管TR1可以基于第一像素晶体管TR1的栅极端子与源极端子之间的电压差生成驱动电流ID。灰度级可以基于供给到有机发光元件OLED的驱动电流ID的大小来表示。在实施例中，第一像素晶体管TR1可以在线性区内操作。灰度级可以基于在一帧内驱动电流被供给到有机发光元件OLED的时间的总和来表示。

第二像素晶体管TR2的栅极端子可以接收数据写入栅信号GW[n]。数据写入栅信号GW[n]可以通过数据写入栅线GWL从第一栅驱动器140提供。第二像素晶体管TR2的第一端子可以接收数据电压VDATA。数据电压VDATA可以通过数据线DL从数据驱动器120提供。第二像素晶体管TR2的第二端子可以连接到第一像素晶体管TR1的第一端子。第二像素晶体管TR2可以在数据写入栅信号GW[n]的激活时段期间将数据电压VDATA供给到第一像素晶体管TR1的第一端子。第二像素晶体管TR2可以在线性区内操作。

第三像素晶体管TR3的栅极端子可以接收补偿栅信号GC[n]。补偿栅信号GC[n]可以通过补偿栅线GCL从第二栅驱动器170提供。第三像素晶体管TR3的第一端子可以连接到第一像素晶体管TR1的栅极端子。第三像素晶体管TR3的第二端子可以连接到第一像素晶体管TR1的第二端子。换句话说，第三像素晶体管TR3可以连接在第一像素晶体管TR1的栅极端子与第一像素晶体管TR1的第二端子之间。

第三像素晶体管TR3可以在补偿栅信号GC[n]的激活时段期间将第一像素晶体管TR1的栅极端子连接到第一像素晶体管TR1的第二端子。第三像素晶体管TR3可以在线性区内操作。例如，第三像素晶体管TR3可以在补偿栅信号GC[n]的激活时段期间将第一像素晶体管TR1二极管连接。换句话说，第三像素晶体管TR3可以响应于补偿栅信号GC[n]将第一像素晶体管TR1二极管连接。由于第一像素晶体管TR1被二极管连接，因此与第一像素晶体管TR1的阈值电压相对应的电压差可发生在第一像素晶体管TR1的第一端子与第一像素晶体管TR1的栅极端子之间。阈值电压可以具有负值。因此，在数据写入栅信号GW[n]的激活时段期间，通过将供给到第一像素晶体管TR1的第一端子的数据电压VDATA与该电压差(例如，阈值电压)相加而获得的电压可以供给到第一像素晶体管TR1的栅极端子。换句话说，数据电压VDATA可以通过第一像素晶体管TR1的阈值电压被补偿，并且补偿后的数据电压VDATA可以被供给到第一像素晶体管TR1的栅极端子。

第三像素晶体管TR3可以包括NMOS晶体管，并且NMOS晶体管可以相对减小泄漏电流。例如，在泄漏电流生成在第三像素晶体管TR3中的情况下，第一像素晶体管TR1的栅极端子的电压可能增加，并且驱动电流ID可能减小，使得亮度可能降低。相应地，在以低频率驱动显示装置100的情况下，第三像素晶体管TR3可以是NMOS晶体管以减小第三像素晶体管TR3在高灰度级下的泄漏电流。

第四像素晶体管TR4的栅极端子可以接收数据初始化栅信号GI[n]。数据初始化栅信号GI[n]可以通过数据初始化栅线GIL从第二栅驱动器170提供。第四像素晶体管TR4的第一端子可以接收第一初始化电压VINT。第四像素晶体管TR4的第二端子可以连接到第一像素晶体管TR1的栅极端子(或第三像素晶体管TR3的第一端子)。

第四像素晶体管TR4可以在数据初始化栅信号GI[n]的激活时段期间将第一初始化电压VINT供给到第一像素晶体管TR1的栅极端子。第四像素晶体管TR4可以在线性区内操作。换句话说，第四像素晶体管TR4可以在数据初始化栅信号GI[n]的激活时段期间将第一像素晶体管TR1的栅极端子初始化成第一初始化电压VINT。根据实施例，第一初始化电压VINT可以具有比在先前帧中由像素存储电容器CST维持的数据电压VDATA的电压电平足够低的电压电平，并且第一初始化电压VINT可以被供给到第一像素晶体管TR1的栅极端子。根据其他实施例，第一初始化电压VINT可以具有比在先前帧中由像素存储电容器CST维持的数据电压VDATA的电压电平足够高的电压电平，并且第一初始化电压VINT可以被供给到第一像素晶体管TR1的栅极端子。

第四像素晶体管TR4可以包括NMOS晶体管，并且NMOS晶体管可以相对减小泄漏电流。例如，在泄漏电流生成在第四像素晶体管TR4中的情况下，第一像素晶体管TR1的栅极端子的电压可能增加，并且驱动电流ID可能减小，使得亮度可能降低。相应地，在以低频率驱动显示装置100的情况下，第四像素晶体管TR4可以是NMOS晶体管以减小第四像素晶体管TR4在高灰度级下的泄漏电流。

第五像素晶体管TR5的栅极端子可以接收发射信号EM[n]。发射信号EM[n]可以通过发射线EML从发射驱动器190提供。第五像素晶体管TR5的第一端子可以接收第一电源电压ELVDD。第五像素晶体管TR5的第二端子可以连接到第一像素晶体管TR1的第一端子。

第五像素晶体管TR5可以在发射信号EM[n]的激活时段期间将第一电源电压ELVDD供给到第一像素晶体管TR1的第一端子。相反，在发射信号EM[n]的去激活时段期间，第五像素晶体管TR5可以切断第一电源电压ELVDD的供给。第五像素晶体管TR5可以在线性区内操作。由于第五像素晶体管TR5在发射信号EM[n]的激活时段期间将第一电源电压ELVDD供给到第一像素晶体管TR1的第一端子，因此第一像素晶体管TR1可以生成驱动电流ID。由于第五像素晶体管TR5在发射信号EM[n]的去激活时段期间切断第一电源电压ELVDD的供给，因此供给到第一像素晶体管TR1的第一端子的数据电压VDATA可以被供给到第一像素晶体管TR1的栅极端子。

第六像素晶体管TR6的栅极端子可以接收发射信号EM[n]。第六像素晶体管TR6的第一端子可以连接到第一像素晶体管TR1的第二端子。第六像素晶体管TR6的第二端子可以连接到有机发光元件OLED的第一端子。

第六像素晶体管TR6可以在发射信号EM[n]的激活时段期间将由第一像素晶体管TR1生成的驱动电流ID供给到有机发光元件OLED。第六像素晶体管TR6可以在线性区内操作。换句话说，由于第六像素晶体管TR6在发射信号EM[n]的激活时段期间将由第一像素晶体管TR1生成的驱动电流ID供给到有机发光元件OLED，因此有机发光元件OLED可以发光。由于第六像素晶体管TR6在发射信号EM[n]的去激活时段期间将第一像素晶体管TR1和有机发光元件OLED彼此电分离，因此供给到第一像素晶体管TR1的第二端子的补偿后的数据电压VDATA可以被供给到第一像素晶体管TR1的栅极端子。

第七像素晶体管TR7的栅极端子可以接收提供到排列或布置在第一至第m像素行当中的第n+1像素行中的像素的数据写入栅信号GW[n+1]。数据写入栅信号GW[n+1]可以通过数据写入栅线GWL从第一栅驱动器140提供。第七像素晶体管TR7的第一端子可以接收第二初始化电压VAINT。第七像素晶体管TR7的第二端子可以连接到有机发光元件OLED的第一端子。

第七像素晶体管TR7可以在提供到排列或布置在第n+1行中的像素的数据写入栅信号GW[n+1]的激活时段期间将第二初始化电压VAINT供给到有机发光元件OLED的第一端子。第七像素晶体管TR7可以在线性区内操作。换句话说，第七像素晶体管TR7可以在提供到排列或布置在第n+1行中的像素的数据写入栅信号GW[n+1]的激活时段期间将有机发光元件OLED的第一端子初始化成第二初始化电压VAINT。根据其他实施例，代替提供到排列或布置在第n+1行中的像素的数据写入栅信号GW[n+1]，提供到排列或布置在第一至第m像素行当中的第n-1像素行中的像素的数据写入栅信号可以被提供到第七像素晶体管TR7的栅极端子。

像素存储电容器CST可以连接在第一电源电压线ELVDDL与第一像素晶体管TR1的栅极端子之间。像素存储电容器CST可以包括第一端子和第二端子。例如，像素存储电容器CST的第一端子可以接收第一电源电压ELVDD，并且像素存储电容器CST的第二端子可以连接到第一像素晶体管TR1的栅极端子。

像素存储电容器CST可以在数据写入栅信号GW[n]的去激活时段期间维持第一像素晶体管TR1的栅极端子的电压电平。数据写入栅信号GW[n]的去激活时段可以包括发射信号EM[n]的激活时段，并且由第一像素晶体管TR1生成的驱动电流ID可以在发射信号EM[n]的激活时段期间被供给到有机发光元件OLED。因此，由第一像素晶体管TR1生成的驱动电流ID可以基于由像素存储电容器CST维持的电压电平被供给到有机发光元件OLED。

然而，尽管根据本公开的像素电路PC被描述为包括一个驱动晶体管、六个开关晶体管和一个存储电容器，但本公开的配置不限于此。例如，像素电路PC可以具有包括至少一个驱动晶体管、至少四个开关晶体管和至少一个存储电容器的配置。

尽管包括在根据本公开的像素PX中的发光元件已经被描述为包括有机发光元件OLED，但本公开的配置不限于此。例如，在本公开的精神和范围内，发光元件可以包括量子点(QD)发光元件以及无机发光二极管等。

图10是图示包括根据实施例的显示装置的电子装置的框图。

参照图10，电子装置1100可以包括主机处理器1110、存储器装置1120、储存装置1130、输入/输出(I/O)装置1140、电源1150和显示装置1160。电子装置1100可以进一步包括用于与例如视频卡、声卡、存储器卡、通用串行总线(USB)装置、其他电子装置进行通信的端口。

主机处理器1110可以执行各种计算功能。在实施例中，主机处理器1110可以是例如微处理器、中央处理单元(CPU)、应用处理器(AP)、图形处理单元(GPU)。主机处理器1110可以经由例如地址总线、控制总线、数据总线耦接到或连接到其他部件。进一步，主机处理器1110可以耦接到或连接到诸如***部件互连(PCI)总线的扩展总线。

存储器装置1120可以存储用于电子装置1100的操作的数据。例如，存储器装置1120可以包括诸如可擦除可编程只读存储器(EPROM)装置、电可擦除可编程只读存储器(EEPROM)装置、闪存装置、相变随机存取存储器(PRAM)装置、电阻随机存取存储器(RRAM)装置、纳米浮栅存储器(NFGM)装置、聚合物随机存取存储器(PoRAM)装置、磁性随机存取存储器(MRAM)装置、铁电随机存取存储器(FRAM)装置等的至少一个非易失性存储器装置和/或诸如动态随机存取存储器(DRAM)装置、静态随机存取存储器(SRAM)装置、移动DRAM装置的至少一个易失性存储器装置。

储存装置1130可以包括例如固态驱动(SSD)装置、硬盘驱动(HDD)装置、CD-ROM装置等。I/O装置1140可以包括例如诸如键盘、小键盘、鼠标装置、触摸板、触摸屏等的输入装置以及诸如打印机、扬声器的输出装置。电源1150可以为电子装置1100的操作提供电力。显示装置1160可以经由总线和/或其他通信链路耦接到或连接到其他部件。

在本公开的精神和范围内，显示装置1160可以包括包含像素的显示面板、控制器、数据驱动器、第一栅驱动器、第二栅驱动器、发射驱动器和电源单元等。第一栅驱动器可以包括输出进位信号的级和输出数据写入栅信号的缓冲器。第二栅驱动器可以包括输出进位信号的级以及输出数据初始化栅信号和补偿栅信号的缓冲器。根据实施例，由于显示装置1160可以包括第一栅驱动器和第二栅驱动器的缓冲器，因此即使在进位信号全部由级生成的情况下，缓冲器也可以选择性地输出数据写入栅信号、数据初始化栅信号和补偿栅信号。相应地，显示装置1160的功耗可以相对降低。

在实施例中，电子装置1100可以是包括显示装置1160的电子装置，诸如移动电话、智能电话、数字电视(TV)、3D TV、虚拟现实(VR)装置、个人计算机(例如平板计算机或者膝上型计算机)、家用电子装置、个人数字助理、便携式多媒体播放器、数码相机、音乐播放器、便携式游戏机或导航装置。

尽管上面已经描述了实施例，但本领域的普通技术人员将理解，可以对本公开进行各种改变和修改，而不脱离本公开以及如所附权利要求中阐述的精神和范围。

本公开可以应用于可以包括显示装置的各种电子装置。例如，本公开可以应用于诸如车辆显示装置、船舶显示装置、飞机显示装置、便携式通信装置、展览显示装置、信息传输显示装置和医疗显示装置的多种电子装置。

Claims (10)

1.一种显示装置，包括：

显示面板，包括像素；以及

第一栅驱动器，包括分别输出第一进位信号的第一级以及分别输出第一栅信号并且将所述第一栅信号提供到所述像素的第一缓冲器，

其中，在所述显示面板包括第一显示区域和第二显示区域的情况下，在布置于所述第一显示区域中的所述像素以第一频率来驱动的情况下，并且在布置于所述第二显示区域中的所述像素以第二频率来驱动的情况下，所述第一栅信号当中的从所述第一缓冲器当中的与所述第一显示区域相对应的第一缓冲器输出的第一栅信号被提供到布置在所述第一显示区域中的所述像素，所述第一缓冲器当中的与所述第二显示区域相对应的第一缓冲器不输出所述第一栅信号，并且所述第一栅信号不被提供到布置在所述第二显示区域中的所述像素。

2.根据权利要求1所述的显示装置，其中，所述第一显示区域和所述第二显示区域中的每一个的大小或位置是可改变的。

3.根据权利要求1所述的显示装置，其中，

所述显示面板进一步包括第三显示区域，

所述第三显示区域以第三频率来驱动，并且

所述第一栅信号当中的从所述第一缓冲器当中的与所述第三显示区域相对应的第一缓冲器输出的第一栅信号被提供到布置在所述第三显示区域中的所述像素。

4.根据权利要求3所述的显示装置，其中，

所述显示面板进一步包括第四显示区域，

所述第四显示区域以第四频率来驱动，

所述第一缓冲器当中的与所述第四显示区域相对应的第一缓冲器不输出所述第一栅信号，并且

所述第一栅信号不被提供到布置在所述第四显示区域中的所述像素。

5.根据权利要求4所述的显示装置，其中，

所述第一缓冲器当中的奇数第一缓冲器接收第一缓冲器时钟信号，

所述第一缓冲器当中的偶数第一缓冲器接收第二缓冲器时钟信号，并且

所述第一缓冲器时钟信号和所述第二缓冲器时钟信号中的每一个在所述第一显示区域和所述第三显示区域中具有逻辑低电平，并且在所述第二显示区域和所述第四显示区域中具有逻辑高电平。

6.根据权利要求1所述的显示装置，进一步包括：

第二栅驱动器，包括分别输出第二进位信号的第二级以及分别输出第二栅信号或第三栅信号并且将所述第二栅信号和所述第三栅信号提供到所述像素的第二缓冲器。

7.根据权利要求6所述的显示装置，其中，

从所述第二缓冲器当中的与所述第一显示区域相对应的第二缓冲器输出的所述第二栅信号和所述第三栅信号被提供到布置在所述第一显示区域中的所述像素，

所述第二缓冲器当中的与所述第二显示区域相对应的第二缓冲器不输出所述第二栅信号和所述第三栅信号，并且

所述第二栅信号和所述第三栅信号不被提供到布置在所述第二显示区域中的所述像素。

8.根据权利要求7所述的显示装置，其中，

所述显示面板进一步包括第三显示区域，

所述第三显示区域以第三频率来驱动，并且

从所述第二缓冲器当中的与所述第三显示区域相对应的第二缓冲器输出的所述第二栅信号和所述第三栅信号被提供到布置在所述第三显示区域中的所述像素。

9.根据权利要求8所述的显示装置，其中，

所述显示面板进一步包括第四显示区域，

所述第四显示区域以第四频率来驱动，

所述第二缓冲器当中的与所述第四显示区域相对应的第二缓冲器不输出所述第二栅信号和所述第三栅信号，并且

所述第二栅信号和所述第三栅信号不被提供到布置在所述第四显示区域中的所述像素。

10.根据权利要求9所述的显示装置，其中，

所述第二缓冲器当中的奇数第二缓冲器接收第一缓冲器电力，

所述第二缓冲器当中的偶数第二缓冲器接收第二缓冲器电力，并且

所述第一缓冲器电力和所述第二缓冲器电力中的每一个在所述第一显示区域和所述第三显示区域中具有逻辑高电平，并且在所述第二显示区域和第四显示区域中具有逻辑低电平。