CN106301357B - 一种全数字锁相环 - Google Patents

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Abstract

本发明公开了一种全数字锁相环包括鉴相模块、数字滤波器、数字控制振荡器和第一分频器；鉴相模块的输出端连接数字滤波器的输入端，用于将鉴相模块第一输入端接收到的参考时钟，与鉴相模块第二输入端接收到的反馈时钟进行相位比较，输出与参考时钟和反馈时钟的相位差呈正相关关系的数字信号；数字滤波器的输出端连接数字控制振荡器的输入端，用于将数字信号滤波后输出至数字控制振荡器，以控制数字控制振荡器以预设频率变化值调节输出时钟的频率，预设频率变化值与数字信号的数值大小正相关。本发明在没有增加锁相环带宽及额外支路的情况下，大幅减小了锁相环的相位锁定时间。

Description

一种全数字锁相环
技术领域
本发明涉及数字锁相环技术领域，尤其涉及一种全数字锁相环。
背景技术
锁相环是一种利用参考时钟来产生一个以参考时钟为基准，进而获取其他频率的***。锁相环的原理是对相位差做比较，来产生控制信号，当相位差在一定时间范围内不发生变化时，那么锁相环的输出时钟经过分频器后产生反馈时钟，反馈时钟相位也跟参考时钟一同变化，此时锁相环***通过对相位的锁定来实现对频率的锁定。
随着集成电路工艺的发展，越来越多的模拟电路正在被数字电路取代。数字电路具有集成性高、可移植性强和可靠性高等特点，这一系列的特点使得数字电路的开发周期变短，成本降低。因此传统的模拟锁相环也正在逐渐被全数字锁相环替代。
传统的全数字锁相环包括开关式鉴相器、数字滤波器、数字控制振荡器以及由反相器构成的反馈回路。该全数字锁相环通过比较参考时钟和反馈时钟的相位差，产生一个控制信号，该控制信号通过数字滤波器后控制数字控制振荡器，数字控制振荡器产生的频率经过分频器后使得环路成为一个负反馈***。当参考时钟与反馈时钟的相位差在一定周期范围内维持0时，这就意味着在一定周期内这两个频率没有造成相位差变化，进而可以确定这两个频率值也相当。当反馈时钟与参考时钟相等时，锁相环的输出时钟的频率为参考时钟的频率乘以分频器的倍数。
但开关式鉴相器只提供简单的相位靠前或者靠后的信息，由于开关式鉴相器的输出位数有限，因此锁相环的相位锁定需要大量的时间。为减小锁相环的相位锁定时间，可以该单一环路锁相环的带宽，但是高带宽会降低锁相环对噪声的抵抗能力，增加输出时钟的频率抖动，降低整个***的稳定性。因而，传统的方法是增加一个频率检测支路来减小锁定时间，但是额外的支路需要增加***的复杂度，且消耗大量的额外功耗。
发明内容
有鉴于此，本发明的目的是提出一种全数字锁相环，以在没有增加锁相环带宽及额外支路的情况下，大幅减小锁相环的相位锁定时间。
为实现上述目的，本发明采用如下技术方案：
本发明实施例提供了一种全数字锁相环，包括鉴相模块、数字滤波器、数字控制振荡器和第一分频器；
所述鉴相模块的输出端连接所述数字滤波器的输入端，用于将所述鉴相模块第一输入端接收到的参考时钟，与所述鉴相模块第二输入端接收到的反馈时钟进行相位比较，输出与所述参考时钟和所述反馈时钟的相位差呈正相关关系的数字信号，其中，所述反馈时钟为所述数字控制振荡器输出的输出时钟经所述第一分频器后的时钟；
所述数字滤波器的输出端连接所述数字控制振荡器的输入端，用于将所述数字信号滤波后输出至所述数字控制振荡器，以控制所述数字控制振荡器以预设频率变化值调节输出时钟的频率，使反馈时钟的相位调节至所述参考时钟的相位，其中，所述预设频率变化值与所述数字信号的数值大小正相关；
所述数字控制振荡器的输出端连接所述第一分频器的输入端；
所述第一分频器的输出端连接所述鉴相模块的第二输入端。
进一步地，所述数字信号包括第一预设位数的高位数字信号和第二预设位数的低位数字信号；
所述数字滤波器的输出端包括高位输出端和低位输出端；
所述数字控制振荡器的输入端包括高位输入端和低位输入端；
所述数字滤波器的高位输出端与所述数字控制振荡器对应的高位输入端连接，所述数字滤波器的低位输出端与所述数字控制振荡器对应的低位输入端连接。
进一步地，还包括第二分频器和三角积分调制器；
所述第二分频器连接在所述数字控制振荡器和所述第一分频器之间，所述第二分频器的输出端连接所述三角积分调制器的触发端；
所述三角积分调制器连接在所述数字滤波器的低位输出端与所述数字控制振荡器的低位输入端之间，用于对所述第二预设位数的低位数字信号的数值进行积分取平均值。
进一步地，所述鉴相模块包括多输出开关式鉴相器或时间数字转换器。
进一步地，所述鉴相模块包括多输出开关式鉴相器时，所述多输出开关式鉴相器包括鉴相器，用于比较所述参考时钟与所述反馈时钟的相位，得到时间指示信号，并将所述时间指示信号传输给时间逻辑选择模块；
连接于所述鉴相器的时间逻辑选择模块，用于根据所述时间指示信号，从所述参考时钟与所述反馈时钟中，选出上升沿先到的时钟传输至多个时间延迟模块的第一输入端，选出上升沿后到的时钟传输至所述多个时间延迟模块的第二输入端；
并列连接于所述时间逻辑选择模块的多个时间延迟模块，用于对从第一输入端输入的时钟进行不同的时间延迟；
对应连接于所述多个时间延迟模块的多个数字信号输出模块，用于根据参考时钟和反馈时钟的上升沿到来的先后顺序，输出对应的数字信号。
进一步地，所述数字信号输出模块包括D触发器或判定器。
本发明的有益效果是：本发明提供的全数字锁相环，采用的鉴相模块可以给数字滤波器提供足够位数的数字信号，在参考时钟与反馈信号相位相差较大时，鉴相模块输出的高位数字信号得到重复利用，增加了进入数字滤波器的数值，等效于临时增加环路的带宽，进而使参考时钟与反馈信号的相位差快速减少，降低了锁相环的相位锁定时间。
附图说明
下面将通过参照附图详细描述本发明的示例性实施例，使本领域的普通技术人员更清楚本发明的上述及其他特征和优点，附图中：
图1是本发明实施例一提供的全数字锁相环的结构示意图；
图2a是本发明实施例一提供的开关式鉴相器的时间输入与数字输出的关系示意图；
图2b是本发明实施例一提供的时间数字转换器的时间输入与数字输出的关系示意图；
图2c是本发明实施例一提供的多输出开关式鉴相器的时间输入与数字输出的关系示意图；
图3是本发明实施例二提供的全数字锁相环的结构示意图；
图4是本发明实施例二提供的多输出开关式鉴相器的结构示意图；
图5a是本发明实施例二提供的判定器中判定单元的电路图；
图5b是本发明实施例二提供的判定器中锁存单元的电路图；
图6是本发明实施例二提供的判定器的输入输出波形图。
具体实施方式
下面结合附图并通过具体实施方式来进一步说明本发明的技术方案。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
实施例一
图1是本发明实施例一提供的全数字锁相环的结构示意图。如图1所示，该全数字锁相环可包括鉴相模块1、数字滤波器2、数字控制振荡器3和第一分频器4。
其中，鉴相模块1的输出端连接数字滤波器2的输入端，用于将鉴相模块1第一输入端接收到的参考时钟，与鉴相模块1第二输入端接收到的反馈时钟进行相位比较，输出与参考时钟和反馈时钟的相位差呈正相关关系的数字信号，其中，反馈时钟为数字控制振荡器3输出的输出时钟经第一分频器后的时钟；
数字滤波器2的输出端连接数字控制振荡器3的输入端，用于将数字信号滤波后输出至数字控制振荡器3，以控制数字控制振荡器3以预设频率变化值调节输出时钟的频率，使反馈时钟的相位调节至参考时钟的相位，其中，预设频率变化值与数字信号的数值大小正相关；
数字控制振荡器3的输出端连接第一分频器4的输入端；
第一分频器4的输出端连接鉴相模块1的第二输入端。
传统的锁相环中，鉴相模块一般为开关式鉴相器，但开关式鉴相器只提供简单的相位靠前或者靠后的信息(参见图2a)，由于开关式鉴相器的输出位数有限，因此锁相环的相位锁定需要大量的时间。本实施例中，鉴相模块1可包括多输出开关式鉴相器或时间数字转换器。参考时钟与反馈时钟的相位经过多输出开关式鉴相器进行对比后，输出与相位差呈非线性正相关关系的数字信号(参见图2c)；参考时钟与反馈时钟的相位经过时间数字转换器进行对比后，输出与相位差呈线性正相关关系的数字信号(参见图2b)。
上述方案中，又因为时间数字转换器的设计复杂，需要消耗大量的硅片面积，以及消耗大量的功耗，不利于降低芯片的成本；而多输出开关式鉴相器综合了开关式鉴相器与时间数字转换器的特点，采用正相关的非线性关系来进行相位鉴定，可以有效地降低设计难度，减小芯片成本，且可以给数字滤波器2提供足够位数的数字信号，因此，本实施例的鉴相模块1优选多输出开关式鉴相器。
示例性的，以多输出开关式鉴相器为例，锁相环刚开始工作时，反馈时钟跟参考时钟的频率不同，不同的频率会导致在每个周期内相位发生变化，两个不同的相位之间有相位差，多输出开关式鉴相器鉴出该相位差后，将相位差转换成非线性正相关的数字信号。本实施例采用高位复用技术增加该数字信号的位数，被处理后的数字信号输入到数字滤波器2后进行滤波处理，然后直接控制数字控制振荡器3的输出时钟频率。该输出时钟经过第一分频器4后反馈到多输出开关式鉴相器的第二输入端，进而构成一个完整的负反馈***。本实施例中，参考时钟和反馈时钟的相位差越大时，多输出开关式鉴相器输出的数字信号的数值越大，对数字控制振荡器3的频率改变(频率变化值)也越大，使得反馈时钟的相位以较快的速度向参考时钟的相位靠近。当相位差越来越小时，多输出开关式鉴相器输出的数字信号的数值也越小，对数字控制振荡器3的频率改变也越小，反馈时钟的相位以较慢的速度慢慢向参考时钟的相位靠近，当相位差为零时，输出数字信息的数值也为零，数字滤波器2维持在稳定的数值，进而使得锁相环的相位锁定，输出时钟频率达到目标频率。
需要说明的是，多输出开关式鉴相器输出的数字信息的数值与相位差也可以呈非线性的负相关关系，但通多设置后续的数字滤波器2，或者数字控制振荡器3的增益正负系数，确保整个环路为负反馈***，不管多输出开关式鉴相器输出的数字信息的数值与相位差呈正相关或者负相关关系，都不影响***的工作特性。
进一步的，上述数字信号可包括第一预设位数的高位数字信号和第二预设位数的低位数字信号，其中第一预设位数和第二预设位数可由用户自行设定，例如第一预设位数可为6位，第二预设位数可为4位；数字滤波器2的输出端包括高位输出端和低位输出端；数字控制振荡器3的输入端包括高位输入端和低位输入端；数字滤波器2的高位输出端与数字控制振荡器3对应的高位输入端连接，数字滤波器2的低位输出端与数字控制振荡器3对应的低位输入端连接。
本发明实施例一提供的全数字锁相环，采用的鉴相模块可以给数字滤波器提供足够位数的数字信号，在参考时钟与反馈信号相位相差较大时，鉴相模块输出的高位数字信号得到重复利用，增加了进入数字滤波器的数值，等效于临时增加环路的带宽，进而使参考时钟与反馈信号的相位差快速减少，降低了锁相环的相位锁定时间。
实施例二
图3是本发明实施例二提供的全数字锁相环的结构示意图。如图3所示，与实施例一不同的是，本实施例的全数字锁相环还包括第二分频器5和三角积分调制器6。
其中，第二分频器5连接在数字控制振荡器3和第一分频器4之间，第二分频器5的输出端连接三角积分调制器6的触发端；
三角积分调制器6连接在数字滤波器2的低位输出端与数字控制振荡器3的低位输入端之间，用于对第二预设位数的低位数字信号的数值进行积分取平均值，以有效减少低位数字信号快速变化造成的毛刺现象。
本实施例中，鉴相模块1包括多输出开关式鉴相器时，如图4所示，多输出开关式鉴相器包括鉴相器11，用于比较参考时钟与反馈时钟的相位，得到时间指示信号，并将时间指示信号传输给时间逻辑选择模块；
连接于鉴相器11的时间逻辑选择模块12，用于根据时间指示信号，从参考时钟与反馈时钟中，选出上升沿先到的时钟传输至多个时间延迟模块13的第一输入端，选出上升沿后到的时钟传输至多个时间延迟模块13的第二输入端；
并列连接于时间逻辑选择模块12的多个时间延迟模块13，用于对从第一输入端输入的时钟进行不同的时间延迟；
对应连接于多个时间延迟模块13的多个数字信号输出模块14，用于根据参考时钟和反馈时钟的上升沿到来的先后顺序，输出对应的数字信号。
示例性的，当参考时钟和反馈时钟信号经过鉴相器11比较判定后，会通过时间逻辑选择模块12将上升沿先到达的时钟定义为FE，将上升沿后到达的时钟定义为FL。这两个时钟信号会经过多个时间延迟模块13进行不同的时间延迟，本实施例中采用的时间差为0，20ΔT，21ΔT，22ΔT，…，212ΔT，两个时钟信号通过延迟处理后会经过多个数字信号输出模块14进行比较，当FE的延迟信号先进入多个数字信号输出模块14后，多个数字信号输出模块14的输出为1，反之多个数字信号输出模块14的输出为0。例如当两个时钟信号的时间差为55.5ΔT时，经过不同的时间延迟处理后，在进入多个数字信号输出模块14之前各时间差依次为55.5ΔT，54.5ΔT，53.5ΔT，51.5ΔT，…，-4040.5ΔT，由于多个数字信号输出模块14可以判定上升沿先到达的时钟信号，对应的输出信号从低位到高位依次为1111 1110 00000000 0，对应的数字转换成十进制后为127，进而由该数值控制数字振荡控制器的频率。
进一步的，上述数字信号输出模块14可包括D触发器或判定器。为了提高上升沿到达时间先后顺序判定的准确信，数字信号输出模块14优选判定器。
本实施例的判定器可包括判定单元(如图5a所示)和锁存单元(如图5b所示)，锁存单元对判定单元输出的数值进行锁定。其中，判定单元包括两个输入端R1和R2，两个输出端A1和A2，锁存单元包括两个输入端，分别连接判定单元的两个输出端A1和A2，两个输出端C1和C2。
示例性的，如图6所示，当判定器处于初始状态时，R1和R2为低电平，对应的判定单元的两个与非门的输出N1和N2均为高电平，此时后面的N型和P型场效应管等效为两个反相器，对应的输出A1和A2均为低电平。当R2的上升沿先进入鉴定器后，下端的与非门的两个输入均为高电平，N2由高电平变为低电平。如果此时R1依然还为低电平，上端的与非门的两个输入均为低电平，N1为高电平，那么判定器的输出A1为低电平，A2为高电平。如果此时R1也变为高电平，上端的与非门的两个输入电平依次为低电平和高电平，此时上端与非门的输出N1仍为高电平，N2仍为低电平，判定器的输出A1为低电平，A2为高电平。当R2的下降沿到来后，下端的与非门输入为低电平和高电平，对应的输出N2为高电平，上端的与非门输入均为高电平，对应的输出N1为低电平，此时A2将被重置为低电平，A1为高电平。当R1的下降沿到来后，上端的与非门输入为低电平和高电平，对应的输出N1为高电平，下端的与非门输入为低电平和高电平，对应的输出N2为高电平，此时A1和A2均为低电平。同理可以分析出当R1先进入判定器时，输入和输出的波形图。
当R1与R2均为低电平时，A1与A2也均为低电平。当R1或者R2的下降沿出现时，A1或者A2会产生一个脉冲信号，该脉冲信号的宽度为R1和R2下降沿的时间差。当A1由低电平变为高电平，A2由高电平变为低电平时，锁存单元中上端的或非门的两个输入中的A1为高电平，对应的输出B1为低电平，此时下端的或非门的两个输入均为低电平，对应的输出B2为高电平。同理可以分析出当A2由低电平变为高电平，A1由高电平变为低电平时，下端的或非门的两个输入中的A2为高电平，对应的输出B2为低电平，此时上端的或非门的两个输入均为低电平，对应的输出B1为高电平。但本专利实施的方案中需要判定上升沿的先后顺序，上升沿的先后判定方法如下。
在R1与R2均位于等待上升沿的低电平状态时，A1和A2为低电平，此时B1和B2的电平会一直锁存上一个状态。当A2由低电平变为高电平，下端的或非门的两个输入中有一个高电平，对应的输出B2为低电平，此时上端的或非门的两个输入均为低电平，对应的输出B1为高电平。当A1由低电平变为高电平，上端的或非门的两个输入中有一个高电平，对应的输出B1为低电平，此时下端的或非门的两个输入均为低电平，对应的输出B2为高电平。
综上，对应图6中对A1和A2的判断，可相应判断出B1和B2的高低电平，B1和B2的电平再经过非门便得到图6中所示的C1和C2的波形图。
本实施例提供的全数字锁相环，通过三角积分调制器对数字滤波器输出的第二预设位数的低位数字信号的数值进行积分取平均值，有效减少了低位数字信号快速变化造成的毛刺现象。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (3)

1.一种全数字锁相环，其特征在于，包括鉴相模块、数字滤波器、数字控制振荡器和第一分频器；
所述鉴相模块的输出端连接所述数字滤波器的输入端，用于将所述鉴相模块第一输入端接收到的参考时钟，与所述鉴相模块第二输入端接收到的反馈时钟进行相位比较，输出与所述参考时钟和所述反馈时钟的相位差呈正相关关系的数字信号，其中，所述反馈时钟为所述数字控制振荡器输出的输出时钟经所述第一分频器后的时钟；
所述数字滤波器的输出端连接所述数字控制振荡器的输入端，用于将所述数字信号滤波后输出至所述数字控制振荡器，以控制所述数字控制振荡器以预设频率变化值调节输出时钟的频率，使反馈时钟的相位调节至所述参考时钟的相位，其中，所述预设频率变化值与所述数字信号的数值大小正相关；
所述数字控制振荡器的输出端连接所述第一分频器的输入端；
所述第一分频器的输出端连接所述鉴相模块的第二输入端；
所述数字信号包括第一预设位数的高位数字信号和第二预设位数的低位数字信号；
所述数字滤波器的输出端包括高位输出端和低位输出端；
所述数字控制振荡器的输入端包括高位输入端和低位输入端；
所述数字滤波器的高位输出端与所述数字控制振荡器对应的高位输入端连接，所述数字滤波器的低位输出端与所述数字控制振荡器对应的低位输入端连接；
所述鉴相模块包括多输出开关式鉴相器时，所述多输出开关式鉴相器包括鉴相器，用于比较所述参考时钟与所述反馈时钟的相位，得到时间指示信号，并将所述时间指示信号传输给时间逻辑选择模块；
连接于所述鉴相器的时间逻辑选择模块，用于根据所述时间指示信号，从所述参考时钟与所述反馈时钟中，选出上升沿先到的时钟传输至多个时间延迟模块的第一输入端，选出上升沿后到的时钟传输至所述多个时间延迟模块的第二输入端；
并列连接于所述时间逻辑选择模块的多个时间延迟模块，用于对从第一输入端输入的时钟进行不同的时间延迟；
对应连接于所述多个时间延迟模块的多个数字信号输出模块，用于根据参考时钟和反馈时钟的上升沿到来的先后顺序，输出对应的数字信号。
2.根据权利要求1所述的全数字锁相环，其特征在于，还包括第二分频器和三角积分调制器；
所述第二分频器连接在所述数字控制振荡器和所述第一分频器之间，所述第二分频器的输出端连接所述三角积分调制器的触发端；
所述三角积分调制器连接在所述数字滤波器的低位输出端与所述数字控制振荡器的低位输入端之间，用于对所述第二预设位数的低位数字信号的数值进行积分取平均值。
3.根据权利要求1所述的全数字锁相环，其特征在于，所述数字信号输出模块包括D触发器或判定器。
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