CN106059574B - 用于数字化相位差的电路、pll电路及用于其的方法 - Google Patents

用于数字化相位差的电路、pll电路及用于其的方法 Download PDF

Info

Publication number
CN106059574B
CN106059574B CN201510775895.0A CN201510775895A CN106059574B CN 106059574 B CN106059574 B CN 106059574B CN 201510775895 A CN201510775895 A CN 201510775895A CN 106059574 B CN106059574 B CN 106059574B
Authority
CN
China
Prior art keywords
signal
chain
latches
latch
clock signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510775895.0A
Other languages
English (en)
Other versions
CN106059574A (zh
Inventor
刘智民
张秦豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN106059574A publication Critical patent/CN106059574A/zh
Application granted granted Critical
Publication of CN106059574B publication Critical patent/CN106059574B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/50—All digital phase-locked loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

本发明公开了一种锁相环(PLL)电路。PLL电路包括：检测电路，被配置为检测数字化控制振荡器(DCO)时钟信号与参考时钟信号之间的相位差，并且基于检测的相位差来生成差分信号；数字化差分生成器，耦合至检测电路，并且被配置为基于差分信号来生成控制码；以及DCO，被配置为响应于数字化差分生成器的控制码而生成DCO输出信号；其中检测电路、数字化差分生成器和DCO形成闭合环路并且减小了DCO输出信号与参考时钟信号之间的相位差。还公开了相关的方法和电路。

Description

用于数字化相位差的电路、PLL电路及用于其的方法
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及锁相环电路及其操作方法。
背景技术
在先进的高密度半导体制造工艺中，建议减少电容器和电阻器的数量。这样，因为模拟锁相环电路通常需要比数字锁相环(DPLL)电路或全数字锁相环(ADPLL)电路更多的电容器和电阻器，所以采用DPLL或ADPLL电路来代替模拟锁相环电路以用于合适的应用。ADPLL电路可以包括数字相位检测器(也被称为数字相位比较器)，以检测数字化控制振荡器(DCO)信号与参考时钟信号之间的相位差。响应于检测的相位差，数字相位检测器生成调节DCO的控制信号。结果，可以在闭合环路中消除DCO信号与参考时钟信号之间的偏移(skew)。
为了实现高精确度，诸如基于时间-数字转换器(TDC)的DPLL电路的一些现有的ADPLL或DPLL电路具有复杂的结构并且通常比PLL电路消耗更多的功率。采用继电器式(bang-bang)相位检测器(BBPD)的PLL电路易于设计并且比基于TDC的PLL电路简单，但是不幸的是，相关应用由于BBPD的较差的抖动性能而受到限制。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种锁相环(PLL)电路，包括：检测电路，被配置为检测数字化控制振荡器(DCO)时钟信号与参考时钟信号之间的相位差，并且基于检测的相位差生成差分信号；数字化差分生成器，耦合至所述检测电路，并且被配置为基于所述差分信号生成控制码；以及DCO，被配置为响应于所述数字化差分生成器的控制码而生成DCO输出信号；其中，所述检测电路、所述数字化差分生成器和所述DCO形成闭合环路并且减小所述DCO输出信号与所述参考时钟信号之间的相位差。
在该PLL电路中，由所述数字化差分生成器引起的延时小于所述参考时钟信号的工作周期。
在该PLL电路中，所述差分信号包括信号UP和信号DN，当所述DCO输出信号滞后于所述参考时钟信号时，所述信号UP用于反映所述相位差，并且当所述DCO输出信号超前于所述参考时钟信号时，所述信号DN用于反映所述相位差。
在该PLL电路中，所述数字化差分生成器包括UP锁存器链和DN锁存器链，所述UP锁存器链传播所述信号UP的第一脉冲的起始沿直到所述UP锁存器链响应于所述第一脉冲的结束沿而被禁用，所述DN锁存器链传播所述信号DN的第二脉冲的起始沿直到所述DN锁存器链响应于所述第二脉冲的结束沿而被禁用，所述UP锁存器链的锁存器的输出和所述DN锁存器链的锁存器的输出形成所述控制码。
在该PLL电路中，由所述UP锁存器链引起的延时小于所述参考时钟信号的工作周期，并且由所述DN锁存器链引起的延时小于所述参考时钟信号的工作周期。
在该PLL电路中，所述数字化差分生成器还包括耦合至所述UP锁存器链的UP延迟链和耦合至所述DN锁存器链的DN延迟链。
在该PLL电路中，基于所述信号UP和所述信号DN都置位期间的复位延迟来确定由所述UP延迟链引起的延时和由所述DN延迟链引起的延时。
在该PLL电路中，当所述UP锁存器链被禁用时，所述UP锁存器链保持UP温度计码，并且当所述DN锁存器链被禁用时，所述DN锁存器链保持DN温度计码。
在该PLL电路中，所述数字化差分生成器还包括：UP码转换器，被配置为将所述UP温度计码转换为UP二进制码；和DN码转换器，被配置为将所述DN温度计码转换为DN二进制码。
在该PLL电路中，响应于所述参考时钟信号的工作周期的结束，所述UP锁存器链和所述DN锁存器链被复位。
该PLL电路还包括：锁存器级，耦合在所述数字化差分生成器与所述DCO之间，其中，当所述锁存器级响应于所述参考时钟信号的工作周期的结束而被禁用时，所述控制码维持在所述锁存器级中。
该PLL电路还包括：环路滤波器，耦合在所述数字化差分生成器与所述DCO之间，其中，所述环路滤波器包括：平滑滤波电路，被配置为使所述数字化相位差生成器生成的控制码平滑。
在该PLL电路中，所述环路滤波器包括比例积分微分(PID)控制器。
该PLL电路还包括：频率检测器，被配置为检测所述DCO输出信号与所述参考时钟信号之间的频率差，并且使所述DCO调节所述DCO输出信号，以减小所述DCO输出信号与所述参考时钟信号之间的频率差。
该PLL电路还包括：分频器，耦合在所述DCO与所述检测电路之间。
根据本发明的另一方面，提供了一种方法，包括：检测DCO输出信号与参考时钟信号之间的相位差，并且基于检测的相位差生成差分信号；基于所述差分信号生成控制码；以及响应于所述控制码生成所述DCO输出信号，其中，所述控制码使所述DCO输出信号被调节，以减小所述DCO输出信号与所述参考时钟信号之间的相位差。
在该方法中，由基于所述差分信号生成的控制码引起的延时小于所述参考时钟信号的工作周期。
在该方法中，基于所述差分信号生成所述控制码包括：通过锁存器链传播所述差分信号的第一脉冲的起始沿直到所述锁存器链响应于所述第一脉冲的结束沿而被禁用，并且由所述锁存器链引起的延时小于所述参考时钟信号的工作周期。
在该方法中，所述锁存器链保持温度计码，并且基于所述差分信号生成所述控制码还包括将所述温度计码转换为二进制码。
根据本发明的又一方面，提供了一种电路，包括：检测电路，被配置为检测第一时钟信号与第二时钟信号之间的相位差，并且基于检测的相位差生成差分信号；以及数字化差分生成器，耦合至所述检测电路，并且被配置为基于所述差分信号生成控制码。
在该电路中，由所述数字化差分生成器引起的延时小于所述第二时钟信号的工作周期。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1是示出根据本发明的一个或多个方面的PLL电路的示图；
图2是示出根据本发明的一个或多个方面的PFD的操作的时序图；
图3是示出根据本发明的一个或多个方面的具有数字化相位差生成器的一个实施方式的PLL电路的示图；
图4-1是示出根据本发明的方面的D型锁存器的内部逻辑和真值表的示图；
图4-2是示出根据本发明的另一方面的D型锁存器的内部逻辑和真值表的示图；
图5是示出根据本发明的一个或多个方面的复位单元的示图；
图6是示出根据本发明一个或多个方面的复位单元、D型触发器和延迟链的操作的时序图；
图7是示出根据本发明的一个或多个方面的模块的锁存器链和锁存器级的操作的时序图；
图8是示出根据本发明的一个或多个方面的具有数字化相位差生成器的另一实施方式的PLL电路的示图；
图9是示出根据本发明的一个或多个方面的图8的模块的操作的时序图；
图10是示出根据本发明的其他方面的PLL电路的示图；
图11是图10中的转换器使用的温度计码至二进制码的示例性转换表；
图12是示出根据本发明的又一方面的PLL电路的示图；
图13是示出根据本发明的又一方面的PLL电路的示图；以及
图14是示出根据本发明的又一方面的PLL电路的示图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一个(多个)元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。
尽管阐述本发明的宽范围的数值范围和参数是近似值，但是尽可能精确地报告具体实例中阐述的数值。然而，由于相应的测试测量结果中存在标准偏差，所以任何数值固有地必然包含一定误差。而且，如本文所使用的，术语“大约”通常表示在给定值10％、5％、1％或0.5％或给定范围内。可选地，在本领域的普通技术人员应该理解，术语“大约”表示在可接受的平均数的标准误差内。除了在操作/工作实例中，或者除非以其他方式明确地描述，本文所公开的诸如材料的数量、持续时间、温度、操作条件、比率的大小等的所有数值范围、数量、值和百分比应该被理解为在所有示例中通过“大约”进行修饰。因此，除非被指定为相反，否则本发明的公开内容和所附权利要求中阐述的数值参数是可以按期望变化的近似值。最起码，至少应该根据所报告的有效位的个数并且通过应用普通的四舍五入方法来解释每一个数值参数。本文可以将范围表述为从一个端点至另一个端点或介于两个端点之间。除非另有明确说明，否则本文所公开的所有范围都包括端点。
一些实施例具有下文中的特征和/或优点的一个或组合。在各个实施例中，本发明涉及PLL的数字化结构。在一些实施例中，PLL电路包括：相位检测器，被配置为生成表示DCO输出信号与参考时钟信号之间的相位差的相位差信号；数字化相位差生成器，被配置为基于相位差信号的脉冲的脉冲宽度来生成控制码；以及DCO，被配置为生成具有与控制码相对应地调节相位的DCO输出信号。在一些实施例中，数字化相位差生成器包括：锁存器链，被配置为通过传播到达锁存器链的脉冲的起始沿生成控制码并且响应于脉冲的结束沿而停止传播起始沿。在一些实施例中，控制锁存器链的级数和每一级的延迟，使得相位差生成器的延时在参考时钟信号的半个周期内，并且PLL电路能够以适当的分辨率来测量足够的相位差的范围。例如，周期的另一半可以用于其他模块来提高PLL电路的锁定能力。因此，降低了PLL电路的环路延迟并且控制了锁存器链的级数，从而减小了电路尺寸和PLL电路的功耗。此外，在一些实施例中，使到达锁存器链的起始沿延迟，以提高测量脉冲的脉冲宽度的精确度并且增大锁存器链的表示能力。
在与PLL的数字化结构相关的各个实施例中，可以以较高的分辨率和降低的环路延迟来执行相位调节。PLL的数字化结构能够在特定频率锁定范围内同时执行相位锁定和频率锁定。同时，所提出的结构包括具有合理级数的锁存器链，因此可以降低PLL的数字化结构的环路延迟、电路布局尺寸和功耗。下文将通过若干实施例和相关附图来更加详细地描述包括锁存器链的观点的本发明的构思。
数字化PLL结构的电路和操作
图1是示出根据本发明的一个或多个方面的PLL电路100的示图。图1示出了具有数字化PLL结构的PLL电路的整体结构。在一些实施例中，PLL电路100是全数字锁相环(ADPLL)电路。术语“ADPLL”对应于采用DCO的电路，该DCO基于数字控制码产生模拟时钟信号。
PLL电路100是生成DCO输出信号clkdco的控制***，相对于输入参考时钟信号clkref的相位来调节该DCO输出信号的相位。PLL电路100包括相位和频率检测器(PFD)102、数字化相位差生成器104、锁存器级106以及DCO 108。PFD 102用于接收DCO输出信号clkdco和参考时钟信号clkref，并且将DCO输出信号clkdco的相位与参考时钟信号clkref的相位进行比较，以及产生相位差信号。相位差信号包括一对信号，即，信号UP和信号DN，表示DCO输出时钟信号clkdco与参考时钟信号clkref之间的相位差的幅值和超前/滞后状态。数字化相位差生成器104用于接收信号UP和DN以及参考时钟信号clkref，并且响应于参考时钟信号clkref，生成与信号UP和DN相对应的一对数字化控制码Sup和Sdn。数字化相位差生成器104包括两个基本相同的模块1042和1044，这两个模块负责分别用于生成与信号UP相对应的数字化控制码Sup和生成与信号DN相对应的数字化控制码Sdn。锁存器级106用于响应于参考时钟信号clkref而锁存控制码Sup和Sdn并且生成控制码Supl和Sdnl。DCO 108用于接收控制码Supl和Sdnl并且生成DCO输出信号clkdco，其中基于控制码Supl和Sdnl来调节该DCO输出信号的相位。反馈环路使DCO 108的输出信号clkdco返回至PFD 102，以用于和参考时钟信号clkref进行比较并且形成如图1所示的闭合环路。以这种方式，PLL电路100能够消除DCO输出信号clkdco与参考时钟信号clkref之间的偏移。将PLL电路100的DCO输出信号clkdco的相位保持为与输入信号clkref匹配。
PLL电路100还保持DCO输出信号clkdco的频率与输入信号clkref的频率相同。可以在半导体集成电路中实施PLL电路100并且可以在诸如通信、计算机和其他的电子领域的各个应用中采用该PLL电路。PLL电路100可以用于在诸如微处理器的数字逻辑电路中解调信号、从噪声通信信道中恢复信号、生成具有多重输入频率的稳定频率(频率合成)或分配定时时钟脉冲。以上描述的PLL电路100的应用仅是示例性的，并且在本发明中，PLL电路100不限于此。其他应用中应用的类似PLL电路也落在本发明的预期范围内。
PFD 102用于检测两个输入信号clkdco与clkref之间的频率差和相位差并且产生一对信号UP和DN。在一些实施例中，基于在参考时钟信号clkref的周期内的DCO输出信号clkdco的上升沿的计数与参考时钟信号clkref的周期内的参考计数的差值来确定频率差。在一些实施例中，基于DCO输出信号clkdco的上升沿与参考时钟信号clkref的上升沿的相对到达来确定相位差。在一些实施例中，基于频率差和相位差之和来产生一对信号UP和DN。一对信号UP和DN调整DCO输出信号clkdco的频率和/或相位，以消除频率差和/或相位差。
在示例性的情形中，消除了频率差，并且PFD 102产生表明DCO输出信号clkdco和参考时钟信号clkref的上升沿的到达顺序的一对信号UP和DN，以表示相位差的超前/滞后状态。一对信号UP和DN具有与DCO输出信号clkdco和参考时钟信号clkref的计时边沿之间的持续时间段正相关的脉冲宽度，以表示相位差的幅值。信号UP体现为表示DCO输出信号clkdco的相位滞后于参考时钟信号clkref的相位。相反地，信号DN体现为表示DCO输出信号clkdco的相位超前于参考时钟信号clkref的相位。当DCO输出信号clkdco的相位滞后于参考时钟信号clkref的相位时，信号UP的脉冲宽度与DCO输出信号clkdco和参考时钟信号clkref之间的相位差正相关。当DCO输出信号clkdco的相位超前于参考时钟信号clkref的相位时，信号DN的脉冲宽度与DCO输出信号clkdco和参考时钟信号clkref之间的相位差正相关。
用于减小频率差和相位差的具有不同结构的PLL电路100都在本发明的预期范围内。例如，在参考图13所要描述的其他实施例中，由相位检测器来代替PFD 102并且在PLL电路100e中附加地采用另一频率环路来减小频率差。
图2是示出了根据本发明的一个或多个方面的PFD 102的操作的时序图。在图2所示的时序图中，假设在前两个周期处DCO输出信号clkdco滞后于参考时钟信号clkref，并且在第三个周期处DCO输出信号clkdco超前于参考时钟信号clkref。
PFD 102体现为上升沿触发。对于第一个周期，在时间T21处的参考时钟信号clkref的上升沿使信号UP在时间T21处被置位(assert，又称有效)为正边沿。在时间T22处的DCO输出信号clkdco的上升沿使信号DN在时间T22处被置位为正边沿。信号UP的置位早于信号DN的置位表明DCO输出信号clkdco的相位滞后于参考时钟信号clkref的相位。时间T22处的DCO输出时钟信号clkdco的上升沿和PFD 102的复位延迟使信号脉冲UP在时间T23处被复位(deassert，又称清零，或者非置位)为负边沿。信号UP的脉冲宽度(即，T21与T23之间的持续时间段)与时间T21与T22之间的持续时间段正相关，该时间T21与T22之间的持续时间段与DCO输出信号clkdco和参考时钟信号clkref之间的相位差相对应。在一些实施例中，信号UP的脉冲宽度比时间T21与T22之间的持续时间段长介于时间T22与时间T23之间的复位延迟。复位延迟被称为信号UP和DN都保持被置位的时间段，诸如介于时间T22与时间T23之间的时间段。根据PFD 102的设计说明书(诸如，结构和元件延迟)来确定复位延迟的持续时间段。
类似地，对于第二个周期，在时间T24处的参考时钟信号clkref的上升沿使信号UP在时间T24处被置位为正边沿。在时间T25处的DCO输出信号clkdco的上升沿使信号DN在时间T25处被置位为的正边沿。信号UP的置位早于信号DN的置位表明DCO输出信号clkdco的相位滞后于参考时钟信号clkref的相位。在第二个周期处，信号UP的置位时间段比参考时钟信号clkref与DCO输出信号clkdco之间的相位差长介于时间T25与时间T26之间的复位延迟。与第一周期中的信号UP的脉冲宽度相比，第二周期中的信号UP的脉冲宽度(即，时间T24与时间T26之间的持续时间段)更短，这表明了DCO输出信号clkdco与参考时钟信号clkref之间的相位差被减小。
相反地，对于第三个周期，在时间T27处的DCO输出信号clkdco的上升沿使信号DN在时间T27处被置位为正边沿。在时间T28处的参考时钟信号clkref的上升沿使信号UP在时间T28处被置位为正边沿。信号DN的置位早于信号UP的置位表明DCO输出信号clkdco的相位超前于参考时钟信号clkref的相位。在第三个周期处，信号DN的置位时间段比参考时钟信号clkref与DCO输出信号clkdco之间的相位差长介于时间T28与时间T29之间的复位延迟。
在参考图3和图7所要描述的一些实施例中，测量复位延迟并且减去复位延迟，以确定DCO输出时钟信号clkdco与参考时钟信号clkref之间的相位差。在参考图8和图9所要描述的其他实施例中，对于确定DCO输出时钟信号clkdco与参考时钟信号clkref之间的相位差来说，复位延迟被抵消以避免被测量。
具有不同结构的PFD在本发明的预期范围内。例如，PFD 102是下降沿触发的。对于另一个实例，PFD 102采用无复位延迟的结构。
图3是示出根据本发明的一个或多个方面的具有数字化相位差生成器104的一种实施方式的PLL电路100a的示图。数字化相位差生成器104a是图1中的数字化相位差生成器104的一种实施方式。数字化相位差生成器104a包括两个基本相同的模块1042a和1044a，这两个模块负责分别用于生成与信号UP相对应的数字化控制码Sup和生成与信号DN相对应的数字化控制码Sdn。具体地，模块1042a产生温度计码Sup，其用数字码格式表示置位信号UP的脉冲宽度；并且模块1044a产生温度计码Sdn，其用数字码格式表示置位信号DN的脉冲宽度。数字化相位差生成器104a产生其他类型的编码以表示数字化相位差的PLL电路100a在本发明的预期范围内。例如，在参考图10所要描述的一些实施例中，数字化相位差生成器104c产生二进制码以表示数字化相位差。
在一些实施例中，模块1042a包括复位单元10422、D型触发器10424、包括缓冲器10426的延迟链1043a和与延迟链1043a延迟链接的锁存器链1045。复位单元10422用于接收参考时钟信号clkref并且响应于参考时钟信号clkref的负边沿而生成复位脉冲rst_pulse。D型触发器10424用于在复位输入端子R处接收复位脉冲rst_pulse、在负边沿触发的时钟输入端子处接收信号UP并且在数据输入端子D处结接收高参考电压，以及在反相输出端子
Figure GDA0002288963720000101
处生成锁存器使能信号latch_enable。有效地，信号latch_enable响应于信号UP的负边沿进行复位，并且响应于复位脉冲rst_pulse的到达进行置位。与在基于信号UP来生成信号latch_enable的延迟相对应地，延迟链1043a对发送至锁存器链1045的信号UP进行延迟。锁存器链1045用于通过延迟链1043a来接收信号UP并且接收信号latch_enable，并且生成数字化控制码Sup，该数字化控制码随着信号latch_enable使能用于传播信号UP的置位的锁存器链1045而增大并且当信号latch_enable禁用用于传播的锁存器链1045时而停止增大。
在锁存器链1045中，D型锁存器1042_1至1042_7是串行级联的。D型锁存器1042_1和1042_7分别在输入端子E处接收信号latch_enable并且通过信号latch_enable共同使能/禁用以用于传递数据。D型锁存器1042_1通过延迟链1043a接收信号UP。从D型锁存器1042_1至1042_7的端子Q处产生的输出总线连接在一起，以形成温度计控制码Sup。在一些实施例中，仅从D型锁存器1042_1至1042_7的端子Q处产生的部分输出形成控制码Sup。在一些实施例中，当温度计码Sup和Sdn进一步被转换为二进制码时，串行级联的锁存器的数量被配置为2n-1，其中n是正整数。以这种方式，温度计码Sup或Sdn的表示能力与二进制码的表示能力相对应。
根据本发明的一个或多个方面，图4-1中(a)和(b)分别示出了图3中的诸如D型锁存器1042_1至1042_7的D型锁存器的内部逻辑和真值表。当D型锁存器被使能时，即，当输入端子E处的信号处于逻辑高电平状态，即二进制数“1”时，D型锁存器将输入端子D处的数据传播至输出端子Q。在本发明的一些实施例中所提及的D型锁存器的延迟是将来自输入端子D的数据传播至输出端子Q的延迟。当D型锁存器禁用时，即当输入端子E处的信号处于逻辑低电平状态，即二进制数“0”时，D型锁存器不允许输入端子D处的数据传播至输出端子Q并且响应于输入端子E处的信号从高至低的转变而在输出端子Q处提供锁存在输入端子D处的数据。然而，这并不是对本发明的限制。
根据本发明的其他方面，图4-2示出了D型锁存器的内部逻辑和真值表。如图4-2中(a)所示，当通过使D型锁存器的输入端子E从逻辑低电平状态置位为逻辑高电平状态来使能D型锁存器时，响应于通过其中的两个反相器的另一个输入端子D，输出端子Q将会动作(act)。在本发明的一些实施例中所提及的D型锁存器的延迟是将来自输入端子D的数据传播至输出端子Q的延迟。此外，如图4-2中(b)所示，当通过使D型锁存器的输入端子E从逻辑高电平状态复位为逻辑低电平状态而禁用D型锁存器时，两个反相器和相关的电路形成闭合环路，以保持先前锁存的值。在图4-2中(c)中示出的对应的真值表与图4-1中(b)中的真值表基本相同。在一些实施例中，锁存器是门控SR锁存器。在一些实施例中，从其他类型的锁存器中选择该锁存器。
锁存器链1045中其他类型的锁存器1042_1、……或1042_7或串行级联的级数在本发明的预期范围内。在一些实施例中，基于通过PLL电路100要覆盖的DCO输出信号clkdco与参考时钟信号clkref之间的相位差的范围来确定锁存器1042_1、……或1042_7的类型或串行级联的锁存器1042_1至1042_7的级数。在一些实施例中，通过每一个锁存器1042_1、……或1042_7的延迟来确定最小相位差。选择锁存器1042_1至1042_7的类型，使得PLL电路100将DCO输出信号clkdco和参考时钟信号clkref的相位与特定分辨率匹配。考虑到锁存器1042_1至1042_7的类型，通过锁存器链1045的级数来确定最大相位差。确定锁存器链1045的级数，使得PLL电路100在正常情况下在特定时间内实现频率和相位锁定。
图5是示出根据本发明的一个或多个方面的复位单元10422的示图。复位单元10422包括D型触发器104222和延迟缓冲器104224。通过参考时钟信号clkref的负边沿来触发D型触发器104222。由复位单元10422产生的复位脉冲rst_pulse具有通过延迟缓冲器104224的延迟所确定的宽度。参考图1描述的锁存器级106包括与参考图4-1和图4-2所描述的锁存器类似的锁存器，以响应于参考时钟信号clkref而锁存控制码Sup和Sdn。锁存器级106中的每一个锁存器都在输入端子D处接收控制码Sup和Sdn的比特位并且在输入端子E处接收参考时钟信号clkref。
图6是示出根据本发明的一个或多个方面的模块1042a的复位单元10422、D型触发器10424和延迟链1043a的操作的时序图。对应于图2，在第一个周期和第二个周期中，DCO输出信号clkdco滞后于参考时钟信号clkref，并且在第三个周期中，DCO输出信号clkdco超前于参考时钟信号clkref。在前两个周期中，生成信号UP的脉冲，以具有与DCO输出信号clkdco和参考时钟信号clkref的相位差正相关的脉冲宽度。在第三个周期中，生成信号UP的脉冲，以具有反映复位延迟的脉冲宽度。在信号UP的脉冲宽度的起始沿到达之前，由D型触发器10424生成的信号latch_enable使能锁存器链1045以用于数据传播。响应于信号UP的脉冲宽度的结束沿，信号latch_enable禁用用于数据传播的锁存器链1045。通过延迟要到达锁存器链1045的信号UP的延迟链1043a来抵消由于D型触发器10424的延迟而导致的信号UP脉冲的被测量的脉冲宽度的增大。通过复位单元10422来生成复位脉冲，以使信号latch_enable被使能以用于能够测量信号UP的下一个脉冲宽度。
对于第一个周期，使信号UP在时间T21处置位，并且在时间T23处复位。有效地，在时间T21处出现信号UP脉冲的起始沿，并且在时间T23处出现信号UP脉冲的结束沿。在时间T61处，D型触发器10424的输出端子Q处的信号处于低电平状态，并且D型触发器10424的反相输出端子
Figure GDA0002288963720000131
处的信号(也是信号latch_enable)处于高电平状态。锁存器链1045被使能用于数据传播，以用于测量信号UP的脉冲宽度。响应于时间T23处的信号UP的下降沿，D型触发器10424在时间T62处使信号latch_enable复位，从而使用于数据传播的锁存器链1045禁用。介于时间T23与时间T62之间的延迟时间大约等于D型触发器10424的传播延迟时间。通过使用延迟链1043a将时间T21处置位的信号UP延迟为在时间T61处到达锁存器1042_1的输入端子D来抵消这种延迟时间。响应于时间T63处的参考时钟信号clkref的下降沿，复位单元10422在时间T64处使复位脉冲rst_pulse置位。响应于时间T64处的复位脉冲rst_pulse的置位，D型触发器10424在时间T64处使信号latch_enable置位，从而使能锁存器链1045，以用于第二个周期中的数据传播。
对于第二个周期，使信号UP在时间T24处置位，并且在时间T26处复位。有效地，在时间T24处出现信号UP的脉冲的起始沿，并且在时间T26处出现信号UP的脉冲的结束沿。在时间T24处，D型触发器10424的输出端子Q处的信号处于低电平状态，并且D型触发器10424的反相输出端子
Figure GDA0002288963720000132
处的信号(也是信号latch_enable)处于高电平状态。锁存器链1045被使能用于数据传播，以用于测量信号UP的脉冲宽度。响应于时间T26处的信号UP的下降沿，D型触发器10424在时间T66处使信号latch_enable复位，从而使用于数据传播的锁存器链1045禁用。介于时间T26与时间T66之间的延迟时间大约等于D型触发器10424的传播延迟时间。通过使用延迟链1043a将时间T24处信号UP的置位延迟为在时间T25处到达锁存器1042_1的输入端子D来抵消这种延迟时间。响应于时间T67处的参考时钟信号clkref的下降沿，复位单元10422在时间T68处使复位脉冲rst_pulse置位。响应于时间T68处的复位脉冲rst_pulse的置位，D型触发器10424在时间T68处使信号latch_enable置位，从而使能锁存器链1045，以用于第三个周期中的数据传播。
对于第三个周期，使信号UP在时间T28处置位，并且在时间T29处复位。有效地，在时间T28处出现信号UP的脉冲的起始沿，并且在时间T29处出现信号UP的脉冲的结束沿。在时间T28处，D型触发器10424的输出端子Q处的信号处于低电平状态，并且D型触发器10424的反相输出端子
Figure GDA0002288963720000141
处的信号(也是信号latch_enable)处于高电平状态。锁存器链1045被使能用于数据传播，以用于测量信号UP的脉冲宽度。响应于时间T29处的信号UP的下降沿，D型触发器10424在时间T69处使信号latch_enable复位，从而使用于数据传播的锁存器链1045禁用。介于时间T29与时间T69之间的延迟时间大约等于D型触发器10424的传播延迟时间。通过使用延迟链1043a将时间T28处的信号UP的置位延迟为在时间T29处到达锁存器1042_1的输入端子D来抵消这种延迟时间。响应于时间T610处的参考时钟信号clkref的下降沿，复位单元10422在时间T611处使复位脉冲rst_pulse置位。响应于时间T611处的复位脉冲rst_pulse的置位，D型触发器10424在时间T611处使信号latch_enable置位，从而使能锁存器链1045，以用于下一周期中的数据传播。
在图3的实施例中，由于从PFD 102的输出到D型锁存器1042_1的输入端子E的路径具有由D型触发器10424引起的附加延迟时间，所以延迟链1043a还用于平衡D型锁存器1042_1的输入端子D和E之间的计时。换句话说，由于采用了具有与D型触发器10424大约相同的延迟时间的延迟链1043a来平衡两个计时路径的结构，所以更加精确地测量信号UP的脉冲宽度。请注意，这并不是对本发明的限制。在一些实施例中，通过其他的延迟元件来实施延迟链1043a。在一些实施例中，省略延迟链1043a。
图7是示出根据本发明的一个或多个方面的模块1042a的锁存器链1045和锁存器级106的操作的时序图。对应于图6，信号UP的脉冲宽度从第一个周期至第三个周期减小，并且对于每一个周期，在信号UP的脉冲宽度的起始沿之前使能信号latch_enable并且响应于信号UP的脉冲宽度的结束沿而禁用该信号。当信号latch_enable使能用于数据传播的锁存器链1045时，到达锁存器1042_1的输入端子D处的信号UP的脉冲宽度的起始沿沿着参考图3所描述的串行级联的锁存器1042_1至1042_7进行传播直到信号latch_enable使用于数据传播的锁存器链1045禁用。随后，在锁存器1042_1至1042_7的输出端子Q处的控制码Sup可用。因此，与信号UP的脉冲宽度相对应地增大的控制码Sup是信号UP的脉冲宽度的数字化表示。响应于参考时钟信号clkref，锁存器级106锁存控制码Sup，使得控制码Sup在信号latch_enable被使能之后仍然可用。锁存器级106为数字化相位差生成器104与DCO 108之间的附加的数字信号处理电路(诸如平滑滤波电路和/或比例积分微分(PID)控制器)提供更大的裕度(margin)，将参考图12对其进行描述。
对于第一个周期，在时间T61处到达锁存器1042_1的输入端子D处的上升沿在时间T71处被传播至锁存器1042_1的输出端子Q，该锁存器1042_1的输出端子Q耦合至锁存器1042_2的输入端子D。锁存器1042_1至1042_7中的每一个的延时都基本上彼此相同。与锁存器1042_1类似地，该上升沿通过锁存器1042_2、1042_3、1042_4和1042_5进行传播。在时间T62处，信号latch_enable使用于数据传播的锁存器链1045禁用。另外，在时间T62处，上升沿到达锁存器1042_5的输入端子D，该锁存器1042_5的输入端子D耦合至锁存器1042_4的输出端子Q。在时间T72处，上升沿传播至锁存器1042_5的输出端子Q。因为锁存器链1045被禁用，所以未通过锁存器1042_6和1042_7传播上升沿。从锁存器1042_7的Q、锁存器1042_6的Q、锁存器1042_5的Q、锁存器1042_4的Q、锁存器1042_3的Q、锁存器1042_2的Q至锁存器1042_1的Q的顺序来结合锁存器1042_1至1042_7的输出端子Q，以形成控制码Sup。具有值7'b0011111的控制码Sup(其是温度计码)在时间T72处开始有效。在时间T73处，将控制码Sup传播至锁存器级106的输出以作为控制码Sup1。在时间T63处，响应于参考时钟信号clkref的下降沿，锁存器级106锁存控制码Sup。在时间T64处，信号latch_enable使能锁存器链1045以用于第二个周期中的数据传播。
对于第二个周期，时间T25处到达锁存器1042_1的输入端子D处的上升沿在时间T26处传播至锁存器1042_1的输出端子Q，该锁存器1042_1的输出端子Q耦合至锁存器1042_2的输入端子D。锁存器1042_1至1042_7中的每一个的延时都基本上彼此相同。与锁存器1042_1类似地，上升沿通过锁存器1042_2和1042_3进行传播。在时间T66处，信号latch_enable使用于数据传播的锁存器链1045禁用。另外，在时间T66处，上升沿到达锁存器1042_3的输入端子D，该耦合锁存器1042_3的输入端子D至锁存器1042_2的输出端子Q。在时间T74处，上升沿传播至锁存器1042_3的输出端子Q。因为锁存器链1045禁用，所以未通过锁存器1042_4、1042_5、1042_6和1042_7传播上升沿。从锁存器1042_7的Q、锁存器1042_6的Q、锁存器1042_5的Q、锁存器1042_4的Q、锁存器1042_3的Q、锁存器1042_2的Q至锁存器1042_1的Q的顺序来结合锁存器1042_1至1042_7的输出端子Q，以形成控制码Sup。具有值7'b0000111的控制码Sup(其是温度计码)在时间T74处开始有效。在时间T75处，将控制码Sup传播至锁存器级106的输出以作为控制码Sup1。在时间T67处，响应于参考时钟信号clkref的下降沿，锁存器级106锁存控制码Sup。在时间T68处，信号latch_enable使能锁存器链1045以用于第三个周期中的数据传播。
对于第三个周期，时间T29处到达锁存器1042_1的输入端子D处的上升沿在时间T76处传播至锁存器1042_1的输出端子Q，该锁存器1042_1的输出端子Q耦合至锁存器1042_2的输入端子D。锁存器1042_1至1042_7中的每一个的延时都基本上彼此相同。与锁存器1042_1类似地，通过锁存器1042_2来传播上升沿。在时间T76处，信号latch_enable使用于数据传播的锁存器链1045禁用。另外，在时间T76处，上升沿到达锁存器1042_2的输入端子D，该锁存器1042_2的输入端子D耦合至锁存器1042_1的输出端子Q。因为锁存器链1045禁用，所以未通过锁存器1042_3、1042_4、1042_5、1042_6和1042_7传播上升沿。以从锁存器1042_7的Q、锁存器1042_6的Q、锁存器1042_5的Q、锁存器1042_4的Q、锁存器1042_3的Q、锁存器1042_2的Q至锁存器1042_1的Q的顺序来结合锁存器1042_1至1042_7的输出端子Q，以形成控制码Sup。具有值7'b0000011的控制码Sup(其是温度计码)在时间T77处开始有效。在时间T78处，将控制码Sup传播至锁存器级106的输出以作为控制码Sup1。在时间T79处，响应于参考时钟信号clkref的下降沿，锁存器级106锁存控制码Sup。在时间T710处，信号latch_enable使能锁存器链1045以用于下一周期中的数据传播。
在一些实施例中，例如，在第一个周期中，从所得到的信号UP的脉冲宽度中减去PFD 102的复位延迟，还得到了图2中所示的第一个周期中的信号DN的脉冲宽度。类似地，如上所述，从图2中所示的第三个周期中所得到的信号DN的脉冲宽度中减去PFD 102的复位延迟，得到第三个周期中的信号UP的脉冲宽度。在一些实施例中，DCO 108执行从控制码Sup或Sdn中减去控制码Sdn1或Sup1。在其他实施例中，DCO 108之前的另一个模块(未在图1中示出)执行该减法。
对于图7中的第一个周期、第二个周期和第三个周期中的每一个，在锁存器级106响应于参考时钟信号clkref的下降沿锁存控制码Sup之前，控制码Sup是有效的。另外，响应于参考时钟信号clkref的下降沿，信号latch_enable使能锁存器链1045以用于下一周期中的数据传播。因此，参考图3所描述的数字化相位差生成器104的延时在参考时钟信号clkref的正工作周期(positive duty of a cycle)内，或者在参考时钟信号clkref的半个周期内。在一些实施例中，数字化相位差生成器104的延时包括延迟链1043a的延时和锁存器链1045。具体地，从参考时钟信号clkref的上升沿到信号UP的上升沿传播至锁存器链1045中的诸如锁存器1042_7的最后一级的输出端子Q来测量数字化相位差生成器104的延时。在一些实施例中，DCO 108是生成模拟信号的数字化振荡器电路，通过供给DCO 108的数字控制码Sup1和Sdn1来控制该数字化振荡器电路的频率和相位。在一些实施例中，DCO 108是压控振荡器和数字-模拟转换器的组合，其中通过由数字-模拟转换器从数字控制码Sup1和Sdn1转换的控制信号来驱动压控振荡器。DCO 108的其他实施方式在本发明的预期范围内。例如，DCO 108包括可以根据数字控制码Sup1和Sdn1来闭合或断开的串行级联的延迟级。
在参考图1至图7所述的实施例中，控制锁存器链1045的级数和每一级的延迟，使得数字化相位差生成器104的延时小于参考时钟信号clkref的半个周期，并且所公开的结构能够测量从PFD 102产生的相位差的特定范围。由于控制了锁存器链1045中的级数，所以降低了功耗和硬件成本。此外，通过控制数字化相位差生成器104的延时，在闭合环路中，诸如PFD 102和DCO 108的其他现有模块的计时或参考图12所要描述的插接诸如平滑滤波电路的附加模块的计时是宽松的(relaxed)，从而允许PLL电路100的进一步优化。
不测量复位延迟的配置
图8是示出根据本发明的一个或多个方面的具有数字化相位差生成器104的另一实施方式的PLL电路100b的示图。数字化相位差生成器104b是图1中的数字化相位差生成器104的一种实施方式。数字化相位差生成器104b包括模块1042b和模块1044b。与图3中的数字化相位差生成器104a相比，数字化相位差生成器104b的延迟链1043b包括另一个缓冲器10428，使得消除参考图2所描述的复位延迟以避免测量用于确定DCO输出时钟信号clkdco与参考时钟信号clkref之间的相位差。在一些实施例中，缓冲器10428的延迟时间与信号UP和DN的复位延迟基本相同。
图9是示出根据本发明的一个或多个方面的模块1042b的操作的时序图。与图7中的时序图相比，由于附加的缓冲器10428，所以时间T21处的信号UP的上升沿在图7中的时间T61之后的时间T91处到达锁存器1042_1的输入端子D。在与图7中的时间相同的时间T62处，信号latch_enable使用于数据传播的锁存器链禁用。因为延迟到达的信号UP的上升沿和未延迟的信号latch_enable与图7中所示出的相比较，上升沿仅传播至锁存器1042_4的输出端子Q。结果，图9的控制码Sup具有值7'b0001111，其比图7的控制码Sup7'b0011111小一个比特位。通过复位延迟抵消开始测量信号UP的脉冲宽度的时间，控制码Sup中的用于表示信号UP的脉冲宽度中的复位延迟的一个比特位被释放，从而增大了控制码Sup的表示能力。
用于控制码转换的配置
图10是示出根据本发明的其他方面的PLL电路100c的示图。与图1中的PLL电路100相比，PLL电路100c还包括温度计码-二进制码转换器1046和1048。温度计码-二进制码转换器1046耦合在模块1042的输出与接收控制码Sup的锁存器级106的输入之间。温度计码-二进制码转换器1048耦合在模块1044的输出与接收控制码Sdn的锁存器级106的输入之间。图11是图10中的转换器1046和1048使用的温度计码-二进制码的示例性转换表。在一些实施例中，为了将温度计码转换为二进制码，首先使用等式(1)将温度计码转换为独热码(one-hotcode)：
Figure GDA0002288963720000191
其中a是温度计码，b是独热码，并且i是第i个比特位。然后使用基于一组等式(2)的平顶树编码器(flat tree encoder)将独热码转换为二进制码：
Figure GDA0002288963720000192
其中b是独热码，c是二进制码，并且下标是比特位位置。
其他的转换方法在本发明的预期范围内。例如，使用基于ROM的编码器将独热码转换为二进制码。用于表示控制码的其他格式在本发明的预期范围内。采用除了二进制码之外的编码(如，格雷码)作为DCO 108的输入数据格式。
用于环路滤波的配置
图12是示出了根据本发明的又一其他方面的PLL电路100d的示图。与图1中的PLL电路100相比，PLL电路100d还包括耦合在锁存器级106与DCO 108之间的环路滤波器110。环路滤波器110用于接收控制码Sup1和Sdn1，并且生成调节的控制码。在一些实施例中，环路滤波器110包括比例积分(PI)控制器。PI控制器中的比例路径使控制码Sup1和Sdn1与比例增益相乘。PI控制器中的积分路径在一时间段内对控制码Sup1和Sdn1进行积分并且使积分结果与积分增益相乘。对比例路径和积分路径的结果进行求和，以产生到达DCO 108的调节的控制码。当基于DCO输出信号clkdco与参考时钟信号clkref之间的频率差和相位差的和而确定的相位误差大于阈值时，控制环路滤波器110，以仅使能比例路径。通过禁用积分路径并且增大比例增益，在使DCO输出信号clkdco与参考时钟信号clkref的频率和相位相匹配的较早的阶段中实现了更快的锁定时间和更宽的环路带宽。当DCO输出信号clkdco与参考时钟信号clkref之间的相位误差小于阈值时，控制环路滤波器110以具有比例路径和积分路径。通过添加积分路径并且减小比例增益，在用于使DCO输出信号clkdco与参考时钟信号clkref的频率和相位匹配的较晚的阶段中实现了更小的环路带宽和更高的消除相位误差的能力。在一些实施例中，调整积分增益还有助于消除相位误差。
环路滤波器的其他实施方式在本发明的预期范围内。例如，环路滤波器110还包括耦合在锁存器级106与PI控制器之间的平滑滤波电路。在一些实施例中，平滑滤波电路包括低通滤波器，该低通滤波器减弱寄生信号(spurious)(诸如通过数字化期间的量化导致的)和较高频率的相位噪声(诸如通过生成参考时钟信号clkref的晶体振荡器产生的)。又例如，环路滤波器110包括PID控制器。与PI控制器相比，PID控制器还包括微分路径。在一些实施例中，微分路径得到控制码Sup1和Sdn1的变化速率并且使变化速率与微分增益相乘。对比例路径、积分路径和微分路径的结果进行求和，以产生到达DCO 108的调节的控制码。在一些实施例中，通过添加微分路径，提高了PLL电路100d的稳定性。
在一些实施例中，环路滤波器110在参考时钟信号clkref的负工作周期期间完成目前周期(instant cycle)的工作。在实施例中，数字化相位差生成器104、锁存器级106和环路滤波器110的总延时在参考时钟信号clkref的一个周期内，因此实现了小环路延迟。小环路延迟提高了闭合环路的稳定性。
用于初始频率引入的不同配置
图13是示出根据本发明的又一其他方面的PLL电路100e的示图。与图3中的PLL电路100相比，PLL电路100e还包括耦合在DCO 108的输入与输出之间的频率检测器112并且形成了除了主环路(即，穿过数字化相位差生成器104的环路)之外的另一个辅助闭合环路。在一些实施例中，频率检测器112用于接收DCO输出信号clkdco和参考时钟信号clkref，检测DCO输出信号clkdco与参考时钟信号clkref之间的频率差，以及生成输入至DCO 108的控制码Sup1和Sdn1。由于表示频率差的控制码的不同分辨率，所以频率检测器112在与PFD 102相比能够在相对较短的时间内实现初始频率引入。另外，诸如当剧烈的温度变化引起劣化的抖动性能时，频率检测器112在引入较大的捕获范围方面的能力减少了主环路摆脱捕获范围的任何可能。在一些实施例中，在锁定的初始阶段或当PLL电路100e摆脱捕获范围时激活频率检测器112。在一些实施例中，当主环路稳定时，不激活频率检测器112。
频率合成器的不同配置
图14是示出根据本发明的又一其他的方面的PLL电路100f的示图。在一些实施例中，PLL电路100f用作频率合成器。与图1中的PLL电路100相比，PLL电路100f还包括添加在DCO 108与PFD 102之间的分频器114(也被称为时钟分频器)。分频器用于接收来自DCO 108的输出信号，用因子划分输出信号的频率，以及生成到达PFD 102的反馈输入信号。通过将来自DCO 108的输出信号的分频频率与参考时钟信号clkref的频率相匹配，DCO 108产生的输出信号的频率与参考时钟信号clkref以因子倍频的频率相等。在一些实施例中，分频器114的因子是可编程的，从而允许PLL电路110f合成不同的频率。
本发明的一些实施例提供了锁相环(PLL)电路。PLL电路包括：检测电路，被配置为检测数字化控制振荡器(DCO)时钟信号与参考时钟信号之间的相位差，并且基于检测的相位差生成相位差信号；数字化差分生成器，耦合至检测电路，并且被配置为基于差分信号生成控制码；以及DCO，被配置为响应于数字化差分生成器的控制码而生成DCO输出信号；其中检测电路、数字化差分生成器和DCO形成闭合环路并且减小了DCO输出信号与参考时钟信号之间的相位差。
在本发明的一些实施例中，由数字化差分生成器引起的延时小于参考时钟信号的工作周期(duty of cycle)。
在本发明的一些实施例中，差分信号包括信号UP和信号DN，当DCO输出信号滞后于参考时钟信号时，信号UP用于反映相位差，并且当DCO输出信号超前于参考时钟信号时，信号DN用于反映相位差。
在本发明的一些实施例中，数字化差分生成器包括UP锁存器链和DN锁存器链，UP锁存器链传播信号UP的第一脉冲的起始沿直到UP锁存器链响应于第一脉冲的结束沿而被禁用，DN锁存器链传播信号DN的第二脉冲的起始沿直到DN锁存器链响应于第二脉冲的结束沿而被禁用，并且UP锁存器链的锁存器的输出和DN锁存器链的锁存器的输出形成控制码。
在本发明的一些实施例中，由UP锁存器链引起的延时小于参考时钟信号的工作周期，并且由DN锁存器链引起的延时小于参考时钟信号的工作周期。
在本发明的一些实施例中，数字化差分生成器还包括耦合至UP锁存器链的UP延迟链，和耦合至DN锁存器链的DN延迟链。
在本发明的一些实施例中，基于信号UP和信号DN都置位期间的复位延迟来确定由UP延迟链引起的延时和由DN延迟链引起的延时。
在本发明的一些实施例中，当UP锁存器链被禁用时，UP锁存器链保持UP温度计码，并且当DN锁存器链被禁用时，DN锁存器链保持DN温度计码。
在本发明的一些实施例中，数字化差分生成器还包括：UP码转换器，被配置为将UP温度计码转换为UP二进制码；和DN码转换器，被配置为将DN温度计码转换为DN二进制码。
在本发明的一些实施例中，响应于参考时钟信号的工作周期的结束，UP锁存器链和DN锁存器链被复位。
在本发明的一些实施例中，PLL电路还包括耦合在数字化差分生成器与DCO之间的锁存器级，其中当响应于参考时钟信号的工作周期的结束而禁用锁存器级时，控制码维持在锁存器级中。
在本发明的一些实施例中，PLL电路还包括耦合在数字化差分生成器与DCO之间的环路滤波器，其中环路滤波器包括：平滑滤波电路，被配置为使通过数字化相位差生成器生成的控制码平滑。
在本发明的一些实施例中，环路滤波器包括比例积分微分(PID)控制器。
在本发明的一些实施例中，PLL电路还包括：频率检测器，被配置为检测DCO输出信号与参考时钟信号之间的频率差，并且使DCO调节DCO输出信号，以减小DCO输出信号与参考时钟信号之间的频率差。
在本发明的一些实施例中，PLL电路还包括耦合在DCO与检测电路之间的分频器。
本发明的一些实施例提供一种方法。方法包括：检测DCO输出信号与参考时钟信号之间的相位差，并且基于检测的相位差来生成差分信号；基于差分信号来生成控制码；以及响应于控制码生成DCO输出信号，其中控制码使DCO输出信号被调节，以减小DCO输出信号与参考时钟信号之间的相位差。
在本发明的一些实施例中，由基于差分信号生成的控制码引起的延时小于参考时钟信号的工作周期。
在本发明的一些实施例中，基于差分信号生成控制码包括通过锁存器链传播差分信号的第一脉冲的起始沿，直到锁存器链响应于第一脉冲的结束沿而被禁用，并且由锁存器链引起的延时小于参考时钟信号的工作周期。
在本发明的一些实施例中，锁存器链保持温度计码，并且基于差分信号生成控制码还包括将温度计码转换为二进制码。
本发明的一些实施例提供一种电路。电路包括：检测电路，被配置为检测第一时钟信号与第二时钟信号之间的相位差，并且基于检测的相位差生成差分信号；以及数字化差分生成器，耦合至检测电路，并且被配置为基于差分信号生成控制码。
在本发明的一些实施例中，由数字化差分生成器引起的延时小于参考时钟信号的工作周期。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (19)

1.一种锁相环(PLL)电路，包括：
检测电路，被配置为检测数字化控制振荡器(DCO)输出信号与参考时钟信号之间的相位差，并且基于检测的相位差生成差分信号；
数字化差分生成器，耦合至所述检测电路，并且被配置为基于所述差分信号生成控制码；以及
数字化控制振荡器，被配置为响应于所述数字化差分生成器的控制码而生成数字化控制振荡器输出信号；
其中，所述检测电路、所述数字化差分生成器和所述数字化控制振荡器形成闭合环路并且减小所述数字化控制振荡器输出信号与所述参考时钟信号之间的相位差，
其中，所述差分信号包括信号UP和信号DN，当所述数字化控制振荡器输出信号滞后于所述参考时钟信号时，所述信号UP用于反映所述相位差，并且当所述数字化控制振荡器输出信号超前于所述参考时钟信号时，所述信号DN用于反映所述相位差，
其中，所述数字化差分生成器包括具有第一锁存器的UP锁存器链和具有第二锁存器的DN锁存器链，所述UP锁存器链传播所述信号UP的第一脉冲的起始沿直到所述UP锁存器链响应于所述第一脉冲的结束沿而被禁用，所述DN锁存器链传播所述信号DN的第二脉冲的起始沿直到所述DN锁存器链响应于所述第二脉冲的结束沿而被禁用，所述UP锁存器链的所述第一锁存器的输出和所述DN锁存器链的所述第二锁存器的输出形成所述控制码。
2.根据权利要求1所述的锁相环电路，其中，由所述数字化差分生成器引起的延时小于所述参考时钟信号的工作周期。
3.根据权利要求1所述的锁相环电路，其中，由所述UP锁存器链引起的延时小于所述参考时钟信号的工作周期，并且由所述DN锁存器链引起的延时小于所述参考时钟信号的工作周期。
4.根据权利要求1所述的锁相环电路，其中，所述数字化差分生成器还包括耦合至所述UP锁存器链的UP延迟链和耦合至所述DN锁存器链的DN延迟链。
5.根据权利要求4所述的锁相环电路，其中，所述信号UP和所述信号DN都基于置位期间的复位延迟来确定由所述UP延迟链引起的延时和由所述DN延迟链引起的延时。
6.根据权利要求1所述的锁相环电路，其中，当所述UP锁存器链被禁用时，所述UP锁存器链锁存UP温度计码，并且当所述DN锁存器链被禁用时，所述DN锁存器链锁存DN温度计码。
7.根据权利要求6所述的锁相环电路，其中，所述数字化差分生成器还包括：UP码转换器，被配置为将所述UP温度计码转换为UP二进制码；和DN码转换器，被配置为将所述DN温度计码转换为DN二进制码。
8.根据权利要求1所述的锁相环电路，其中，响应于所述参考时钟信号的工作周期的结束，所述UP锁存器链和所述DN锁存器链被复位。
9.根据权利要求1所述的锁相环电路，还包括：锁存器级，耦合在所述数字化差分生成器与所述数字化控制振荡器之间，其中，当所述锁存器级响应于所述参考时钟信号的工作周期的结束而被禁用时，所述控制码锁存在所述锁存器级中。
10.根据权利要求1所述的锁相环电路，还包括：环路滤波器，耦合在所述数字化差分生成器与所述数字化控制振荡器之间，其中，所述环路滤波器包括：平滑滤波电路，被配置为使所述数字化差分生成器生成的控制码平滑。
11.根据权利要求10所述的锁相环电路，其中，所述环路滤波器包括比例积分微分(PID)控制器。
12.根据权利要求1所述的锁相环电路，还包括：频率检测器，被配置为检测所述数字化控制振荡器输出信号与所述参考时钟信号之间的频率差，并且使所述数字化控制振荡器调节所述数字化控制振荡器输出信号，以减小所述数字化控制振荡器输出信号与所述参考时钟信号之间的频率差。
13.根据权利要求1所述的锁相环电路，还包括：分频器，耦合在所述数字化控制振荡器与所述检测电路之间。
14.一种锁相环电路的工作方法，包括：
检测数字化控制振荡器(DCO)输出信号与参考时钟信号之间的相位差，并且基于检测的相位差生成差分信号；
基于所述差分信号生成控制码；以及
响应于所述控制码生成所述数字化控制振荡器输出信号，
其中，所述控制码使所述数字化控制振荡器输出信号被调节，以减小所述数字化控制振荡器输出信号与所述参考时钟信号之间的相位差，
其中，基于所述差分信号生成所述控制码包括：通过锁存器链传播所述差分信号的第一脉冲的起始沿直到所述锁存器链响应于所述第一脉冲的结束沿而被禁用。
15.根据权利要求14所述的锁相环电路的工作方法，其中，由基于所述差分信号生成的控制码引起的延时小于所述参考时钟信号的工作周期。
16.根据权利要求14所述的锁相环电路的工作方法，其中，由所述锁存器链引起的延时小于所述参考时钟信号的工作周期。
17.根据权利要求16所述的锁相环电路的工作方法，其中，所述锁存器链锁存温度计码，并且基于所述差分信号生成所述控制码还包括将所述温度计码转换为二进制码。
18.一种锁相环电路，包括：
检测电路，被配置为检测第一时钟信号与第二时钟信号之间的相位差，并且基于检测的相位差生成差分信号；以及
数字化差分生成器，耦合至所述检测电路，并且被配置为基于所述差分信号生成控制码，
其中，所述差分信号包括信号UP和信号DN，当所述第一时钟信号滞后于所述第二时钟信号时，所述信号UP用于反映所述相位差，并且当所述第一时钟信号超前于所述第二时钟信号时，所述信号DN用于反映所述相位差，
其中，所述数字化差分生成器包括具有第一锁存器的UP锁存器链和具有第二锁存器的DN锁存器链，所述UP锁存器链传播所述信号UP的第一脉冲的起始沿直到所述UP锁存器链响应于所述第一脉冲的结束沿而被禁用，所述DN锁存器链传播所述信号DN的第二脉冲的起始沿直到所述DN锁存器链响应于所述第二脉冲的结束沿而被禁用，所述UP锁存器链的所述第一锁存器的输出和所述DN锁存器链的所述第二锁存器的输出形成所述控制码。
19.根据权利要求18所述的锁相环电路，其中，由所述数字化差分生成器引起的延时小于所述第二时钟信号的工作周期。
CN201510775895.0A 2015-04-17 2015-11-13 用于数字化相位差的电路、pll电路及用于其的方法 Active CN106059574B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/690,085 US9543970B2 (en) 2015-04-17 2015-04-17 Circuit for digitizing phase differences, PLL circuit and method for the same
US14/690,085 2015-04-17

Publications (2)

Publication Number Publication Date
CN106059574A CN106059574A (zh) 2016-10-26
CN106059574B true CN106059574B (zh) 2020-04-07

Family

ID=57129475

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510775895.0A Active CN106059574B (zh) 2015-04-17 2015-11-13 用于数字化相位差的电路、pll电路及用于其的方法

Country Status (2)

Country Link
US (1) US9543970B2 (zh)
CN (1) CN106059574B (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9762252B2 (en) * 2013-09-16 2017-09-12 Entropic Communications, Llc Digitally controlled oscillator
KR101722860B1 (ko) * 2015-12-09 2017-04-03 한양대학교 산학협력단 신호의 상승 에지와 하강 에지를 이용하여 높은 대역폭을 가지는 디지털 위상 동기 루프
US9853807B2 (en) * 2016-04-21 2017-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Automatic detection of change in PLL locking trend
CN107181488A (zh) * 2017-06-07 2017-09-19 上海乐野网络科技有限公司 一种去除时钟jitter的电路结构
KR102424352B1 (ko) * 2017-06-19 2022-07-25 삼성전자주식회사 루프 대역폭을 균일하게 유지시키기 위해 디지털 이득을 조절하는 디지털 위상 고정 루프 회로
CN109932995B (zh) * 2017-12-18 2021-06-15 鸿富锦精密电子(天津)有限公司 电子装置
KR102508309B1 (ko) * 2018-04-23 2023-03-10 에스케이하이닉스 주식회사 파이프 래치, 이를 이용하는 반도체 장치 및 반도체 시스템
JP7393079B2 (ja) * 2019-03-26 2023-12-06 ラピスセミコンダクタ株式会社 半導体装置
US11552635B2 (en) 2019-05-20 2023-01-10 Cypress Semiconductor Corporation High performance inductive sensing all digital phase locked loop
US11133807B2 (en) * 2019-06-24 2021-09-28 Texas Instruments Incorporated Phase-locked loop slip detector
TWI733415B (zh) * 2020-04-16 2021-07-11 瑞昱半導體股份有限公司 鎖相迴路裝置與時脈產生方法
WO2021213668A1 (en) 2020-04-24 2021-10-28 Telefonaktiebolaget Lm Ericsson (Publ) Time to digital converter arrangement with increased detection range
US11196435B1 (en) * 2020-09-08 2021-12-07 Apple Inc. Anti-aliasing techniques for time-to-digital converters
US11555842B2 (en) * 2020-09-11 2023-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus, system and method for phase noise measurement
US11909405B1 (en) * 2023-01-09 2024-02-20 Infineon Technologies Ag Digital coarse locking in digital phase-locked loops

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102422526A (zh) * 2009-05-07 2012-04-18 高通股份有限公司 用于压控振荡器频率调谐的重叠二段电容器组

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6590427B2 (en) * 2001-01-03 2003-07-08 Seagate Technology Llc Phase frequency detector circuit having reduced dead band
JP2002314413A (ja) * 2001-04-17 2002-10-25 Ando Electric Co Ltd 位相同期ループ回路
TW525350B (en) * 2001-12-20 2003-03-21 Realtek Semiconductor Co Ltd Hybrid phase locked loop
US7349514B2 (en) * 2003-04-01 2008-03-25 Seiko Epson Corporation Frequency/phase locked loop clock synthesizer using an all digital frequency detector and an analog phase detector
US7403073B2 (en) * 2005-09-30 2008-07-22 International Business Machines Corporation Phase locked loop and method for adjusting the frequency and phase in the phase locked loop

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102422526A (zh) * 2009-05-07 2012-04-18 高通股份有限公司 用于压控振荡器频率调谐的重叠二段电容器组

Also Published As

Publication number Publication date
CN106059574A (zh) 2016-10-26
US20160308541A1 (en) 2016-10-20
US9543970B2 (en) 2017-01-10

Similar Documents

Publication Publication Date Title
CN106059574B (zh) 用于数字化相位差的电路、pll电路及用于其的方法
US9337852B2 (en) Removing deterministic phase errors from fractional-N PLLs
JP5564550B2 (ja) Ｐｌｌ回路
JP5673808B2 (ja) クロック生成回路
JP5590867B2 (ja) タイム／デジタルコンバーター及びデジタル位相ロックループ
KR101632657B1 (ko) 타임투디지털 컨버터 및 디지털 위상 고정 루프
US8797203B2 (en) Low-power high-resolution time-to-digital converter
US8081013B1 (en) Digital phase and frequency detector
US10454483B2 (en) Open loop oscillator time-to-digital conversion
US20070075759A1 (en) Method and apparatus for delay line control using receive data
JP2010193493A (ja) 遅延ロックループのための初期化回路
US10505554B2 (en) Digital phase-locked loop
TWI521884B (zh) 數位鎖相迴路裝置及其方法
TWI638526B (zh) 頻率合成裝置及其方法
US20190339650A1 (en) Time-to-digital converter circuit
JP2018518068A (ja) 時間デジタル変換器およびデジタル位相同期ループ
JP2012049660A (ja) 位相同期ループ回路
WO2021036775A1 (zh) 信号生成电路及其方法、数字时间转换电路及其方法
US7519087B2 (en) Frequency multiply circuit using SMD, with arbitrary multiplication factor
CN106301354B (zh) 一种占空比校正装置及方法
JP2013077869A (ja) 時間−デジタル変換器及びｐｌｌ回路
WO2017195615A1 (ja) 検出装置および検出方法
JP2018074312A (ja) 周波数検出器及びクロックデータリカバリ装置
JP2005049233A (ja) ジッタ測定方法、ジッタ測定回路及びこれを備えた発振回路
KR101609125B1 (ko) 지연 고정 루프 회로와 이를 이용한 디지털 펄스 폭 변조 회로

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant