CN108123714B - 混合时钟数据恢复电路和接收器 - Google Patents

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Abstract

提供一种混合时钟数据恢复电路和接收器。一种混合时钟数据恢复电路包括：线性相位检测器，被配置为：通过响应于时钟信号对输入数据信号进行采样来产生恢复数据信号，并产生具有与输入数据信号和时钟信号之间的相位差成线性比例的脉冲宽度差的上升信号和下降信号；仲裁器被配置为基于上升信号和下降信号来产生表示输入数据信号的相位超前时钟信号的相位的bang‑bang上升信号和表示时钟信号的相位超前输入数据信号的相位的bang‑bang下降信号；数字环路滤波器被配置为基于bang‑bang上升信号和bang‑bang下降信号来产生数字控制码；数字控制振荡器被配置为：响应于数字控制码来产生时钟信号的振荡频率，并响应于上升信号和下降信号来调节时钟信号的振荡频率。

Description

混合时钟数据恢复电路和接收器
本申请要求于2016年11月28日提交到韩国知识产权局(KIPO)的第10-2016-0159203号韩国专利申请的优先权的权益，该韩国专利申请的全部内容通过引用包含于此。
技术领域
本发明构思的示例实施例涉及半导体装置，更具体地说，涉及混合时钟数据恢复电路和包括混合时钟数据恢复电路的接收器。
背景技术
在传统的接收器中，可高速地接收输入数据信号。包括bang-bang相位检测器的bang-bang型模拟时钟数据恢复(CDR)装置已用于高速数据处理。然而，由于模拟CDR具有包括大尺寸电容器的模拟环路滤波器，所以模拟CDR具有大的电路尺寸。在使用上，已经看到包括数字环路滤波器的数字CDR超过模拟CDR。数字CDR与模拟CDR相比具有更低的电路复杂性和更小的电路尺寸。然而，数字CDR不具有线性操作。因此，数字CDR的非线性可不利地影响混合时钟数据恢复电路的抖动性能或抖动耐受性。
发明内容
本发明构思的一些示例实施例提供一种混合时钟数据恢复电路，该混合时钟数据恢复电路通过具有基本上线性的操作以及相对低的电路复杂性和相对小的电路尺寸而具有增强的抖动性能或抖动耐受性。
本发明构思的一些示例实施例提供一种包括通过具有基本线性的操作以及相对低的电路复杂性和相对小的电路尺寸而具有增强的抖动性能或抖动耐受性的混合时钟数据恢复电路的接收器。
根据本发明构思的示例实施例，一种混合时钟数据恢复电路包括：线性相位检测器，被配置为：通过响应于时钟信号对输入数据信号进行采样来产生恢复数据信号，并产生具有与输入数据信号和时钟信号之间的相位差成线性比例的脉冲宽度差的上升信号和下降信号；仲裁器，接收由线性相位检测器产生的上升信号和下降信号，并且作为响应仲裁器被配置为基于上升信号和下降信号来产生bang-bang上升信号和bang-bang下降信号，其中，bang-bang上升信号表示输入数据信号的相位超前时钟信号的相位，bang-bang下降信号表示时钟信号的相位超前输入数据信号的相位；数字环路滤波器被配置为基于bang-bang上升信号和bang-bang下降信号来产生数字控制码；以及数字控制振荡器，被配置为：响应于数字控制码来确定时钟信号的频率(即，设置振荡频率)，并响应于上升信号和下降信号来调节时钟信号的确定的频率。
根据本发明构思的示例实施例，一种接收器包括：混合时钟数据恢复电路，被配置为基于通过通信通道接收的输入数据信号来产生时钟信号和恢复数据信号。混合时钟数据恢复电路包括：线性相位检测器，被配置为：通过响应于时钟信号对输入数据信号进行采样来产生恢复数据信号，产生具有与输入数据信号和时钟信号之间的相位差成线性比例的脉冲宽度差的上升信号和下降信号；仲裁器，被配置为基于上升信号和下降信号来产生bang-bang上升信号和bang-bang下降信号，其中，bang-bang上升信号表示输入数据信号的相位超前时钟信号的相位，bang-bang下降信号表示时钟信号的相位超前输入数据信号的相位；数字环路滤波器，被配置为基于从仲裁器接收的bang-bang上升信号和bang-bang下降信号来产生数字控制码；以及数字控制振荡器，被配置为：响应于数字控制码来设置时钟信号的频率，响应于上升信号和下降信号来调节时钟信号的频率。
在本发明构思的实施例中，一种混合时钟数据恢复电路可包括：线性相位检测器，被配置为：通过响应于时钟信号对输入数据信号进行采样来产生恢复数据信号，并产生具有与输入数据信号和时钟信号之间的相位差成线性比例的脉冲宽度差的上升信号和下降信号；仲裁器，沿所述混合时钟数据恢复电路的积分路径接收上升信号和下降信号，并仲裁器被配置为产生bang-bang上升信号和bang-bang下降信号；数字环路滤波器，沿积分路径从仲裁器接收bang-bang上升信号和bang-bang下降信号并产生数字控制码；数字控制振荡器，沿积分路径从数字环路滤波器接收数字控制码，沿比例路径从线性相位检测器接收上升信号和下降信号，数字控制振荡器响应于从线性相位检测器接收的上升信号和下降信号来调节时钟信号的频率。
在本发明构思的实施例中，数字控制振荡器在数字控制码的值增加时产生具有增加的频率的调节后的时钟信号，并且数字控制振荡器在数字控制码的值减小时产生具有减小的频率的调节后的时钟信号。
在本发明构思的实施例中，数字控制振荡器响应于数字控制码增加单位量，将时钟信号的频率从默认频率f0增加积分路径频率单位改变量α。
在本发明构思的实施例中，数字控制振荡器响应于具有逻辑高电平的上升信号和具有逻辑低电平的下降信号，将时钟信号的频率增加比例路径频率改变量fBB。
根据本发明构思的混合时钟数据恢复电路和接收器可通过采用数字bang-bang类型积分路径而具有相对低的电路复杂性和相对小的电路尺寸，并可通过采用可增强抖动性能或抖动耐受性的模拟线性类型比例路径而具有线性的操作。
附图说明
通过以下结合附图进行的详细描述，本领域普通技术人员将更好地理解本发明构思的说明性的、非限制性的示例实施例，其中：
图1是示出根据本发明构思的示例实施例的混合时钟数据恢复电路的框图；
图2是示出根据本发明构思的示例实施例的包括在混合时钟数据恢复电路中的线性相位检测器的框图；
图3是示出根据本发明构思的示例实施例的包括在混合时钟数据恢复电路中的仲裁器(arbiter)的框图；
图4是描述根据本发明构思的示例实施例的混合时钟数据恢复电路的操作的时序图；
图5是示出根据本发明构思的示例实施例的包括在混合时钟数据恢复电路中的线性相位检测器的框图；
图6是描述根据本发明构思的示例实施例的混合时钟数据恢复电路的操作的时序图；
图7是示出根据本发明构思的示例实施例的包括在混合时钟数据恢复电路中的数字环路滤波器的框图；
图8是示出根据本发明构思的示例实施例的包括在混合时钟数据恢复电路中的数字控制振荡器的框图；
图9是示出根据本发明构思的示例实施例的包括在混合时钟数据恢复电路中的数字控制振荡器的框图；
图10是示出根据本发明构思的示例实施例的包括在混合时钟数据恢复电路中的数字控制振荡器的框图；
图11是示出根据本发明构思的示例实施例的包括在混合时钟数据恢复电路中的数字控制振荡器的框图；
图12用曲线图示出通过传统的数字时钟数据恢复电路恢复的时钟信号和通过根据本发明构思的示例实施例的混合时钟数据恢复电路恢复的时钟信号；
图13用曲线图示出传统的数字时钟数据恢复电路恢复的抖动传递函数和根据本发明构思的示例实施例的混合时钟数据恢复电路恢复的抖动传递函数；
图14用曲线图示出传统的数字时钟数据恢复电路和根据本发明构思的示例实施例的混合时钟数据恢复电路的关于输入抖动频率的输入抖动耐受性；
图15是示出根据本发明构思的示例实施例的发送器和包括混合时钟数据恢复电路的接收器的框图；
图16A和图16B是示出本发明构思的实施例的操作的流程图。
具体实施方式
图1是示出根据本发明构思的示例实施例的混合时钟数据恢复电路的框图。
参照图1，混合时钟数据恢复电路100可包括：线性相位检测器110、仲裁器120、数字环路滤波器130和数字控制振荡器140。图1还示出了比例路径(proportional path)150和积分路径(integral path)160。
线性相位检测器110可通过通信通道从外部发送器接收输入数据信号IDAT，并可接收在混合时钟数据恢复电路100中产生的时钟信号CLK。线性相位检测器110可通过响应于时钟信号CLK对输入数据信号IDAT进行采样来产生恢复数据信号RDAT。例如，在本发明构思的一些示例实施例中，线性相位检测器110可通过对与时钟信号CLK的上升沿一致的(即，在时钟信号CLK的上升沿出现的)输入数据信号IDAT进行采样来产生恢复数据信号RDAT。例如，在其他示例实施例中，线性相位检测器110可通过对与时钟信号CLK的下降沿一致的输入数据信号IDAT进行采样来产生恢复数据信号RDAT。
线性相位检测器110可基于输入数据信号IDAT和时钟信号CLK产生上升信号UP和下降信号DOWN。通过线性相位检测器110产生的上升信号UP和下降信号DOWN可具有与输入数据信号IDAT和时钟信号CLK之间的相位差成线性比例的脉冲宽度差。
因此，随着输入数据信号IDAT与时钟信号CLK之间的相位差增加，通过线性相位检测器110产生的上升信号UP与下降信号DOWN之间的脉冲宽度差可连续增加。在本发明构思的一些示例实施例中，通过线性相位检测器110产生的上升信号UP和下降信号DOWN可被对齐，使得上升信号UP和下降信号DOWN具有与时钟信号CLK的下降沿对齐的下降沿，因此上升信号UP和下降信号DOWN的上升沿可具有与输入数据信号IDAT和时钟信号CLK之间的相位差相应的相位差。
在发明构思的其他示例实施例中，通过线性相位检测器110产生的上升信号UP和下降信号DOWN可被对齐，使得上升信号UP和下降信号DOWN具有与时钟信号CLK的上升沿对齐的上升沿，因此上升信号UP和下降信号DOWN的下降沿可具有与输入数据信号IDAT和时钟信号CLK之间的相位差相应的相位差。
除了关于上升信号UP和下降信号DOWN与时钟信号CLK在上升沿或下降沿对齐的上述讨论之外，上升信号UP和下降信号DOWN的脉冲还可中心对齐(center-aligned)。本领域技术人员应明白和理解，本发明构思不限于以上示例，在本发明构思的范围内，上升信号UP和下降信号DOWN可以以各种方式被对齐。
仲裁器120可基于从线性相位检测器110接收的上升信号UP和下降信号DOWN，产生bang-bang上升信号(！！UP)和bang-bang下降信号(！！DOWN)。具有逻辑高电平的bang-bang上升信号！！UP可表示输入数据信号IDAT的相位超前时钟信号CLK的相位，具有逻辑高电平的bang-bang下降信号！！DOWN可表示时钟信号CLK的相位超前输入数据信号IDAT的相位。在一些示例实施例中，可在时钟信号CLK的上升沿与输入数据信号IDAT的任意转变(例如，上升沿或下降沿中的任一个)之间执行输入数据信号IDAT与时钟信号CLK之间的相位比较。在其他示例实施例中，可在时钟信号CLK的下降沿与输入数据信号IDAT的任意转变之间执行输入数据信号IDAT与时钟信号CLK之间的相位比较。线性相位检测器110和仲裁器120可作为bang-bang相位检测器，并可具有与bang-bang相位检测器的电路尺寸相似的电路尺寸。
数字环路滤波器130可通过对bang-bang上升信号！！UP和bang-bang下降信号！！DOWN进行数字滤波来产生数字控制码DCC。在一些示例实施例中，数字环路滤波器130可通过将bang-bang上升信号！！UP和bang-bang下降信号！！DOWN所指示的值进行累积或基于bang-bang上升信号！！UP和bang-bang下降信号！！DOWN所指示的值与增益相乘的值，来产生数字控制码DCC。
数字控制振荡器140可产生具有与数字控制码DCC相应的频率的时钟信号CLK。例如，数字控制振荡器140可在数字控制码DCC具有相对高的值时产生具有相对高的频率的时钟信号CLK，并可在数字控制码DCC具有相对低的值时产生具有相对低的频率的时钟信号CLK。
此外，数字控制振荡器140可响应于从线性相位检测器110接收的上升信号UP和下降信号DOWN来调节时钟信号CLK的频率。上升信号和下降信号可经由比例路径150接收，而数字控制码DCC经由积分路径160接收。参照图1，积分路径160可包括仲裁器、数字环路滤波器和数字控制振荡器。在图1中所示的比例路径150可包括从线性相位检测器110到数字控制振荡器140的除了仲裁器和数字环路滤波器之外的路径。
积分路径160可如之前讨论的对来自bang-bang相位检测器的输出信号进行累积，并可通过线性相位检测器110和仲裁器120被服务。在本发明构思的一些示例实施例中，数字控制振荡器140可在上升信号UP具有比下降信号DOWN的脉冲宽度更宽的脉冲宽度时增加时钟信号CLK的频率，并可在下降信号DOWN具有比上升信号UP的脉冲宽度更宽的脉冲宽度时降低时钟信号CLK的频率。数字控制振荡器140可通过响应于上升信号UP和下降信号DOWN调节时钟信号CLK的频率，以与输入数据信号IDAT和时钟信号CLK之间的相位差成线性比例地调节时钟信号CLK的相位。例如，为了与输入数据信号IDAT和时钟信号CLK之间的相位差成线性比例地调节时钟信号CLK的相位，数字控制振荡器140可在对应于上升信号和下降信号之间的脉冲宽度差的时间段，改变时钟信号CLK的频率，其中，上升信号和下降信号之间的脉冲宽度差与输入数据信号IDAT与时钟信号CLK之间的相位差成线性比例。
如上所述，根据本发明构思的示例实施例的混合时钟数据恢复电路100可具有数字bang-bang类型的积分路径160并且还具有模拟线性类型的比例路径150，其中，数字bang-bang类型的积分路径160使用数字环路滤波器130和用于产生bang-bang上升信号！！UP和bang-bang下降信号！！DOWN的仲裁器120，模拟线性类型的比例路径150使用产生具有与输入数据信号IDAT与时钟信号CLK之间的相位差成线性比例的脉冲宽度差的上升信号UP和下降信号DOWN的线性相位检测器110。因此，根据示例实施例的混合时钟数据恢复电路100可不仅具有与传统的bang-bang类型数字时钟数据恢复电路相同的低电路复杂性和小的电路尺寸，而且具有针对比例路径150的线性，从而增强了混合时钟数据恢复电路100的抖动性能或抖动耐受性。
在传统的bang-bang类型数字时钟数据恢复电路中，为了具有更稳定的环路并且提供对包括在输入数据信号中的抖动的更强的耐受性，可存在通过bang-bang上升信号和bang-bang下降信号立即改变的时钟信号的频率的量的增加，或者通过比例路径的时钟信号的频率改变的量的增加。然而，在传统的bang-bang类型数字时钟数据恢复电路中，如果通过比例路径的时钟信号的频率的量的改变增加，则时钟信号的频率波动也增加，这导致确定性抖动(deterministic jitter)的发生。因此，数字时钟数据恢复电路的抖动耐受性(或者，具体地说，高频抖动耐受性)会劣化。
因此，为了在与传统的数字时钟数据恢复电路相关联的操作中具有线性，可考虑采用线性相位检测器和模数转换器代替bang-bang相位检测器的技术，或者采用多个bang-bang相位检测器的技术等。这些技术可由于模数转换器或额外数量的bang-bang相位检测器的添加，而限制操作速度和分辨率，可具有高的电路复杂性，并可增加电路尺寸和功耗。
然而，根据本发明构思的示例实施例的混合时钟数据恢复电路100可使用线性相位检测器110以模拟线性的方式(即，如在模拟装置中一样)经由比例路径150对时钟信号CLK执行频率控制，这可产生针对比例路径150的基本线性的操作。因此，可增强混合时钟数据恢复电路100的抖动性能或抖动耐受性。
图2是示出根据本发明构思的示例实施例的包括在混合时钟数据恢复电路中的线性相位检测器的示例的框图。
例如，参照图2，线性相位检测器110a可包括：第一触发器111a、延迟器112a、第二触发器113a、第三触发器114a、第一异或(XOR)门115a和第二XOR门116a。
更具体地说，关于线性相位检测器110a，第一触发器111a可包括接收输入数据信号IDAT的输入端子D以及连接到第三触发器114a的输入端子D和第二XOR门116a的第一输入端子的输出端子Q。第一触发器111a可在时钟信号CLK的下降沿对输入数据信号IDAT进行采样，并输出采样后的输入数据信号。线性相位检测器110a可将第一触发器111a的输出信号输出为恢复数据信号RDAT。延迟器112a可包括接收输入数据信号IDAT的输入端子以及连接到第二触发器113a的输入端子D和第一XOR门115a的第一输入端子的输出端子。延迟器112a可将提供给第二触发器113a和第一XOR门115a的输入数据信号IDAT进行延迟。在一些示例实施例中，延迟器112a可将输入数据信号IDAT延迟从大约0.5单位间隔(UI)到大约1.5UI的范围。这里，UI可对应于具有默认频率的时钟信号CLK的一个时钟周期。
第二触发器113a可包括连接到延迟器112a的输出端子的输入端子D和连接到第一XOR门115a的第二输入端子的输出端子Q。此外，第二触发器113a可在时钟信号CLK的上升沿对延迟器112a的输出信号进行采样并输出采样后的延迟器112a的输出信号。第三触发器114a可包括连接到第一触发器111a的输出端子Q的输入端子D和连接到第二XOR门116a的第二输入端子的输出端子Q。第三触发器114a可在时钟信号CLK的上升沿对第一触发器111a的输出信号进行采样，并将采样后的第一触发器111a的输出信号输出到第二XOR门116a。
继续参照图2，第一XOR门115a可包括连接到延迟器112a的第一输入端子、连接到第二触发器113a的输出端子Q的第二输入端子和输出上升信号UP的输出端子。第一XOR门115a可通过对延迟器112a的输出信号和第二触发器113a的输出信号执行XOR运算，来产生上升信号UP。例如，第二XOR门116a可包括连接到第一触发器111a的输出端子Q的第一输入端子、连接到第三触发器114a的输出端子Q的第二输入端子和输出下降信号DOWN的输出端子。第二XOR门116a可通过对第一触发器111a的输出信号和第三触发器114a的输出信号执行XOR运算，来产生下降信号DOWN。
图2的线性相位检测器110a可通过在时钟信号CLK的下降沿对输入数据信号IDAT进行采样来产生恢复数据信号RDAT。此外，图2的线性相位检测器110a可产生上升信号UP和下降信号DOWN，使得上升信号UP和下降信号DOWN具有与时钟信号CLK的下降沿一致的下降沿，并且上升信号UP和下降信号DOWN的上升沿具有对应于输入数据信号IDAT与时钟信号CLK之间的相位差的相位差。
图3是示出根据本发明构思的示例实施例的包括在混合时钟数据恢复电路中的仲裁器的示例的框图。
参照图3，仲裁器120可包括第一与非(NAND)门122、第二NAND门124、第三NAND门126和第四NAND门128。
第一NAND门122可包括接收上升信号UP的第一输入端子、连接到第二NAND门124的输出端子的第二输入端子和连接到第三NAND门126的第一输入端子的输出端子。第一NAND门122可对上升信号UP和第二NAND门124的输出信号执行NAND运算。第二NAND门124可包括接收下降信号DOWN的第一输入端子、连接到第一NAND门122的输出端子的第二输入端子和连接到第四NAND门128的第一输入端子的输出端子。第二NAND门124可对下降信号DOWN和第一NAND门122的输出信号执行NAND运算。
第三NAND门126可包括连接到第一NAND门122的输出端子的第一输入端子、连接到第四NAND门128的输出端子的第二输入端子和输出bang-bang上升信号！！UP的输出端子。第三NAND门126可通过对第一NAND门122的输出信号和第四NAND门128的输出信号执行NAND运算，来产生bang-bang上升信号！！UP。第四NAND门128可包括连接到第二NAND门124的输出端子的第一输入端子、连接到第三NAND门126的输出端子的第二输入端子和输出bang-bang下降信号！！DOWN的输出端子。第四NAND门128可通过对第二NAND门124的输出信号和第三NAND门126的输出信号执行NAND运算，来产生bang-bang下降信号！！DOWN。
图3的仲裁器120可在上升信号UP具有比下降信号DOWN的脉冲宽度更宽的脉冲宽度时，产生具有逻辑高电平的bang-bang上升信号！！UP和具有逻辑低电平的bang-bang下降信号！！DOWN。因此，仲裁器120可在输入数据信号的相位超前时钟信号的相位时，产生具有逻辑高电平的bang-bang上升信号！！UP和具有逻辑低电平的bang-bang下降信号！！DOWN。此外，图3的仲裁器120可在下降信号DOWN具有比上升信号UP的脉冲宽度更宽的脉冲宽度时，产生具有逻辑低电平的bang-bang上升信号！！UP和具有逻辑高电平的bang-bang下降信号！！DOWN。因此，仲裁器120可在时钟信号的相位超前输入数据信号的相位时，产生具有逻辑低电平的bang-bang上升信号！！UP和具有逻辑高电平的bang-bang下降信号！！DOWN。
在本发明构思的一些示例实施例中，在上升信号UP和下降信号DOWN对齐使得上升信号UP和下降信号DOWN具有在时钟信号的下降沿出现的(即，与时钟信号的下降沿一致的)下降沿的情况下，仲裁器120可检测上升信号UP和下降信号DOWN的上升沿中的哪一个上升沿超前另一个上升沿，可在上升信号UP的上升沿超前下降信号DOWN的上升沿时产生具有逻辑高电平的bang-bang上升信号！！UP，并可在下降信号DOWN的上升沿超前上升信号UP的上升沿时产生具有逻辑高电平的bang-bang下降信号！！DOWN。
尽管图3示出包括两个锁存器或四个NAND门122、124、126和128的仲裁器120的示例，但是根据本发明构思的示例实施例的仲裁器120不限于图3中所示的示例，并可具有各种配置。例如，可使用四个NOR门来实现仲裁器120。
图4是用于描述根据本发明构思的示例实施例的混合时钟数据恢复电路的操作的时序图。
参照图1至图4，在第一时间点T1(图4)，当输入数据信号IDAT在时钟信号CLK的上升沿出现之前转变(从低到高)时，线性相位检测器110和线性相位检测器110a可产生具有上升沿的上升信号UP。仲裁器120可响应于具有上升沿的上升信号UP和具有逻辑低电平的下降信号DOWN，产生具有上升沿的bang-bang上升信号！！UP和具有逻辑低电平的bang-bang下降信号！！DOWN。数字环路滤波器130可响应于具有逻辑高电平的bang-bang上升信号！！UP，将数字控制码DCC增加一个单位量(例如，1)，数字控制振荡器140可响应于增加了单位量的数字控制码DCC，将时钟信号CLK的频率CLK_FREQ从默认频率f0增加积分路径频率单位改变量α。此外，数字控制振荡器140还可响应于具有逻辑高电平的上升信号UP和具有逻辑低电平的下降信号DOWN，将时钟信号CLK的频率CLK_FREQ增加比例路径频率改变量fBB。积分路径频率单位改变量α和比例路径频率改变量fBB可根据本发明构思的示例实施例针对应用被适当地设置或预先确定。
在第二时间点T2，当时钟信号CLK具有上升沿时，线性相位检测器110和线性相位检测器110a可产生具有上升沿的下降信号DOWN。响应于具有逻辑高电平的上升信号UP和具有逻辑高电平的下降信号DOWN，数字控制振荡器140可去除时钟信号CLK的频率CLK_FREQ的增量(对应于比例路径频率改变量fBB)，或者可将时钟信号CLK的频率CLK_FREQ降低比例路径频率改变量fBB。例如，在上升信号UP具有比下降信号DOWN的脉冲宽度更宽的脉冲宽度(T1和T2)的情况下，数字控制振荡器140可在与上升信号UP和下降信号DOWN之间的脉冲宽度差对应的时间段(从T1到T2)，将时钟信号CLK的频率CLK_FREQ增加比例路径频率改变量fBB。
继续参照图4，在时钟信号CLK的下降沿，线性相位检测器110和线性相位检测器110a可通过对输入数据信号IDAT进行采样来产生恢复数据信号RDAT。此外，在时钟信号CLK的下降沿，线性相位检测器110和线性相位检测器110a可产生具有下降沿的上升信号UP和具有下降沿的下降信号DOWN。
在第三时间点T3，当输入数据信号IDAT转变时，线性相位检测器110和线性相位检测器110a可产生具有上升沿的上升信号UP。仲裁器120可在输入数据信号IDAT的相位超前时钟信号CLK的相位时，或者在上升信号UP具有比下降信号DOWN的脉冲宽度更宽的脉冲宽度时，产生具有逻辑高电平的bang-bang上升信号！！UP和具有逻辑低电平的bang-bang下降信号！！DOWN。数字环路滤波器130还可响应于具有逻辑高电平的bang-bang上升信号！！UP将数字控制码DCC增加单位量，数字控制振荡器140还可将时钟信号CLK的频率CLK_FREQ增加积分路径单位改变量α。此外，数字控制振荡器140可响应于具有逻辑高电平的上升信号UP和具有逻辑低电平的下降信号DOWN，将时钟信号CLK的频率CLK_FREQ增加比例路径频率改变量fBB。
继续参照图4，在第四时间点T4，当时钟信号CLK具有上升沿时，线性相位检测器110和线性相位检测器110a可产生具有上升沿的下降信号DOWN，数字控制振荡器140可去除时钟信号CLK的频率CLK_FREQ的增量(对应于比例路径频率改变量fBB)。
在第五时间点T5，当时钟信号CLK在输入数据信号IDAT转变之前具有上升沿(时钟信号CLK的相位超前IDAT的相位)时，线性相位检测器110和线性相位检测器110a可产生具有上升沿的下降信号DOWN。仲裁器120可响应于具有逻辑低电平的上升信号UP和具有上升沿的下降信号DOWN，产生具有逻辑低电平的bang-bang上升信号！！UP和具有上升沿的bang-bang下降信号！！DOWN。数字环路滤波器130可响应于具有逻辑高电平的bang-bang下降信号！！DOWN，将数字控制码DCC降低单位量，数字控制振荡器140可响应于降低了单位量的数字控制码DCC，将时钟信号CLK的频率CLK_FREQ降低积分路径单位改变量α。数字控制振荡器140还可响应于具有逻辑低电平的上升信号UP和具有逻辑高电平的下降信号DOWN，将时钟信号CLK的频率CLK_FREQ降低比例路径频率改变量fBB。
在第六时间点T6，当输入数据信号IDAT转变时，线性相位检测器110和线性相位检测器110a可产生具有上升沿的上升信号UP。数字控制振荡器140可响应于具有逻辑高电平的上升信号UP和具有逻辑高电平的下降信号DOWN，去除时钟信号CLK的频率CLK_FREQ的减量(对应于比例路径频率改变量fBB)，或者将时钟信号CLK的频率CLK_FREQ增加比例路径频率改变量fBB。例如，在下降信号DOWN具有比上升信号UP的脉冲宽度更宽的脉冲宽度(如在T6所示，比较上升信号UP和下降信号DOWN)的情况下，数字控制振荡器140可在与上升信号UP和下降信号DOWN之间的脉冲宽度差对应的时间段(从T5到T6)，将时钟信号CLK的频率CLK_FREQ降低比例路径频率改变量fBB。
在第七时间点T7，当时钟信号CLK具有上升沿时，线性相位检测器110和线性相位检测器110a可产生具有上升沿的下降信号DOWN。仲裁器120可在时钟信号CLK的相位超前输入数据信号IDAT的相位时，或者在下降信号DOWN具有比上升信号UP的脉冲宽度更宽的脉冲宽度时，产生具有逻辑低电平的bang-bang上升信号！！UP和具有逻辑高电平的bang-bang下降信号！！DOWN。数字环路滤波器130还可响应于具有逻辑高电平的bang-bang下降信号！！DOWN，将数字控制码DCC降低单位量，数字控制振荡器140还可将时钟信号CLK的频率CLK_FREQ降低积分路径单位改变量α。此外，数字控制振荡器140可响应于具有逻辑低电平的上升信号UP和具有逻辑高电平的下降信号DOWN，将时钟信号CLK的频率CLK_FREQ降低例路径频率改变量fBB。
在第八时间点T8，当输入数据信号IDAT转变时，线性相位检测器110和线性相位检测器110a可产生具有上升沿的上升信号UP，数字控制振荡器140可去除时钟信号CLK的频率CLK_FREQ的减量(对应于比例路径频率改变量fBB)。
如上所述，根据本发明构思的示例实施例的混合时钟数据恢复电路100可以以数字bang-bang方式经由积分路径控制时钟信号CLK的频率CLK_FREQ。此外，根据示例实施例的混合时钟数据恢复电路100可通过在与输入数据信号IDAT和时钟信号CLK之间的相位差对应的时间段(从T1到T2、从T3到T4、从T5到T6或者从T7到T8)将时钟信号CLK的频率CLK_FREQ改变比例路径频率改变量fBB，来与输入数据信号IDAT和时钟信号CLK之间的相位差成线性比例地调节时钟信号CLK的相位。因此，根据本发明构思的示例实施例的混合时钟数据恢复电路100还可使用线性相位检测器110和线性相位检测器110a以模拟线性方式经由比例路径150执行时钟信号CLK的频率控制，因此可具有关于比例路径150的线性，从而增强抖动性能或抖动耐受性。
图5是示出根据本发明构思的示例实施例的包括在混合时钟数据恢复电路中的线性相位检测器的框图。
参照图5，线性相位检测器110b可包括：第一触发器111b、延迟器112b、第二触发器113b、第三触发器114b、第一XOR门115b和第二XOR门116b。
第一触发器111b可在时钟信号CLK的上升沿对输入数据信号IDAT进行采样，并输出采样后的输入数据信号。例如，延迟器112b可将输入数据信号IDAT延迟从大约0.5UI到大约1.5UI的范围。第二触发器113b可在时钟信号CLK的上升沿对输入数据信号IDAT进行采样，并输出采样后的输入数据信号。第三触发器114b可在时钟信号CLK的下降沿对第一触发器111b的输出信号进行采样，并输出采样后的第一触发器111b的输出信号。第一XOR门115b可通过对来自延迟器112b的输出信号和来自第二触发器113b的输出信号执行XOR运算，来产生下降信号DOWN。第二XOR门116b可通过对第一触发器111b的输出信号和第三触发器114b的输出信号执行XOR运算，来产生上升信号UP。
图5的线性相位检测器110b可通过在时钟信号CLK的上升沿对输入数据信号IDAT进行采样，来产生恢复数据信号RDAT。此外，图5的线性相位检测器110b可产生上升信号UP和下降信号DOWN，使得上升信号UP和下降信号DOWN在时钟信号CLK的上升沿具有上升沿，并且上升信号UP和下降信号DOWN的下降沿具有对应于输入数据信号IDAT与时钟信号CLK之间的相位差的相位差。
尽管图2和图5示出线性相位检测器110a和线性相位检测器110b的配置，但根据本发明构思的线性相位检测器110不限于在此示出和描述的示例，而是可使用各种配置来实现。
图6是描述根据本发明构思的示例实施例的混合时钟数据恢复电路的操作的时序图。
参照图1、图3、图5和图6，本领域普通技术人员应明白和理解，与图4中所示的在时钟信号CLK的下降沿具有下降沿的上升信号UP和下降信号DOWN不同，通过图5的线性相位检测器110b产生的上升信号UP和下降信号DOWN可如图6中所示在时钟信号CLK的上升沿具有上升沿。
例如，线性相位检测器110和线性相位检测器110b可产生具有与时钟信号CLK的上升沿一致的上升沿和与输入数据信号IDAT转变一致的下降沿的下降信号DOWN，并且可产生具有与时钟信号CLK的上升沿一致的上升沿和与时钟信号CLK的下降沿一致的下降沿的上升信号UP。
仲裁器120可在输入数据信号IDAT的相位超前时钟信号CLK的相位时，或者在上升信号UP具有比下降信号DOWN的脉冲宽度更宽的脉冲宽度时，产生具有逻辑高电平的bang-bang上升信号！！UP和具有逻辑低电平的bang-bang下降信号！！DOWN。此外，仲裁器120可在时钟信号CLK的相位超前输入数据信号IDAT的相位时，或者在下降信号DOWN具有比上升信号UP的脉冲宽度更宽的脉冲宽度时，产生具有逻辑低电平的bang-bang上升信号！！UP和具有逻辑高电平的bang-bang下降信号！！DOWN。
数字环路滤波器130可响应于具有逻辑高电平的bang-bang上升信号！！UP，将数字控制码DCC增加单位量，数字控制振荡器140可将时钟信号CLK的频率CLK_FREQ增加积分路径频率单位改变量α。此外，数字环路滤波器130可响应于具有逻辑高电平的bang-bang下降信号！！DOWN将数字控制码DCC降低单位量，数字控制振荡器140可将时钟信号CLK的频率CLK_FREQ降低积分路径频率单位改变量α。
此外，在上升信号UP具有比下降信号DOWN的脉冲宽度更宽的脉冲宽度的情况下，数字控制振荡器140可在与上升信号UP和下降信号DOWN之间的脉冲宽度差对应的时间段(从T1’到T2’或从T3’到T4’)将时钟信号CLK的频率CLK_FREQ增加比例路径频率改变量fBB。在另一方面，在下降信号DOWN具有比上升信号UP的脉冲宽度更宽的脉冲宽度的情况下，数字控制振荡器140可在与上升信号UP和下降信号DOWN之间的脉冲宽度差对应的时间段(从T5’到T6’或从T7’到T8’)将时钟信号CLK的频率CLK_FREQ降低比例路径频率改变量fBB。
图7是示出根据本发明构思的示例实施例的包括在混合时钟数据恢复电路中的数字环路滤波器的框图。
数字环路滤波器130可通过对bang-bang上升信号！！UP和bang-bang下降信号！！DOWN进行数字滤波，来产生数字控制码DCC。参照图7，数字环路滤波器130可包括：数字乘法器132、数字加法器134和数字延迟块136。数字乘法器132可将bang-bang上升信号！！UP和bang-bang下降信号！！DOWN所指示的值乘以增益G，并可输出与增益G相乘的值。在图7中示出的示例中，具有逻辑高电平的bang-bang上升信号！！UP可表示‘+1’，具有逻辑高电平的bang-bang下降信号！！DOWN可表示‘-1’，增益G可以是任何值。在这种情况下，数字乘法器132可在施加具有逻辑高电平的bang-bang上升信号！！UP时输出‘+G’，并可在施加具有逻辑高电平的bang-bang下降信号！！DOWN时输出‘-G’。数字延迟模块136可延迟数字控制码DCC的输出，并可输出延迟后的数字控制码DCC作为之前的数字控制码PDCC。数字加法器134可将数字乘法器132的输出与之前的数字控制码PDCC相加，并可将相加后的结果输出为数字控制码DCC。
尽管图7示出数字环路滤波器130的配置的示例，但是本领域普通技术人员应该明白和理解，根据本发明构思的示例实施例的数字环路滤波器130不限于示出和描述的示例，而是可使用各种配置来实现。
图8至图11是示出根据本发明构思的示例实施例的包括在混合时钟数据恢复电路中的数字控制振荡器的框图。
参照图8，数字控制振荡器140a可包括：将数字控制码DCC转变为模拟的控制电压CV的数模转换器142a、响应于上升信号UP和下降信号DOWN调节控制电压CV的电压调节块144a以及产生具有与调节后的控制电压ACV对应的频率的时钟信号CLK的电压控制振荡器(VCO)146a。数字控制振荡器140a可响应于上升信号UP和下降信号DOWN调节控制电压CV，以在与上升信号UP和下降信号DOWN之间的脉冲宽度差对应的时间段将时钟信号CLK的频率改变比例路径频率改变量。
参照图9，数字控制振荡器140b可包括：包含多个电流源的电流源阵列141b、选择性地连接电流源阵列141b的多个电流源以产生与数字控制码DCC对应的控制电流的开关阵列142b、产生加电流的上升电流源143b、连接上升电流源143b以响应于上升信号UP将加电流加到控制电流的上升开关144b、产生减电流的下降电流源145b、连接下降电流源145b以响应于下降信号DOWN从控制电流减去减电流的下降开关146b以及产生具有与通过开关阵列142b、上升开关144b和下降开关146b施加的电流对应的频率的时钟信号CLK的电流控制振荡器(CCO)147b。此外，为了在与上升信号UP和下降信号DOWN之间的脉冲宽度差对应的时间段将时钟信号CLK的频率改变比例路径频率改变量，数字控制振荡器140b可响应于上升信号UP将施加到CCO 147b的电流增加上升电流源143b的加电流，并可响应于下降信号DOWN将施加到CCO 147b的电流减小下降电流源145b的减电流。
例如，参照图10，数字控制振荡器140c可以是包括电感器141c、电感器142c和电容器组143c的LC振荡器。数字控制振荡器140c还可包括晶体管144c和晶体管145c以及电流源146c。电容器组143c的电容可响应于数字控制码DCC被调节，并还可响应于上升信号UP和下降信号DOWN被调节。数字控制振荡器140c可响应于上升信号UP和下降信号DOWN来调节电容器组143c的电容，以在与上升信号UP和下降信号DOWN之间的脉冲宽度差对应的时间段将时钟信号CLK的频率改变比例路径频率改变量。
例如，参照图11，数字控制振荡器140d可以是包括响应于数字控制码DCC来调节延迟量的反相器141d、反相器142d和反相器143d的环形振荡器。数字控制振荡器140d还可包括：响应于上升信号UP来调节电容的第一电压控制电容器(或者，第一变容器)144d、以及响应于下降信号DOWN来调节电容的第二电压控制电容器(或者，第二变容器)145d。例如，当施加具有逻辑高电平的上升信号UP时，第一电压控制电容器144d的电容可减小，通过数字控制振荡器140d产生的时钟信号的频率可增加比例路径频率改变量。当施加具有逻辑高电平的下降信号DOWN时，第二电压控制电容器的电容可增加，通过数字控制振荡器140d产生的时钟信号的频率可减小比例路径频率改变量。因此，数字控制振荡器140d可在与上升信号UP和下降信号DOWN之间的脉冲宽度差对应的时间段，将时钟信号CLK的频率改变比例路径频率改变量。
尽管图8至图11示出数字控制振荡器140a、数字控制振荡器140b、数字控制振荡器140c和数字控制振荡器140d的配置，但本领域普通技术人员应该明白和理解，根据本发明构思的数字控制振荡器140不限于在此示出和描述的示例实施例，而是可使用各种配置来实现。
图12用曲线图示出通过传统的数字时钟数据恢复电路恢复的时钟信号，并且还用曲线图示出通过根据本发明构思的示例实施例的混合时钟数据恢复电路恢复的时钟信号。
在图12中，曲线图171、曲线图172和曲线图173表示：在理想的伪随机二进制序列(PRBS)图案被应用为输入数据信号积分路径的增益是0.11并且比例路径改变量fBB分别是1MHz、10MHz和100MHz时通过包括bang-bang相位检测器的传统的数字时钟数据恢复电路产生或恢复的时钟信号。如在曲线图171、曲线图172和曲线图173中所示，通过传统的数字时钟数据恢复电路恢复的时钟信号可分别具有大约3.395ps、大约21.98ps和大约316.3ps的抖动。
此外，图12还示出表示在上述相同的条件下通过包括根据本发明构思的示例实施例的线性相位检测器的混合时钟数据恢复电路产生或恢复的时钟信号的曲线图176、曲线图177和曲线图178。如在曲线图176、曲线图177和曲线图178中所示，通过混合时钟数据恢复电路恢复的时钟信号可分别具有大约42.85ps、大约1.994ps和大约0.9537ps的抖动。如在图12中所示，即使输入数据信号是没有抖动的理想信号，由包括bang-bang相位检测器的传统的数字时钟数据恢复电路恢复的时钟信号也可具有随着比例路径频率改变量fBB增加而增加的抖动。然而，包括根据本发明构思的示例实施例的线性相位检测器的混合时钟数据恢复电路可恢复即使比例路径频率改变量fBB增加也具有小的抖动的时钟信号。
图13用曲线图示出传统的数字时钟数据恢复电路恢复的抖动传递函数，还用曲线图示出根据本发明构思的示例实施例的混合时钟数据恢复电路恢复的抖动传递函数。
在图13中，曲线图181示出当输入数据信号具有0.04UI(例如，40ps)的正弦抖动时，随着比例路径频率改变量fBB增加，包括bang-bang相位检测器(BBPD-DCDR)的传统的数字时钟数据恢复电路的抖动传递函数。如在曲线图181中所示，在BBPD-DCDR中，随着比例路径频率改变量fBB增加，环路带宽可增加，而通过BBPD-DCDR自主产生的抖动也可增强。曲线图182示出在相同条件下，随着比例路径频率改变量fBB增加，包括根据本发明构思的示例实施例的线性相位检测器(LDC-HCDR)的混合时钟数据恢复电路的抖动传递函数。如在曲线图182中所示，在根据示例实施例的LDC-HCDR中，随着比例路径频率改变量fBB增加，环路带宽可在抖动不增加的同时增加。然而，在曲线图182中，具有小的比例路径频率改变量fBB的LDC-HCDR的抖动传递函数可具有接近于大约2MHz的抖动峰值。这是因为具有小的比例路径频率改变量fBB的LDC-HCDR与具有同样小的比例路径频率改变量fBB的BBPD-DCDR相比，可具有相对小的有效比例路径增益，因此可具有不足的相位裕度。然而，在设计LDC-HCDR时，可增加比例路径频率改变量fBB，因此具有小的比例路径频率改变量fBB的LDC-HCDR的抖动峰值不重要。参照图13，随着比例路径频率改变量fBB增加，抖动在BBPD-DCDR中增加。然而，在根据示例实施例的LDC-HCDR中，即使比例路径频率改变量fBB增加，抖动也可不增加。
图14用曲线图示出传统的数字时钟数据恢复电路和根据本发明构思的示例实施例的混合时钟数据恢复电路的关于输入抖动频率的输入抖动耐受性。
在图14中，实线191表示在具有小的比例路径频率改变量fBB的传统的数字时钟数据恢复电路中关于输入抖动频率的输入抖动耐受性，实线192表示在具有大的比例路径频率改变量fBB的传统的数字时钟数据恢复电路中关于输入抖动频率的输入抖动耐受性。虚线193表示在根据示例实施例的具有大的比例路径频率改变量fBB的混合数字时钟数据恢复电路中关于输入抖动频率的输入抖动耐受性。参照图14，可说明，即使根据本发明构思的示例实施例的混合数字时钟数据恢复电路具有大的比例路径频率改变量fBB，混合数字时钟数据恢复电路的输入抖动耐受性也可不减小，具体地说，高频抖动耐受性可不减小。
图15是示出根据本发明构思的示例实施例的发送器和包括混合时钟数据恢复电路的接收器的框图。
参照图15，发送器200可通过通信通道240将输入数据信号发送到接收器250。发送器200可包括：产生时钟信号的时钟产生器(例如，锁相环电路)230以及响应于由时钟产生器230产生的时钟信号通过通信通道240发送输入数据信号的驱动器220。在一些示例实施例中，发送器200还可包括串行化器210，由驱动器220发送的输入数据信号可以是被串行化器210串行化的信号。
接收器250可包括基于通过通信通道240接收的输入数据信号产生时钟信号CLK和恢复数据信号RDAT的混合时钟数据恢复电路270。混合时钟数据恢复电路270可以是图1的混合时钟数据恢复电路100。混合时钟数据恢复电路270可通过采用数字bang-bang类型积分路径而具有低的电路复杂性和小的电路尺寸，并还可通过采用模拟线性类型比例路径而具有线性，从而增强抖动性能或抖动耐受性。
在本发明构思的一些示例实施例中，通信通道240可以是串行的通信通道，输入数据信号可以是串行的输入数据信号，恢复数据信号RDAT可以是串行的恢复数据信号。在这种情况下，接收器250还可包括解串行化器280，其中，解串行化器280基于由混合时钟数据恢复电路270产生的时钟信号CLK，对由混合时钟数据恢复电路270产生的串行的恢复数据信号RDAT进行解串行化。在一些示例实施例中，接收器250还可包括对由通信通道240接收的输入数据信号执行均衡操作的均衡器(equalizer)260。
根据本发明构思的示例实施例，通信通道240可以是任何通信通道(诸如，以太网、***组件互联快速(PCI-e)、串行高级技术附件(SATA)、通用串行总线(USB)、显示端口(DP)等)，接收器250可以是以太网、PCI-e、SATA、USB、DP等的任何接收器。
在此公开的发明构思可应用于任何时钟数据恢复电路和接收器。例如，本发明构思可应用于以太网接收器、PCI-e接收器、SATA接收器、USB接收器、DP接收器等。
图16A和图16B是示出本发明构思的实施例的操作的流程图。在图1中示出了线性相位检测器、仲裁器、数字环路滤波器和数字控制振荡器的示例。更具体地说，线性相位检测器可具有如在图2或图5中所示的示例性结构，仲裁器可具有如在图3中所示的示例性结构。此外，数字环路滤波器可具有在图7中所示的结构，数字控制振荡器可具有如在图9、图10和图11中的示例中所示的结构。然而，本领域技术人员应该明白和理解，本发明构思不限于在此所示的示例性结构。
在操作S1610，线性相位检测器110接收输入数据信号IDAT和时钟信号CLK(在图1中所示)。线性相位检测器对输入数据信号IDAT进行采样，并产生恢复数据信号RDAT。线性相位检测器还产生具有与输入数据信号IDAT和时钟信号CLK之间的相位差成线性比例的脉冲宽度差的上升信号和下降信号。
在操作S1620，线性相位检测器输出通过积分路径提供给仲裁器的上升信号和下降信号，并且还通过比例路径将上升信号和下降信号提供给数字控制振荡器。积分路径中的组件数字地进行操作，而以模拟线性操作来执行经由比例路径150的时钟信号的频率控制。
在操作S1630，仲裁器比较输入数据信号IDAT的相位和时钟信号CLK的相位，并确定IDAT的相位是否超前时钟信号的相位。如果IDAT的相位没有超前时钟信号的相位，则时钟信号的相位可超前IDAT的相位。仲裁器产生bang-bang上升信号！！UP和bang-bang下降信号！！DOWN，以指示哪个(IDAT或时钟信号)相位超前。
在操作S1640，产生指示输入数据信号IDAT的相位超前的bang-bang！！UP信号。然而，如果在操作S1630确定IDAT的相位没有超前时钟信号的相位，则在操作S1650产生指示时钟信号的相位超前输入数据信号IDAT的相位的bang-bang！！DOWN信号。
在操作S1660，数字环路滤波器基于从仲裁器接收的bang-bang信号产生数字控制码。
在操作S1670，数字控制振荡器响应于从数字环路滤波器接收的数字控制码来设置时钟信号的频率，并且数字控制振荡器基于通过比例路径从线性相位检测器接收的上升信号和下降信号来调节时钟信号的频率。例如，图4和图6示出可调节时钟频率的一些非限制性的方法。
图16B根据在图16A中所示的操作S1640和操作S1650提供关于仲裁器可如何产生bang-bang信号的电平的额外细节。
在操作S1641，仲裁器在IDAT的相位超前时钟信号的相位时产生具有逻辑高电平的bang-bang！！UP信号和具有逻辑低电平的bang-bang！！DOWN信号，并将bang-bang信号输出到数字环路滤波器。
此外，在操作S1651，仲裁器在时钟信号的相位超前输入数据信号IDAT的相位时产生具有逻辑低电平的bang-bang！！UP信号和具有逻辑高电平的bang-bang！！DOWN信号，并将bang-bang信号输出到数字环路滤波器。
如以上在此讨论的，数字环路滤波器产生输出到数字控制振荡器的数字控制码。数字控制振荡器可通过响应于上升信号和下降信号调节时钟信号的频率，来与上升信号和时钟信号之间的相位差成线性比例地调节时钟信号的相位。如以上在此讨论的，数字控制振荡器可在与上升信号和下降信号之间的脉冲宽度差对应的时间段，将时钟信号的频率改变比例路径频率改变量。
上述是本发明构思的示例实施例的说明，并且将不被解释为本发明构思的限制。尽管已描述了一些示例实施例，但是本领域技术人员将容易理解，在不实质脱离本发明构思的情况下，对示例实施例的许多修改是可行的。因此，所有这样的修改意在被包括在如权利要求中所定义的本发明构思的范围内。因此，本领域普通技术人员将理解，上述是各个示例实施例的说明，并且将不被解释为限制于公开的具体示例实施例，对公开的示例实施例以及其他示例实施例的修改意在被包括在权利要求的范围内。

Claims (25)

1.一种混合时钟数据恢复电路，包括：
线性相位检测器，被配置为：通过响应于时钟信号对输入数据信号进行采样来产生恢复数据信号，并产生具有与输入数据信号和时钟信号之间的相位差成线性比例的脉冲宽度差的上升信号和下降信号；
仲裁器，接收由线性相位检测器产生的上升信号和下降信号，并且作为响应仲裁器被配置为：基于上升信号和下降信号来产生bang-bang上升信号和bang-bang下降信号，其中，具有逻辑高电平的bang-bang上升信号表示输入数据信号的相位超前时钟信号的相位，具有逻辑高电平的bang-bang下降信号表示时钟信号的相位超前输入数据信号的相位；
数字环路滤波器，被配置为：基于从仲裁器接收的bang-bang上升信号和bang-bang下降信号来产生数字控制码；
数字控制振荡器，被配置为：响应于数字控制码来设置时钟信号的频率，并响应于上升信号和下降信号来调节时钟信号的频率。
2.如权利要求1所述的混合时钟数据恢复电路，其中，数字控制振荡器通过响应于上升信号和下降信号调节时钟信号的频率，来与输入数据信号和时钟信号之间的相位差成线性比例地调节时钟信号的相位。
3.如权利要求1所述的混合时钟数据恢复电路，其中，线性相位检测器包括触发器，其中，触发器响应于时钟信号对输入数据信号进行采样，并将采样后的输入数据信号输出为恢复数据信号。
4.如权利要求1所述的混合时钟数据恢复电路，其中，线性相位检测器产生具有与时钟信号的下降沿一致的下降沿的上升信号和下降信号，上升信号和下降信号的上升沿具有与输入数据信号和时钟信号之间的相位差对应的相位差。
5.如权利要求4所述的混合时钟数据恢复电路，其中，线性相位检测器通过在时钟信号的下降沿对输入数据信号进行采样来产生恢复数据信号。
6.如权利要求1所述的混合时钟数据恢复电路，其中，线性相位检测器包括：
第一触发器，被配置为在时钟信号的下降沿对输入数据信号进行采样并输出采样后的输入数据信号；
延迟器，接收输入数据信号并被配置为延迟输入数据信号的输出；
第二触发器，被配置为在时钟信号的上升沿对延迟器的输出信号进行采样并输出采样后的延迟器的输出信号；
第三触发器，被配置为在时钟信号的上升沿对第一触发器的输出信号进行采样并输出采样后的第一触发器的输出信号；
第一XOR门，被配置为通过对延迟器的输出信号和第二触发器的输出信号执行XOR运算来产生上升信号；
第二XOR门，被配置为通过对第一触发器的输出信号和第三触发器的输出信号执行XOR运算来产生下降信号。
7.如权利要求6所述的混合时钟数据恢复电路，其中，线性相位检测器将第一触发器的输出信号输出为恢复数据信号。
8.如权利要求1所述的混合时钟数据恢复电路，其中，线性相位检测器产生具有与时钟信号的上升沿一致的上升沿的上升信号和下降信号，上升信号和下降信号的下降沿具有与输入数据信号和时钟信号之间的相位差对应的相位差。
9.如权利要求8所述的混合时钟数据恢复电路，其中，线性相位检测器通过在时钟信号的上升沿对输入数据信号进行采样来产生恢复数据信号。
10.如权利要求1所述的混合时钟数据恢复电路，其中，线性相位检测器包括：
第一触发器，被配置为在时钟信号的上升沿对输入数据信号进行采样并输出采样后的输入数据信号；
延迟器，被配置为接收输入数据信号并延迟输入数据信号的输出；
第二触发器，被配置为在时钟信号的上升沿对输入数据信号进行采样并输出采样后的输入数据信号；
第三触发器，被配置为在时钟信号的下降沿对第一触发器的输出信号进行采样并输出采样后的第一触发器的输出信号；
第一XOR门，被配置为通过对延迟器的输出信号和第二触发器的输出信号执行XOR运算来产生下降信号；
第二XOR门，被配置为通过对第一触发器的输出信号和第三触发器的输出信号执行XOR运算来产生上升信号。
11.如权利要求1所述的混合时钟数据恢复电路，其中，仲裁器在上升信号具有比下降信号更宽的脉冲宽度时产生具有逻辑高电平的bang-bang上升信号和具有逻辑低电平的bang-bang下降信号，仲裁器在下降信号具有比上升信号更宽的脉冲宽度时产生具有逻辑低电平的bang-bang上升信号和具有逻辑高电平的bang-bang下降信号。
12.如权利要求1所述的混合时钟数据恢复电路，其中，仲裁器包括：
第一NAND门，被配置为对上升信号和第二NAND门的输出信号执行NAND运算；
第二NAND门，被配置为对下降信号和第一NAND门的输出信号执行NAND运算；
第三NAND门，被配置为通过对第一NAND门的输出信号和第四NAND门的输出信号执行NAND运算来产生bang-bang上升信号；
第四NAND门，被配置为通过对第二NAND门的输出信号和第三NAND门的输出信号执行NAND运算来产生bang-bang下降信号。
13.如权利要求1所述的混合时钟数据恢复电路，其中，数字环路滤波器通过对bang-bang上升信号和bang-bang下降信号进行数字滤波来产生数字控制码。
14.如权利要求1所述的混合时钟数据恢复电路，其中，数字环路滤波器包括：
数字乘法器，被配置为将bang-bang上升信号和bang-bang下降信号所指示的值乘以增益；
数字延迟模块，被配置为：延迟数字控制码的输出，并输出延迟后的数字控制码作为之前的数字控制码；
数字加法器，被配置为：将数字乘法器的输出与之前的数字控制码相加，并将相加后的结果输出为数字控制码。
15.如权利要求1所述的混合时钟数据恢复电路，其中，数字控制振荡器在与上升信号和下降信号之间的脉冲宽度差对应的时间段将时钟信号的频率改变比例路径频率改变量。
16.如权利要求15所述的混合时钟数据恢复电路，其中，如果上升信号具有比下降信号更宽的脉冲宽度，则数字控制振荡器在与上升信号和下降信号之间的脉冲宽度差对应的时间段将时钟信号的频率增加比例路径频率改变量，如果下降信号具有比上升信号更宽的脉冲宽度，则数字控制振荡器在与上升信号和下降信号之间的脉冲宽度差对应的时间段将时钟信号的频率减小比例路径频率改变量。
17.如权利要求1所述的混合时钟数据恢复电路，其中，数字控制振荡器包括：
数模转换器，被配置为将数字控制码转换为控制电压；
电压调节块，被配置为响应于上升信号和下降信号调节控制电压；
电压控制振荡器，被配置为产生具有与调节后的控制电压对应的频率的时钟信号。
18.如权利要求1所述的混合时钟数据恢复电路，其中，数字控制振荡器包括：
电流源阵列，包括多个电流源；
开关阵列，被配置为：选择性地连接所述多个电流源，以产生与数字控制码对应的控制电流；
上升电流源，被配置为产生加电流；
上升开关，被配置为：连接上升电流源，以响应于上升信号，将加电流加到控制电流；
下降电流源，被配置为产生减电流；
下降开关，被配置为：连接到下降电流源，以响应于下降信号，从控制电流减去减电流；
电流控制振荡器，被配置为产生具有与通过开关阵列、上升开关和下降开关施加的电流对应的频率的时钟信号。
19.一种接收器，包括：
混合时钟数据恢复电路，被配置为基于通过通信通道接收的输入数据信号来产生时钟信号和恢复数据信号，混合时钟数据恢复电路包括：
线性相位检测器，被配置为：通过响应于时钟信号对输入数据信号进行采样来产生恢复数据信号，产生具有与输入数据信号和时钟信号之间的相位差成线性比例的脉冲宽度差的上升信号和下降信号；
仲裁器，接收由线性相位检测器产生的上升信号和下降信号，并且作为响应，仲裁器被配置为：基于上升信号和下降信号来产生bang-bang上升信号和bang-bang下降信号，其中，具有逻辑高电平的bang-bang上升信号表示输入数据信号的相位超前时钟信号的相位，具有逻辑高电平的bang-bang下降信号表示时钟信号的相位超前输入数据信号的相位；
数字环路滤波器，连接到仲裁器，并且数字环路滤波器被配置为基于bang-bang上升信号和bang-bang下降信号来产生数字控制码；
数字控制振荡器，被配置为：响应于数字控制码来设置时钟信号的频率，响应于上升信号和下降信号来调节时钟信号的频率。
20.一种混合时钟数据恢复电路，包括：
线性相位检测器，被配置为：通过响应于时钟信号对输入数据信号进行采样来产生恢复数据信号，并产生具有与输入数据信号和时钟信号之间的相位差成线性比例的脉冲宽度差的上升信号和下降信号；
仲裁器，沿所述混合时钟数据恢复电路的积分路径接收上升信号和下降信号，并被配置为产生bang-bang上升信号和bang-bang下降信号；
数字环路滤波器，沿积分路径从仲裁器接收bang-bang上升信号和bang-bang下降信号并产生数字控制码；
数字控制振荡器，沿积分路径从数字环路滤波器接收数字控制码，沿比例路径从线性相位检测器接收上升信号和下降信号，其中，数字控制振荡器响应于从线性相位检测器接收的上升信号和下降信号来调节时钟信号的频率。
21.如权利要求20所述的混合时钟数据恢复电路，其中，数字控制振荡器在数字控制码的值增加单位量时产生具有增加的频率的时钟信号，并且数字控制振荡器在数字控制码的值减小单位量时产生具有减小的频率的时钟信号。
22.如权利要求20所述的混合时钟数据恢复电路，其中，数字控制振荡器响应于数字控制码增加单位量，将时钟信号的频率从默认频率增加积分路径频率单位改变量。
23.如权利要求22所述的混合时钟数据恢复电路，其中，数字控制振荡器响应于具有逻辑高电平的上升信号和具有逻辑低电平的下降信号，将时钟信号的频率增加比例路径频率改变量。
24.如权利要求20所述的混合时钟数据恢复电路，其中，积分路径包括数字信号路径。
25.如权利要求20所述的混合时钟数据恢复电路，其中，比例路径包括模拟信号路径。
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