CN113054998B - 时间数字转换器的线性校准***、方法及数字锁相环 - Google Patents

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Abstract

本发明提供一种时间数字转换器的线性校准***、方法及数字锁相环，所述线性校准***包括参考数控延迟模块，用于接收第一时钟信号，对第一时钟信号进行延迟处理，以生成参考时钟信号；时间数字转换模块，包括至少两个时间数字转换器，用于接收第一时钟信号和参考时钟信号，对第一时钟信号进行延时处理，以生成第一延迟信号，将第一延迟信号与参考时钟信号的相位进行比较并输出鉴相结果信号；状态机，用于生成控制参考数控延迟模块的延迟控制信号，调节校准控制信号，以使第一延迟信号与参考时钟信号的相位对齐。本发明在时间数字转换器进入工作模式之前，逐个修正每一数字时间转换器输出信号的相位，从而使时间数字转换器实现高分辨率，高线性度。

Description

时间数字转换器的线性校准***、方法及数字锁相环
技术领域
本发明属于电子电路技术领域，涉及一种校准***和方法，特别是涉及一种时间数字转换器的线性校准***、方法和数字锁相环。
背景技术
伴随着半导体工业的快速发展，半导体工艺节点进一步缩小，即电子器件(例如，晶体管、二极管、电阻、电容等)集成度的大幅提高，高性能低功耗全数字锁相环(All-Digital Phase Locked Loop,ADPLL)已经实现并已用于***集成。
ADPLL用数字组件取代了传统模拟PLL中模拟部件，采用不同的数字电路结构。ADPLL结构中一个核心组件是时间数字转换器(Time-to-Digital Converter,TDC)，时间数字转换器用于将时间信息转换为编码的数字信号。但是，由于半导体工艺偏差的影响，导致现有技术的TDC分辨率低，难以实现高精度，而且电路结构复杂，功耗大。
因此，如何提供一种线性校准***、方法和相应的数字锁相环，解决现有技术的TDC由于工艺偏差的影响，导致时间数字转换器出现分辨率低或精度较低等缺陷，已成为本领域技术人员亟待解决的技术难题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种时间数字转换器的线性校准***、方法和数字锁相环，用于解决由于工艺偏差的影响，导致时间数字转换器出现分辨率低或精度较低的问题。
为实现上述目的及其他相关目的，本发明一方面提供一种时间数字转换器的线性校准***，所述时间数字转换器的线性校准***包括参考数控延迟模块、时间数字转换模块和状态机。在校正模式下，所述参考数控延迟模块用于接收第一时钟信号，并对第一时钟信号进行延迟处理，以生成参考时钟信号；所述时间数字转换模块被连接至所述参考数控延迟模块并且包括至少两个时间数字转换器，所述时间数字转换器用于接收第一时钟信号和参考时钟信号，并对所述第一时钟信号进行延时处理，以生成第一延迟信号，并且将所述第一延迟信号与所述参考时钟信号的相位进行比较并输出鉴相结果信号；所述状态机被连接至所述参考数控延迟模块和所述时间数字转换模块，对于每个所述时间数字转换器，所述状态机生成控制所述参考数控延迟模块的延迟控制信号，并根据鉴相结果信号反馈调节用于校准所述时间数字转换器的校准控制信号，以使所述第一延迟信号与所述参考时钟信号的相位对齐。
于本发明的一实施例中，所述时间数字转换器包括：数控延迟线，所述数控延迟线用于接收所述第一时钟信号，并在状态机的控制下对所述第一时钟信号进行延迟处理；鉴相器，所述鉴相器与所述数控延迟线相连接，并且连接至所述参考数控延迟模块，所述鉴相器用于将所接收的第一延迟信号的上升沿或下降沿与所述参考时钟信号相应的上升沿或下降沿进行比较并输出鉴相结果信号给状态机。
于本发明的一实施例中，所述参考数控延迟模块包括：参考数控延迟线，所述参考数控延迟线用于接收第一时钟信号，并对所述第一时钟信号进行延迟处理，输出参考时钟信号。
于本发明的一实施例中，所述状态机根据鉴相结果信号，调节所述参考数控延迟线的时钟延迟信号或对应的时间数字转换器的校准控制信号，直到鉴相器输出的鉴相结果信号指示所述第一延迟信号的上升沿或下降沿与所述参考时钟信号的相应的上升沿或下降沿对齐时为止。
于本发明的一实施例中，所述状态机根据鉴相结果信号，反馈调节对应的校准控制信号，以控制所对应的时间数字转换器对所述第一延迟信号的上升沿或下降沿进行调节，直到所述第一延迟信号的上升沿或下降沿与所述参考时钟信号相应的上升沿或下降沿对齐为止。
于本发明的一实施例中，所述状态机用于在所述鉴相结果信号指示所述第一延迟信号的上升沿或下降沿与所述参考时钟信号的相应上升沿或下降沿对齐时，保持当前校准控制信号不变，以使所述第一延迟信号保持在经校准的相位。
于本发明的一实施例中，所述状态机还控制所述参考数控延迟线的延迟控制信号，以使所述参考时钟信号移动至少一个单位相移，并输出移动后的参考时钟信号。
于本发明的一实施例中，所述鉴相器为D触发器。
于本发明的一实施例中，所述参考数控延迟模块还包括选择器，所述选择器包括第一输入端和第二输入端，其中，所述第一输入端连接至所述参考数控延迟线的输出端；所述第二输入端接入一第二时钟信号，所述选择器的输出端连接至时间数字转换模块，所述选择器在所述状态机的控制下使所述时间数字转换模块在校准模式与工作模式之间切换。
于本发明的一实施例中，在所述校正模式下，所述选择器用于输出所述参考时钟信号；在所述工作模式下，所述选择器用于输出所述第二时钟信号。
于本发明的一实施例中，还包括加法器，所述加法器用于对鉴相结果进行累加或译码成二进制输出。
于本发明的一实施例中，所述时间数字转换器两两之间设置有一延迟线。
本发明另一方面提供一种时间数字转换器的线性校准方法，对于每个时间数字转换器，所述方法包括：接收第一时钟信号，并对所述第一时钟信号进行延时处理，以生成第一延迟信号；接收第一时钟信号，并所述第一时钟信号进行延时处理，以生成参考时钟信号；将所述第一延迟信号与所述参考时钟信号的相位进行比较并输出鉴相结果信号；根据鉴相结果信号调节用于校准时间数字转换器的校准控制信号，以使所述第一延迟信号与所述参考时钟信号的相位对齐。
于本发明的一实施例中，所述将所述第一延迟信号与所述参考时钟信号的相位进行比较包括：将所述第一延迟信号的上升沿或下降沿与所述参考时钟信号相应的上升沿或下降沿进行比较。
于本发明的一实施例中，所述根据鉴相结果信号调节用于校准时间数字转换器的校准控制信号包括：根据指示所述第一延迟信号的上升沿或下降沿未与所述参考时钟信号的相应的上升沿或下降沿对齐的鉴相结果信号，调节参考数控延迟线的时钟延迟信号或对应的时间数字转换器的校准控制信号。
于本发明的一实施例中，所述根据鉴相结果信号调节用于校准时间数字转换器的校准控制信号包括：根据指示所述第一延迟信号的上升沿或下降沿未与所述参考时钟信号的相应的上升沿或下降沿对齐的鉴相结果信号，反馈调节所述校准控制信号，以控制时间数字转换器对所述第一延迟信号的上升沿或下降沿进行调节，直到所述第一延迟信号的上升沿或下降沿与所述参考时钟信号相应的上升沿或下降沿对齐。
于本发明的一实施例中，所述根据鉴相结果信号调节用于校准时间数字转换器的校准控制信号包括：根据接收到的指示所述第一延迟信号的上升沿或下降沿与所述参考时钟信号的相应上升沿或下降沿对齐的鉴相结果信号，保持当前校准控制信号不变，以使所述第一延迟信号保持在经校准的相位。
于本发明的一实施例中，所述根据鉴相结果信号调节用于校准时间数字转换器的校准控制信号还包括：使所述参考时钟信号移动至少一个单位相移，并输出移动后的参考时钟信号。
于本发明的一实施例中，按照各所述时间数字转换器的排列顺序对所有时间数字转换器逐个进行调节。
于本发明的一实施例中，对于当前未调节的所有时间数字转换器，对输出距离当前的参考时钟信号的相位最近的第一延迟信号的时间数字转换器进行调节。
本发明最后一方面提供一种数字锁相环，所述数字锁相环包括时间数字转换模块、参考数控延迟模块、状态机，以及译码器，所述译码器连接至所述时间数字转换模块，在所述时间数字转换模块在正常工作模式时测量所输入的第一时钟信号和第二时钟信号的相位差并输出鉴相结果信号给译码器，译码器对鉴相结果信号进行译码成二进制输出。
于本发明的一实施例中，所述数字锁相环还包括：分频器，所述分频器在所述时间数字转换器处于工作模式时，所述选择器的第二输入端连接；数字控制振荡器，所述数字控制振荡器与所述分频器连接；数字滤波器，所述数字滤波器与所述数字控制振荡器连接。
如上所述，本发明所述的时间数字转换器的线性校准***、方法和数字锁相环，具有以下有益效果：
本发明所述时间数字转换器的线性校准***、方法和数字锁相环在时间数字转换器进入工作模式之前，将每一个时间数字转换器输出信号的相位逐个修正到相应的参考位置，从而使时间数字转换器实现设计数字化，减小工艺变化、温度变化及电压变化带来的偏差，从而提高时间数字转换器的分辨率和线性度。
附图说明
图1显示为根据本申请一实施例的时间数字转换器的线性校准***的结构示意图。
图2A显示为根据本申请一实施例的时间数字转换器的线性校准***的电路结构示意图。
图2B显示为根据本申请另一实施例的时间数字转换模块的电路结构示意图。
图3显示为根据本申请一实施例的时间数字转换器的线性校准方法的流程示意图。
图4A至4G显示为以n＝7为例顺序校准各时间数字转换器的第一延迟信号的校准过程示意图。
图5显示为根据本申请一实施例的以顺序方式校准各数控延迟线输出的第一延迟信号的流程示意图。
图6A至6G显示为根据本申请一实施例的以n＝7为例以最近距离校准方式校准输出脉冲信号的过程示意图。
图7为根据本申请一实施例的数字锁相环的原理结构和具体结构示意图。
元件标号说明
Figure BDA0002337581130000041
Figure BDA0002337581130000051
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
以下将结合图示对本实施例所提供的时间数字转换器的线性校准***、方法及数字锁相环进行详细描述。本实施例所述时间数字转换器的线性校准***、方法及数字锁相环可以校准时间数字转换器输出的若干路并行的输出数字信号，使之线性化。
请参阅图1，图1显示为根据本申请一实施例的时间数字转换器的线性校准***的结构示意图。所述时间数字转换器的线性校准***1包括参考数控延迟模块10、时间数字转换模块11及状态机12。所述参考数控延迟模块10用于接收第一时钟信号，并对第一时钟信号进行延迟处理，以生成参考时钟信号；所述时间数字转换模块11被连接至所述参考数控延迟模块10，所述用于接收第一时钟信号和参考时钟信号，并对所述第一时钟信号进行延时处理，以生成第一延迟信号，并且将所述参考时钟信号与所述第一延迟信号的相位进行比较并输出鉴相结果信号。所述状态机12被连接至所述参考数控延迟模块10和所述时间数字转换模块11，用于在校准模式下，生成用于控制所述参考数控延迟模块10的延迟控制信号，并且根据所述鉴相结果信号反馈调节用于校准所述时间数字转换模块11的校准控制信号，以使所述第一延迟信号与所述参考时钟信号的相位对齐。
请参阅图2A，显示为根据本申请一实施例的时间数字转换器的线性校准***的电路结构示意图。如图2A所示，所述参考数控延迟模块10包括参考数控延迟线DTC-REF，所述参考数控延迟线在校准模式下用于接收第一时钟信号CK_REF，并在状态机12的延迟控制信号cc_ref的控制下对所述第一时钟信号CK_REF进行延迟处理，输出参考时钟信号。
优选地，所述参考数控延迟模块还包括选择器MUX，所述选择器包括第一接收端I0和第二接收端I1，所述第一接收端I0连接至所述参考数控延迟线，以接收所述参考时钟信号，所述第二接收端I1接收第二时钟信号CK_FB，所述选择器在状态机的校正使能信号cal_en控制下选通其中一个信号进行输出，例如在校准模式下，校正使能信号cal_en＝1选择输出参考时钟信号CKS；在校准结束时，即，正常工作模式下，校正使能信号cal_en＝0选择输出第二时钟信号，从而可以使所述时间数字转换模块在校准模式与工作模式之间切换。
所述时间数字转换模块11包括至少两个时间数字转换器tdc0，tdc1，…，tdcn，其中n为大于等于2的自然数。每个时间数字转换器tdc_i包括数控延迟线DTCi和鉴相器DFFi，所述鉴相器DFFi被连接至数控延迟线DTCi和所述参考数控延迟模块。所述每个数控延迟线DTCi用于接收第一时钟信号CK_REF，并对所述第一时钟信号CK_REF进行延迟处理，输出第一延迟信号Di。所述每个鉴相器DFFi用于将所述第一延迟信号Di和参考时钟信号CKS进行比较并输出信号Qi，其中i＝0,1,2,3,…,n。
在一些实施例中，所述鉴相器可以由D触发器实现，D触发器的输入端接收所述参考时钟信号，其触发控制端用于在校正模式下接收参考时钟信号CKS，所述触发控制端可连接至所述参考数控延迟线DTC-REF，优选地，所述触发控制端可连接至选择器的输出端。
在其他实施例中，如图2B所示，示出了根据本申请另一实施例的时间数字转换模块的电路结构示意图。所述时间数字转换模块11’包括至少两个时间数字转换器以及设置在两两时间数字转换器之间的串行延迟线DLYi，每个所述时间数字转换器包括数控延迟线DTCi和鉴相器DFFi。所述鉴相器与所述数控延迟线一一对应连接。所述串行延迟线DLYi可减小它后面每个数控延迟线(或时间数字转换器)的可调延迟时间范围。
继续参考图2A，对于每个时间数字转换器tdc_i，所述状态机12用于在校准模式下，调节用于控制所述参考数控延迟线DTC-REF的延迟控制信号cc_ref来延迟所述参考时钟信号，并且根据参考时钟信号CKS与第一延迟信号Di的相位比较结果(即，根据鉴相器输出的鉴相结果信号)来调节校准控制信号cci，以调节所述时间数字转换器tdc_i，使得所述第一延迟信号Di与所述参考时钟信号CKS的相位对齐为止。
具体而言，状态机12生成用于控制所述参考数控延迟线DTC-REF的延迟控制信号cc_ref来延迟所述参考时钟信号，并根据所述第一延迟信号Di的上升沿或下降沿与所述参考时钟信号CKS相应的上升沿或下降沿是否对齐的鉴相结果信号Qi，来调节所述校准控制信号cci，以控制所述时间数字转换器tdc_i对所述第一延迟信号Di的上升沿或下降沿进行调节，直到所述第一延迟信号Di的上升沿或下降沿与所述参考时钟信号CKS相应的上升沿或下降沿对齐(所述上升沿或下降沿对齐也即相位对齐)。若对齐，则对时间数字转换器tdc_i的校准完成，所述状态机保持当前的校准控制信号cci不变，使得第一延迟信号Di保持在经校准的相位上，可选地，所述状态机调节所述参考数控延迟线的延迟控制信号使cc_ref＝cc_ref+1，以使所述参考时钟信号CKS想前移动一个单位相移，作为下一个待校正的时间数字转换器tdc_(i+1)的参考时钟信号CKS。
在所述状态机在校准完最后一个时间数字转换器tdc_n时，则对时间数字转换模块的校准完成，选择器选择第二时钟信号(即，状态机输出校正使能信号cal_en＝0)，时间数字转换模块进入正常工作模式。
所述时间数字转换器的线性校准***还可包括加法器，所述加法器被连接至将所述时间数字转换模块，以将所述时间数字转换模块各个鉴相输出信号Qi进行相加或译码成二进制输出，即TDC_OUT。
本申请的时间数字转换器的线性校准***的技术原理如下：
在时间数字转换模块正常工作之前，通过调节参考数控延迟线DTC_REF，逐步移动参考时钟信号CKS；每移动参考时钟信号CKS一个单位相移，则调节相应的时间数字转换器tdc_i的校准控制信号cci，使Di与CKS对齐。在本实施例中，对齐的判断方法是Qi输出平均值近似等于Qi信号的高电平与低电平之和的二分之一附近，以此类推。经过校准的第一延迟信号D0、D1，…，Dn可均匀分布在相应的相位参考位置，从而使时间数字转换模块线性化。时间数字转换模块的线性度结果取决于参考数控延迟线DTC_REF的线性度和数控延迟线DTC0至DTCn的精度，而参考数控延迟线DTC_REF的高线性度和数控延迟线DTC0至DTCn的高精度在电路中很容易实现的。值得注意的是，各鉴相器DFFi之间的失配是不影响时间数字转换模块TDC的线性度的，因为，时间数字转换模块TDC正常工作时，第二时钟信号接入相同的鉴相器阵列。
综上可知，本实施例所述的时间数字转换器的线性校准***在时间数字转换模块进入工作模式之前，校准各时间数字转换器输出信号的相位，使时间数字转换模块输出信号均匀分布在相应的位置，从而使时间数字转换器实现设计数字化，随工艺变化、温度变化及电压变化偏差较小，从而能够提高时间数字转换器的分辨率和线性度。
请参阅图3，图3显示为根据本申请一实施例的时间数字转换器的线性校准方法的流程示意图。所述线性校准方法可由图1、2A和2B所示的实施例的校准***来执行。所述时间数字转换器的线性校准方法包括：
在步骤S31中，接收第一时钟信号，并对所述第一时钟信号进行延时处理，以生成第一延迟信号；
在步骤S32中，接收第一时钟信号，并对所述第一时钟信号进行延时处理，以生成参考时钟信号；
在步骤S33中，将所述参考时钟信号与所述第一延迟信号的相位进行比较并输出鉴相结果信号；
在步骤S34中，根据鉴相结果信号调节用于校准时间数字转换器的校准控制信号，以使所述第一延迟信号与所述参考时钟信号的相位对齐。
尽管在本文中以特定顺序描述了本申请实施例的时间数字转换器的线性校准方法的操作，但是，这并非要求或者暗示必须按照该特定顺序来执行这些操作。相反，流程图中描绘的步骤可以改变执行顺序。附加地或备选地，可以省略某些步骤，将多个步骤合并为一个步骤执行，和/或将一个步骤分解为多个步骤执行。
以下结合参考图2A和图3以校准时间数字转换器tdc_i为例描述根据本申请一实施例的校准方法：
所述时间数字转换器tdc_i对接收到第一时钟信号CK_REF进行延迟处理，生成第一延迟信号Di；
参考数控延迟线DTC-REF在状态机输出的延迟控制信号cc_ref的控制下，对接收到的第一时钟信号CK_REF进行延迟处理，输出参考时钟信号CKS；
所述鉴相器判断所述第一延迟信号Di(其中i＝0,1,2,3,…,n)的上升沿或下降沿是否与所述参考时钟信号CKS相应的上升沿或下降沿对齐，并将鉴相结果信号Qi输出至所述状态机12。
状态机22根据鉴相器输出Qi的值调节所述校准控制信号cci，以控制所述时间数字转换器对所述第一延迟信号Di的上升沿或下降沿进行调节，直至所述第一延迟信号Di的上升沿或下降沿与所述参考时钟信号CKS相应的上升沿或下降沿对齐。所述状态机保持当前校准控制信号cci不变，使得第一延迟信号Di保持在经校准的相位(即，使得第一延迟信号Di的相位在校准后保持不变)。可选地，所述状态机调节所述参考数控延迟线的延迟控制信号cc_ref，以使所述参考时钟信号CKS移动至少一个单位相移，即使得cc_ref＝cc_ref+1，作为下一个待校正的时间数字转换器tdc_(i+1)的参考时钟信号CKS。
在本文中，当鉴相器DFFi输出的Qi输出平均值为近似等于Qi信号的高电平与低电平之和的二分之一附近时，表示第一延迟信号的上升沿或下降沿与参考时钟信号CKS的上升沿或下降沿对齐，例如，在Qi信号的高电平为1，低电平为0时，Qi的平均值在近似等于0.5附近则表示对齐；而Qi信号的高电平为1，低电平为-1时，Qi的平均值在近似等于0附近则表示第一延迟信号的上升沿或下降沿与参考时钟信号CKS的上升沿或下降沿对齐。
在一些示例中，可按照各所述时间数字转换器的排列顺序的逐个进行校准。请参阅图4A至图4G及图5，显示为以n＝7为例顺序校准各时间数字转换器的第一延迟信号的校准过程示意图及顺序校准各时间数字转换器输出的第一延迟信号的流程示意图。其中，图4A显示了各时间数字转换器输出的未经校准的第一延迟信号。在图4B至图4G中，P0至P7代表参考时钟信号CKS的不同相位移动位置，即，各个数字时间转换器的参考相位位置，顺序校准就是对各时间数字转换器输出的第一延迟信号按照排列顺序依次逐个进行校准，最终使得所有第一延迟信号都分布在对应的参考相位位置。在此仅以上升沿对齐为例描述本申请的顺序校准过程。
具体地，如图5所示，首先状态机12初始化cc0，cc1，…，ccn，则所述时间数字转换模块11输出第一延迟信号D0，D1，…，Dn，其中n＝7，并令Cal_en＝1及调节延迟控制信号cc_ref使得参考时钟信号CKS至参考相位P0。
接着，所述鉴相器DFF0判断所述第一延迟信号D0的上升沿是否与参考延迟模块输出的参考时钟信号CKS的上升沿对齐并将比较结果(即，鉴相结果信号)输出至所述状态机；若不对齐，则所述状态机根据所述鉴相结果信号反馈调节所述校准控制信号cc0，以控制所述时间数字转换器tdc_0对所述第一延迟信号D0进行调节，直至其上升沿与所述参考时钟信号CKS的上升沿或下降沿对齐(如图4B所示)。若对齐，则所述状态机保持所述校准控制信号cc0不变，同时所述状态机调节所述参考数控延迟线的延迟控制信号使cc_ref＝cc_ref+1，以使所述参考时钟信号CKS向前移动一个单位相移，作为下一个待校正的时间数字转换器tdc_1的参考时钟信号CKS。
然后，所述鉴相器DFF1判断所述第一延迟信号D1的上升沿是否与移动后的参考时钟信号CKS的上升沿对齐并将比较结果输出至所述状态机；若不对齐，所述状态机根据比较结果反馈调节所述校准控制信号cc1，以控制所述时间数字转换器tdc_1对所述第一延迟信号D1进行调节，直至其上升沿与所述移动后的参考时钟信号CKS的上升沿对齐(如图4C所示)。若对齐，则所述状态机保持所述校准控制信号不变，同时所述状态机调节所述参考数控延迟线的延迟控制信号进一步使cc_ref＝cc_ref+1，以使当前的参考时钟信号CKS向前移动一个单位相移，作为下一个待校正的时间数字转换器tdc_2的参考时钟信号CKS。
……
依此类推，最后，所述鉴相器DFF7判断所述第一延迟信号D7的上升沿是否与移动后的参考时钟信号CKS的上升沿沿对齐并将比较结果输出至所述状态机；若不对齐，则所述状态机调节所述校准控制信号cc7，以控制所述时间数字转换器tdc_7对所述第一延迟信号D7进行调节，以使其上升沿与当前参考时钟信号CKS的上升沿对齐(如图4F所示)，至此，时间数字转换器输出信号均匀分布在相应的参考相位位置，对时间数字转换模块校准完成，进入正常工作模式。
在另一些示例中，可对于当前未经校准的所有第一延迟信号，先搜索或判断出哪一个第一延迟信号的相位距离当前参考时钟信号的相位最近，状态机就优先校准该最近距离的第一延迟信号(以下也称为“最近距离校准方式”)。具体而言，对于当前未经校准的所有第一延迟信号，控制参考时钟信号CKS移动一单位相移到参考相位位置之后，若检测到至少一个第一延迟信号，则选择其中一个延迟信号进行校准；若所有的待校准的第一延迟信号都没被检测到，则CKS继续向前移动一个单位相移，直到检测到至少一个第一延迟信号之后，选择其中一个第一延迟信号进行校准。
该最近距离校准方法与顺序校准方法的不同之处在于，在判断第一延迟信号与参考时钟信号是否对齐之前，状态机调节延迟控制信号cc_ref以使参考时钟信号CKS移动至一相位位置之后，若检测到至少一个未经校准的第一延迟信号，则选择其中一个延迟信号进行校准；若所有的未经校准的第一延迟信号都没被检测到，则CKS继续向前移动一个单位相移。状态机监测鉴相器输出的鉴相结果信号，当检测到至少一个鉴相结果值为1(即，检测到至少一个未经校准的第一延迟信号)时，所述状态机选择鉴相结果值为1的时间数字转换器中的一个第一延迟信号进行校准，并且将所述参考时钟信号CKS再移回该相位位置。优选地，选择距离参考时钟信号的相位位置最近的第一延迟信号进行校准。
请参阅图6A至图6G，显示为以n＝7为例以最近距离校准方式校准输出脉冲信号的过程示意图。其中，图6A显示了各数控延迟线输出的未经校准的第一延迟信号D0，D1，…，D7。从图6B至图6G所示，P0至P7代表参考时钟信号CKS的不同相位移动位置。在此仅以上升沿对齐为例描述本申请的最近距离校准过程。
为了简洁起见，下面仅以参考时钟信号CKS处于P3位置为例简单描述对第一延迟信号的最近距离校准过程，值得注意的是，此时未经校正的第一延迟信号有D2、D4、D6、D5和D7：
首先，状态机根据鉴相器输出的鉴相结果信号，调节参考数控延迟线的延迟控制信号，控制所述参考时钟信号CKS移动到位置P3后，若未检测到任何未经校正的第一延迟信号(即，未检测到与第一延迟信号D2、D4、D6、D5和D7对应的鉴相器DDF2、DDF4、DDF6、DDF5和DDF7的鉴相结果为1)，则控制所述参考时钟信号CKS继续向前移动到位置P4。在位置P4，状态机检测到鉴相器DFF2和DFF4的鉴相结果值为1，则表明，未经校正的第一延迟信号有D2、D4、D6、D5和D7中，只有D2和D4距离CKS最近，而D6、D5和D7距离CKS较远；则状态机在较近距离的D2和D3中，按标号顺序选取其中一个(即D2)作为下一个待校正的延迟信号；同时，状态机控制参考时钟信号CKS返回到参考位置P3，作为下一个待校正的时间数字转换器(即tdc_2)的参考时钟信号。接着，所述鉴相器DFF2判断所述第一延迟信号D2的上升沿是否与当前参考时钟信号CKS的上升沿沿对齐并将鉴相结果信号Q2输出至所述状态机；若不对齐，则状态机根据鉴相器DFF2的鉴相结果信号Q2反馈调节所述校准控制信号cc2，以控制所述时间数字转换器tdc_2对所述第一延迟信号D2进行调节，直至第一延迟信号D2上升沿与当前的参考时钟信号CKS上升沿对齐；若对齐，则所述状态机保持所述校准控制信号不变，使得第一延迟信号D2保持在经校准的相位(即，完成对所述时间数字转换器tdc_2的校准)同时所述状态机调节所述参考数控延迟线的延迟控制信号使cc_ref＝cc_ref+1，以使所述参考时钟信号CKS向前移动一个单位相移(即，移动到P3位置)。再重复以上过程，直至整个时间数字转换模块的校准完成。为了简便起见，相同或类似内容不再进行赘述。
本实施例还提供一种数字锁相环，所述数字锁相环包括以上各实施例所描述的时间数字转换模块、参考数控延迟模块、状态机和译码器。所述译码器连接至所述时间数字转换模块的输出，用于将时间数字转换模块的输出译码成二进制输出，以便应用于诸如锁相环的接口。在所述时间数字转换模块校准完成后，状态机输出cal_en＝0，使时间数字转换模块进入正常工作模式。时间数字转换模块正常工作时测量所输入的第一时钟信号REF和第二时钟信号CK_FB的相位差并输出鉴相结果信号给译码器，然后译码器对鉴相结果信号进行译码并输出一个二进制数字字。
以下将结合图示对本实施例所提供的数字锁相环进行详细描述。请参阅图7，显示为数字锁相环的原理结构示意图。如图7所示，所述数字锁相环7包括时间数字转换模块及参考数控延迟模块71、状态机(TDC-State-Machine)72及译码器(Decoder)73。
继续参阅图7，所述数字锁相环7还包括分频器(Divider)74、数字控制振荡器(Digital-Control-Oscillator)75及数字滤波器(Digital Filter)76。所述译码器73与所述时间数字转换模块的若干输出端电性连接。在所述时间数字转换模块进入工作模式后，所述选择器选择所述分频器74输出的第二时钟信号CK_FB作为输出。所述数字控制振荡器76与所述分频器74电性连接。所述数字滤波器76与所述数字控制振荡器75电性连接。所述数字锁相环7中时间数字转换模块及参考数控延迟模块71和状态机(TDC-State-Machine)72所具有的功能分别与以上所述的时间数字转换器(TDC)11、参考数控延迟模块10和状态机12具有的相同功能，此处便不再赘述。本发明所述的方法的保护范围不限于本实施例列举的步骤执行顺序，凡是根据本发明的原理所做的现有技术的步骤增减、步骤替换所实现的方案都包括在本发明的保护范围内。
本发明所述的方法的实现装置包括但不限于本实施例列举的时间数字转换器的线性校准***的结构，凡是根据本发明的原理所做的现有技术的结构变形和替换，都包括在本发明的保护范围内。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡本发明所述信号校准方法/***/装置及数字锁相环设备在时间数字转换器进入工作模式之前，逐个修正每一个数字-时间转换器输出信号的相位，从而使时间数字转换器实现高分辨率，高线性度。所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (22)

1.一种时间数字转换器的线性校准***，其特征在于，所述时间数字转换器的线性校准***包括参考数控延迟模块、时间数字转换模块和状态机，在校正模式下，
所述参考数控延迟模块用于接收第一时钟信号，并对第一时钟信号进行延迟处理，以生成参考时钟信号；
所述时间数字转换模块被连接至所述参考数控延迟模块并且包括：
至少两个时间数字转换器，所述时间数字转换器用于接收第一时钟信号和参考时钟信号，并对所述第一时钟信号进行延时处理，以生成第一延迟信号，并且将所述第一延迟信号与所述参考时钟信号的相位进行比较并输出鉴相结果信号；
所述状态机被连接至所述参考数控延迟模块和所述时间数字转换模块，对于每个所述时间数字转换器，所述状态机生成控制所述参考数控延迟模块的延迟控制信号，通过所述延迟控制信号调整所述时间数字转换器的参考时钟信号，并根据鉴相结果信号反馈调节用于校准所述时间数字转换器的校准控制信号，以使所述第一延迟信号与所述参考时钟信号的相位对齐。
2.根据权利要求1所述的时间数字转换器的线性校准***，其特征在于，所述时间数字转换器包括：
数控延迟线，所述数控延迟线用于接收所述第一时钟信号，并在状态机的控制下对所述第一时钟信号进行延迟处理；
鉴相器，所述鉴相器与所述数控延迟线相连接，并且连接至所述参考数控延迟模块，所述鉴相器用于将所接收的第一延迟信号的上升沿或下降沿与所述参考时钟信号相应的上升沿或下降沿进行比较并输出鉴相结果信号给状态机。
3.根据权利要求2所述的时间数字转换器的线性校准***，其特征在于，所述参考数控延迟模块包括：
参考数控延迟线，所述参考数控延迟线用于接收第一时钟信号，并对所述第一时钟信号进行延迟处理，输出参考时钟信号。
4.根据权利要求3所述的时间数字转换器的线性校准***，其特征在于，所述状态机根据鉴相结果信号，调节所述参考数控延迟线的时钟延迟信号或对应的时间数字转换器的校准控制信号，直到鉴相器输出的鉴相结果信号指示所述第一延迟信号的上升沿或下降沿与所述参考时钟信号的相应的上升沿或下降沿对齐时为止。
5.根据权利要求4所述的时间数字转换器的线性校准***，其特征在于，所述状态机根据鉴相结果信号，反馈调节对应的校准控制信号，以控制所对应的时间数字转换器对所述第一延迟信号的上升沿或下降沿进行调节，直到所述第一延迟信号的上升沿或下降沿与所述参考时钟信号相应的上升沿或下降沿对齐为止。
6.根据权利要求3所述的时间数字转换器的线性校准***，其特征在于，所述状态机用于在所述鉴相结果信号指示所述第一延迟信号的上升沿或下降沿与所述参考时钟信号的相应上升沿或下降沿对齐时，保持当前校准控制信号不变，以使所述第一延迟信号保持在经校准的相位。
7.根据权利要求6所述的时间数字转换器的线性校准***，其特征在于，所述状态机还控制所述参考数控延迟线的延迟控制信号，以使所述参考时钟信号移动至少一个单位相移，并输出移动后的参考时钟信号。
8.根据权利要求2所述的时间数字转换器的线性校准***，其特征在于，所述鉴相器为D触发器。
9.根据权利要求3所述的时间数字转换器的线性校准***，其特征在于，所述参考数控延迟模块还包括选择器，所述选择器包括第一输入端和第二输入端，其中，所述第一输入端连接至所述参考数控延迟线的输出端；所述第二输入端接入一第二时钟信号，所述选择器的输出端连接至时间数字转换模块，所述选择器在所述状态机的控制下使所述时间数字转换模块在校准模式与工作模式之间切换。
10.根据权利要求9所述的时间数字转换器的线性校准***，其特征在于，在所述校正模式下，所述选择器用于输出所述参考时钟信号；在所述工作模式下，所述选择器用于输出所述第二时钟信号。
11.根据权利要求2所述的时间数字转换器的线性校准***，其特征在于，还包括加法器，所述加法器用于对鉴相结果进行累加或译码成二进制输出。
12.根据权利要求2所述的时间数字转换器的线性校准***，其特征在于，所述时间数字转换器两两之间设置有一延迟线。
13.一种时间数字转换器的线性校准方法，其特征在于，对于每个时间数字转换器，所述方法包括：
接收第一时钟信号，并对所述第一时钟信号进行延时处理，以生成第一延迟信号；
接收第一时钟信号，并所述第一时钟信号进行延时处理，以生成参考时钟信号；
生成延迟控制信号，通过所述延迟控制信号调整所述参考时钟信号，并将所述第一延迟信号与所述参考时钟信号的相位进行比较并输出鉴相结果信号；
根据鉴相结果信号调节用于校准时间数字转换器的校准控制信号，以使所述第一延迟信号与所述参考时钟信号的相位对齐。
14.根据权利要求13所述的时间数字转换器的线性校准方法，其特征在于，所述将所述第一延迟信号与所述参考时钟信号的相位进行比较包括：
将所述第一延迟信号的上升沿或下降沿与所述参考时钟信号相应的上升沿或下降沿进行比较。
15.根据权利要求14所述的时间数字转换器的线性校准方法，其特征在于，所述根据鉴相结果信号调节用于校准时间数字转换器的校准控制信号包括：
根据指示所述第一延迟信号的上升沿或下降沿未与所述参考时钟信号的相应的上升沿或下降沿对齐的鉴相结果信号，调节参考数控延迟线的时钟延迟信号或对应的时间数字转换器的校准控制信号。
16.根据权利要求15所述的时间数字转换器的线性校准方法，其特征在于，所述根据鉴相结果信号调节用于校准时间数字转换器的校准控制信号包括：
根据指示所述第一延迟信号的上升沿或下降沿未与所述参考时钟信号的相应的上升沿或下降沿对齐的鉴相结果信号，反馈调节所述校准控制信号，以控制时间数字转换器对所述第一延迟信号的上升沿或下降沿进行调节，直到所述第一延迟信号的上升沿或下降沿与所述参考时钟信号相应的上升沿或下降沿对齐。
17.根据权利要求15所述的时间数字转换器的线性校准方法，其特征在于，所述根据鉴相结果信号调节用于校准时间数字转换器的校准控制信号包括：
根据接收到的指示所述第一延迟信号的上升沿或下降沿与所述参考时钟信号的相应上升沿或下降沿对齐的鉴相结果信号，保持当前校准控制信号不变，以使所述第一延迟信号保持在经校准的相位。
18.根据权利要求17所述的时间数字转换器的线性校准方法，其特征在于，所述根据鉴相结果信号调节用于校准时间数字转换器的校准控制信号还包括：
使所述参考时钟信号移动至少一个单位相移，并输出移动后的参考时钟信号。
19.根据权利要求13所述的时间数字转换器的线性校准方法，其特征在于，按照各所述时间数字转换器的排列顺序对所有时间数字转换器逐个进行调节。
20.根据权利要求13所述的时间数字转换器的线性校准方法，其特征在于，对于当前未调节的所有时间数字转换器，对输出距离当前的参考时钟信号的相位最近的第一延迟信号的时间数字转换器进行调节。
21.一种数字锁相环，其特征在于，所述数字锁相环包括权利要求9所述的时间数字转换模块、参考数控延迟模块、状态机，以及译码器，
所述译码器连接至所述时间数字转换模块，在所述时间数字转换模块在正常工作模式时测量所输入的第一时钟信号和第二时钟信号的相位差并输出鉴相结果信号给译码器，译码器对鉴相结果信号进行译码成二进制输出。
22.根据权利要求21所述的数字锁相环，其特征在于，所述数字锁相环还包括：
分频器，所述分频器在所述时间数字转换器处于工作模式时，与所述选择器的第二输入端连接；
数字控制振荡器，所述数字控制振荡器与所述分频器连接；
数字滤波器，所述数字滤波器与所述数字控制振荡器连接。
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Denomination of invention: Linear calibration system, method, and digital phase-locked loop for time-digital converters

Granted publication date: 20230418

Pledgee: Renlai Electronic Technology (Shanghai) Co.,Ltd.

Pledgor: Montage LZ Technologies (Chengdu) Co.,Ltd.

Registration number: Y2024980016173