CN103684436A - 锁相环电路和使用锁相环来生成时钟信号的方法 - Google Patents

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Abstract

本发明涉及一种锁相环电路和使用锁相环来生成时钟信号的方法。提供了锁相环（PLL）架构，例如具有单独的数字积分控制路径和模拟比例控制路径的混合PLL架构。可以使用电荷泵电路实现模拟比例控制路径，所述电荷泵电路包括与CMOS开关串联的电阻器以生成控制电流（例如，Up/Down控制电流），所述控制电流用于调整向数控振荡器施加的控制电压。可以使用一系列Σ-Δ调制器实现数字积分控制路径，所述Σ-Δ调制器以不同频率工作，以便沿着所述数字积分控制路径将较高位数据信号转换为较低位数据信号。可以实现单个相位-频率检测器以生成控制信号，所述控制信号分别控制所述模拟比例控制路径和所述数字积分控制路径。

Description

锁相环电路和使用锁相环来生成时钟信号的方法
技术领域
本领域一般地涉及锁相环（PLL）架构，例如具有数字积分路径和模拟比例路径的混合PLL架构。
背景技术
一般而言，PLL是一种被设计为最小化两个信号之间的频率和/或相位差的电路。PLL电路广泛用于各种应用，其中必须包含彼此之间具有已知关系的两个信号。例如，将信息从发送设备传输到接收设备时，接收设备必须具有与发送设备的时钟同步的本地时钟，以便可以可靠地传输信息。
可以使用各种类型的已知架构实现PLL电路，其中PLL电路的正向控制路径包括单独的比例控制路径和积分控制路径。在全数字实施方式中，使用全数字组件实现比例控制路径和积分控制路径两者。全数字方法的优点是：可移植和可伸缩以便用于其它过程和应用。例如，诸如存储器件之类的复杂电路需要全数字PLL实施方式，其中某些类型的存储器件的***时钟例如必须与数据同步，以便可以可靠地将数据写入存储器或从存储器读取数据。虽然全数字PLL架构不需要模拟电路，但相位测量方案的数字特性可以导致输出频谱中的杂散。此外，全数字PLL的小信号参数可以对确定性抖动高度敏感，从而在存在电源噪声的情况下导致PLL传递函数更改。
在其它已知的双路径PLL架构中，PLL电路可以是“混合”框架，其中在控制路径中采用模拟和数字组件两者。例如，混合PLL架构可以包括数字积分控制路径和模拟比例控制路径。用于实现模拟比例控制路径的各种电路架构和方法都是本领域公知的，但这些技术的缺点是需要大量复杂的模拟电路。例如，在某些已知架构中，除了复杂的时数转换器（TDC）或复杂的可复位开关式电阻器滤波器之外，还需要多个运算放大器。
发明内容
本发明的示例性实施例一般地包括锁相环（PLL）架构，例如具有数字积分路径和模拟比例路径的混合PLL架构。
在一个实施例中，一种锁相环（PLL）电路包括相位及频率检测器（PFD）、数控振荡器（DCO）、数字积分控制路径、模拟比例控制路径以及反馈电路。所述PFD比较参考时钟信号与第一反馈时钟信号以确定所述参考时钟信号和第一反馈时钟信号之间的相位差和频率差，生成指示所述参考时钟信号和第一反馈时钟信号之间的频率差的第一控制信号，并生成指示所述参考时钟信号和第一反馈时钟信号之间的相位差的第二控制信号。所述DCO生成具有目标频率的输出信号。所述数字积分控制路径响应于从所述PFD输出的所述第一控制信号而生成第一DCO控制信号，以便将所述DCO的所述输出信号的频率调整到所述目标频率。所述模拟比例控制路径响应于从所述PFD输出的所述第二控制信号而生成第二DCO控制信号，以便调整所述DCO的所述输出信号的相位。所述反馈电路根据来自所述DCO的所述输出信号而生成所述第一反馈时钟信号。
在另一个示例性实施例中，所述模拟比例控制路径包括电荷泵电路，所述电荷泵电路响应于所述第二控制信号而调整所述电荷泵电路的输出节点上的模拟比例控制电压。所述电荷泵电路可以包括第一开关、第二开关、第一比例电阻器、第二比例电阻器、负载电阻器以及纹波电容器。所述第一开关和所述第一比例电阻器在第一电源节点和所述电荷泵电路的所述输出节点之间串联。所述第二比例电阻器和所述第二开关在所述输出节点和第二电源节点之间串联。所述负载电阻器连接在第三电源节点和所述输出节点之间。所述纹波电容器连接在所述第三电源节点和所述输出节点之间。将公共电压施加于所述第三电源节点。
在另一个示例性实施例中，所述数字积分控制路径包括接收从所述PFD输出的所述第一控制信号的数字积分器、连接到所述数字积分电路的输出端的第一Σ-Δ调制器，以及连接到所述第一Σ-Δ调制器的输出端的第二Σ-Δ调制器。所述数字积分器和所述第一Σ-Δ调制器使用由所述反馈电路生成的所述第一反馈时钟信号来工作。所述第二Σ-Δ调制器使用由所述反馈电路生成的第二反馈时钟信号来工作。所述第二反馈时钟信号的频率大于所述第一反馈时钟信号的频率。
在另一个示例性实施例中，所述数字积分控制路径可以进一步包括RC滤波器网络，所述RC滤波器网络连接在所述第二Σ-Δ调制器的输出端和所述DCO的抖动输入控制端口之间。
在另一个示例性实施例中，一种使用具有DCO（数控振荡器）的PLL（锁相环）来生成时钟信号的方法，包括：使用相位-频率检测器比较参考时钟信号与第一反馈时钟信号，所述相位-频率检测器被配置为确定所述参考时钟信号和第一反馈时钟信号之间的相位差和频率差，被配置为生成指示所述参考时钟信号和第一反馈时钟信号之间的频率差的第一控制信号，并被配置为生成指示所述参考时钟信号和第一反馈时钟信号之间的相位差的第二控制信号；向所述PLL的数字积分控制路径施加所述第一控制信号以生成第一DCO控制信号，以便将所述DCO的输出信号的频率调整到目标频率；向所述PLL的模拟比例控制路径施加所述第二控制信号以生成第二DCO控制信号，以便调整所述DCO的所述输出信号的相位；以及根据来自所述DCO的所述输出信号而生成所述第一反馈时钟信号。
在另一个示例性实施例中，一种使用具有DCO（数控振荡器）的PLL（锁相环）来生成时钟信号的方法，包括：使用相位-频率检测器比较参考时钟信号与第一反馈时钟信号，所述相位-频率检测器被配置为确定所述参考时钟信号和第一反馈时钟信号之间的相位差和频率差，并被配置为生成指示所述参考时钟信号和第一反馈时钟信号之间的频率差或相位差的第一控制信号；向所述PLL的数字积分控制路径施加所述第一控制信号以生成第一DCO控制信号，以便将所述DCO的输出信号的频率调整到目标频率；向所述PLL的数字比例控制路径施加所述第一控制信号以生成第二DCO控制信号，以便调整所述DCO的所述输出信号的相位；以及根据来自所述DCO的所述输出信号而生成所述第一反馈时钟信号，其中向所述PLL的所述数字积分控制路径施加所述第一控制信号以生成所述第一DCO控制信号包括：向数字积分器施加所述第一控制信号以生成第一数字信号；向第一Σ-Δ调制器施加所述第一数字信号以生成第二数字信号，其中所述第二数字信号的宽度小于所述第一数字信号的宽度；以及向第二Σ-Δ调制器施加所述第二数字信号以生成第三数字信号，其中所述第三数字信号的宽度小于所述第二数字信号的宽度。
从以下结合附图阅读的对本发明的示例性实施例的详细说明，本发明的这些和其他目标、特征以及优点将变得显而易见。
附图说明
图1是根据本发明的一个实施例的混合PLL电路的框图；
图2是根据本发明的一个示例性实施例的相位-频率检测器的示意电路图；
图3A和3B示意性地示出了根据本发明的一个示例性实施例的电荷泵电路，其可以在混合PLL电路的模拟比例控制路径中采用；
图4示意性地示出了根据本发明的一个示例性实施例的电荷泵电路，其可以在混合PLL电路的模拟比例控制路径中采用；
图5是根据本发明的另一个实施例的混合PLL电路的框图，其中在PLL电路的数字积分控制路径中实现一系列Σ-Δ电路；
图6是根据本发明的另一个实施例的混合PLL电路的框图，其中在PLL电路的数字积分控制路径中实现RC滤波器；
图7是根据本发明的一个示例性实施例的全数字PLL电路的框图，所述PLL电路具有包括一系列Σ-Δ调制器电路和RC滤波器的数字积分控制路径；以及
图8是根据本发明的另一个实施例的混合PLL电路800的框图，其中使用两个单独的相位-频率检测器来控制数字积分控制路径和模拟比例控制路径。
具体实施方式
现在，将针对锁相环（PLL）架构（例如具有数字积分路径和模拟比例路径的混合PLL架构），进一步详细地讨论示例性实施例。图1是根据本发明的一个实施例的混合PLL电路的框图。具体地说，图1示出了混合PLL电路100的架构，电路100包括相位-频率检测器110、数字积分控制路径120、模拟比例控制路径130、数控振荡器140（DCO）、输出缓冲器142和反馈路径150。数字积分控制路径120包括数字积分电路122、Σ-Δ（sigma-delta）电路124和频带控制电路126。反馈路径150包括生成第一时钟信号（CLK1）的第一时钟分频电路152，以及生成第二时钟信号（CLK2）的第二时钟分频电路154。第一时钟分频电路152（或预定标器电路）从DCO140接收输出信号OUT，并按照1/M（其中M例如可以是16）对OUT信号进行分频以生成CLK1。第一时钟信号CLK1驱动Σ-Δ电路124以生成1位控制信号，该控制信号被输入到DCO140的抖动输入控制端口。第二分频电路154可以是可编程分频电路，其按照可编程整数N对第一时钟信号CLK1进行分频以生成第二时钟信号CLK2。第二时钟信号CLK2以较低频率（低于第一时钟信号CLK1的频率）驱动数字积分电路122。第二时钟信号CLK2被反馈到相位-频率检测器110的输入端。
一般而言，PLL100通过从DCO140接收参考（REF）信号并生成OUT信号来工作，DCO140被锁相到REF信号。更具体地说，在图1的双路径PLL电路架构中，数字积分控制路径120和模拟比例控制路径130是正向控制路径，它们为DCO140提供控制信号，以便将OUT信号的相位和频率调整为与输入REF信号的相位和频率相同或相似。数字积分控制路径120工作以便在DCO输出信号OUT的频率和REF输入信号的频率之间检测到差异时，将平均DCO频率强制为正确的目标值，而模拟比例控制路径130工作以调整DCO输出信号OUT，以便瞬时更正OUT和REF信号之间的相位误差。在图1的示例性实施例中，PLL100工作以确保来自DCO140的输出信号OUT的频率是参考REF信号的频率的M*N倍。
更具体地说，相位-频率检测器110比较参考时钟REF与反馈时钟CLK2的到达边沿。相位-频率检测器110确定REF和CLK2信号之间是否存在频率差，并生成到数字积分路径的输出信号（例如，1位早-迟（early-late）数据），其指示哪个时钟频率较高。数字积分电路122（可以被实现为累加器（例如，24位累加器））接收相位-频率检测器110的输出，并生成被输入到Σ-Δ电路124和频带控制电路126的信号。例如，数字积分器122向频带控制电路126输出上溢-下溢（inc/dec）信号，其驱动DCO140中的一组（多行和多列）变抗器。频带控制电路126响应于来自数字积分电路122的inc/dec信号，生成数字控制信号以更改DCO电路140中的净电容，从而调谐输出信号OUT的频率。此外，还经由1阶Σ-Δ调制器电路124的抖动输出端，向DCO140应用累加器122的内部状态的给定数量（a）的最高有效位，以便调整DCO电路140中的1位驱动的变抗器的电容。
要指出的是，用于实现DCO电路140以及数字积分控制路径120的组件122、124和126的各种技术和电路对于本领域的技术人员来说是公知的，因此，本领域的技术人员不需要了解更详细的解释。例如，可以使用第8,138,840号美国专利（共同受让并在此全部引入作为参考）中公开的架构和方法来实现数字积分控制路径120。
相位-频率检测器110进一步通过比较REF与CLK2信号的到达边沿来工作，以便确定REF和CLK2信号之间是否存在相位差，并生成到模拟比例控制路径130的UP和DOWN控制信号。UP和DOWN控制信号的脉冲宽度编码了有关REF和CLK2信号之间的相位差（或相位误差）的信息。模拟比例控制路径130响应于UP和DOWN控制信号而生成被输入到DCO电路140的模拟控制信号，以便调谐DCO输出时钟信号OUT。模拟比例控制路径130提供低增益、高频率控制路径，以便在参考时钟REF和反馈时钟CLK2信号的频率相同或相似的情况下瞬时更正相位误差。在本发明的一个示例性实施例中，模拟比例控制路径130实现如图4中所示的电荷泵电路架构，将在下面进一步详细地解释该架构的细节。
在图1中所示的示例性实施例中，PLL100实现单个相位-频率检测器110以生成输出信号，以便控制数字积分控制路径120和模拟比例控制路径130（尽管可以实现单独的相位-频率检测器，如下面参考图8讨论的那样）。在本发明的一个示例性实施例中，使用图2中所示的架构实现相位-频率检测器110。具体地说，图2示出了相位-频率检测器110，其被实现为具有继电控制（bang-bang）相位-频率检测器框架。图2的继电控制相位检测器110包括第一边沿触发的D触发器200和第二边沿触发的D触发器202。第一和第二边沿触发的D触发器200和202的数据输入D与逻辑“高”电平关联。参考时钟REF被输入到第一边沿触发的D触发器200的时钟端口，反馈时钟信号CLK2被输入到第二边沿触发的D触发器202的时钟端口。第一和第二边沿触发的D触发器200和202的输出端Q分别连接到交叉耦合的“与非”门204和206的输入端。“与非”门204和206的输出端连接到MUTEX（互斥元件）块208。
此外，MUTEX208的输出端连接到交叉耦合的“与非”门212和214的输入端。第一“或非”门210的一个输入端连接到MUTEX208的一个输出端，另一个输入端连接到“与非”门214的输出端。第二“或非”门216的一个输入端连接到MUTEX208的第二输出端，另一个输入端连接到“与非”门212的输出端。“或非”门210和216的输出端连接到“或”门218的输入端。“或”门218的输出端连接到C存储元件220。边沿触发的D触发器200和202的Q输出端也连接到C存储元件220的输入端。C存储元件220的输出端连接到边沿触发的D触发器200和202的复位输入端口R。
图2中所示的示例性相位-频率检测器框架110在结构和操作上类似于共同受让的第7,443,251号美国专利（在此引入作为参考）中公开的相位-频率检测器。但是，图2中的相位-频率检测器110在输入锁存器（交叉耦合的“与非”门204和206）中实现，以便在给定周期内存储第一和第二边沿触发的D触发器200和202的输出。此外，第一和第二边沿触发的D触发器200和202的输出被用作UP和DOWN控制信号以便控制模拟比例路径130，此外还为C存储元件220提供输入以使第一和第二边沿触发的D触发器200和202复位。
C存储元件220的输出提供异步复位信号，以便将第一和第二边沿触发的D触发器200和202的输出复位到逻辑“0”。当C存储元件220的所有输入为高或所有输入为低时，C存储元件220的输出将改变。具体地说，当所有输入为高时，输出将更改为逻辑高，并且当所有输入为低时，输出将更改为低。C元件的输入的其它更改将不会导致输出的任何更改，并且C存储元件的输出将保持先前状态。
在操作中，当分别向第一和第二边沿触发的D触发器200和202的时钟端口施加时钟信号REF和CLK2的上升边沿时，第一和第二边沿触发的D触发器200和202的输出Q将从逻辑低（复位状态）更改为逻辑高（因为D输入与逻辑高关联）。输入锁存器（“与非”门204和206）在给定检测周期中捕获输入时钟状态。MUTEX208根据输入锁存器（204、206）的时钟输入状态，确定在特定检测周期内首先接收时钟信号REF和CLK2中的哪一个，并生成指示首先接收时钟信号REF或CLK2中的哪一个的输出信号。输出锁存器（“与非”门212和214）输出相应的控制信号REFLead和CLK2Lead，它们指示首先接收哪个时钟信号REF和CLK2。可以在上面引入的第7,443,251号美国专利中找到相位-频率检测器（类似于图2的相位-频率检测器110）的操作模式的细节。
可以使用电荷泵电路框架实现模拟比例控制路径，该框架响应从相位-频率检测器110输出的Up和Down控制信号。例如，图3A和3B示意性地示出了电荷泵电路，其可以在一个示例性实施例中的混合PLL电路的模拟比例控制路径中采用。具体地说，图3A示出了电荷泵电路300，其具有第一电流源302、第二电流源304、第一开关306、第二开关308、负载电阻器R1和纹波电容器Cripple（其中负载电阻器R1和负载纹波电容器Cripple形成环路滤波器）。第一电流源302连接到第一电源节点P1（例如，Vdd），第二电流源304连接到第二电源节点P2（例如，地），负载电阻器R1连接在第三电源节点P3（Vcm）和输出节点N1之间，纹波电容器Cripple连接在第三电源节点P3和输出节点N1之间。可以使用NMOS晶体管实现第一和第二开关306和308，可以使用高阻抗电流镜电路实现第一和第二电流源302和304。
例如，图3B示出了第二开关308，其被实现为NMOS晶体管，并且向NMOS晶体管308的栅极端施加Down控制脉冲。此外，图3B示出了被实现为电流镜的第二电流源304，该电流镜镜像参考电流Iref以生成输出电流IDown，该电流响应于Down控制信号而流过第二开关308（当激活第二开关时）。使用类似于图3B的电路框架实现第一开关306和第一电流源302。
图3A的电荷泵电路300具有公知的架构和操作模式，本领域的技术人员很容易理解该架构和操作模式。一般而言，第一和第二电流源302和304（例如，高输出阻抗电流源）用于生成所需的IUp和IDown电流，以便调整电荷泵电路300的输出节点N1上的比例控制电压Vprop，该电压施加给DCO140。响应于从相位频率检测电路110输出的相应Up和Down控制信号（脉冲），激活第一和第二开关306和308。具体地说，当从相位-频率检测器110接收的Down控制信号激活第二开关308时，电流IDown在输出节点N1和第二电源电压节点P2（例如，地）之间流过。当从相位-频率检测器110接收的Up控制信号激活第一开关302时，电流IUp在第一电源电压节点P1（例如，Vdd）和输出节点N1之间流过。在给定参考周期的非常短的时段内激活第一和第二开关306和308，以便从相应的第一和第二电流源302和304向负载电阻器R1施加电流IUp和IDown。
如上所述，在例如图1中所示的双路径PLL（具有单独的数字积分控制路径120）中，数字积分控制路径120将DCO140的平均输出频率OUT强制为正确的值。数字积分控制路径120的操作将Up和Down控制信号的平均值强制为与DCO140的输出信号OUT被锁相到输入参考信号REF时的稳态条件下相同。在稳态下，在大约相等的时间量内向负载电阻器R1施加电流IUp和IDown，使得输出节点N1上的比例控制电压Vprop大约等于施加给第三电源电压节点P3的共模电压Vcm。在一个示例性实施例中，共模电压Vcm被预选为电源电压的一半，即，Vcm=Vdd/2。因此，当PLL电路100为锁相时，比例控制电压Vprop保持接近于共模电压值Vcm，与输出信号OUT的频率无关。
模拟比例控制路径130工作以微调输出节点N1上的比例控制电压Vprop，以便瞬时更正相位误差。电荷泵300向负载电阻器R1施加IUp和IDown电流的窄脉冲，这使比例控制电压Vprop暂时远离共模电压值Vcm。比例路径电阻器R1将输出节点N1上的比例控制电压Vprop拉回到共模电压Vcm电平。
在图3A的电荷泵电路300中，期望IUp和IDown具有相等量级而不考虑输出频率，因为IUp和IDown之间的失配将导致参考杂散和相位偏移。在传统的单路径PLL中，必须在广泛的电压范围内保持两个电流IUp和IDown之间的匹配，从而迫使需要高阻抗电流源，如图3B中所示。但是，对于传统的CMOS工艺，在基于电荷泵的模拟比例路径中使用高阻抗电流源（例如，图3B）可能存在问题，因为电压余量变得更小，这将限制高阻抗电流源的工作。此外，使用电流参考镜可能引入不需要的噪声。
在例如图1中所示的双路径混合PLL电路（具有数字积分控制路径120）中，模拟比例控制路径130生成的比例控制电压Vprop不需要与共模控制电压Vcm相差太多。因此，可以在图1的模拟比例控制路径130中实现更简化、有限范围的电荷泵架构，其不会实现例如图3B中所示的高阻抗电流源。
图4示意性地示出了根据本发明的另一个示例性实施例的电荷泵电路，其可以在混合PLL电路的模拟比例控制路径中采用。图4的实施例示出了电荷泵架构400，其中使用串联电阻器和开关取代图3A/3B中的高阻抗电流源。具体地说，图4的电荷泵400包括第一开关402、第二开关404、第一比例电阻器406、第二比例电阻器408、负载电阻器R1和纹波电容器Cripple（其中负载电阻器R1和负载纹波电容器Cripple形成环路滤波器）。第一开关402和第一比例电阻器406在第一电源节点P1（例如，Vdd）和输出节点N1之间串联。第二比例电阻器408和第二开关404在输出节点N1和第二电源节点P2（例如，地）之间串联。负载电阻器R1连接在第三电源节点P3（Vcm）和输出节点N1之间，纹波电容器Cripple连接在第三电源节点P3和输出节点N1之间。
第一开关402可以被实现为PMOS晶体管，第二开关404可以被实现为NMOS晶体管。在一个示例性实施例中，第一和第二开关402和404被设计为具有大W/L比，从而导致相对于第一和第二比例电阻器406和408的电阻Rprop而言较小的“On（导通）”电阻。对于电源电压Vdd和输出控制电压Vprop，Up和Down电流将近似为IUp=(Vdd-Vprop)/Rprop和IDown=Vprop/Rprop，忽略开关402和404的串联电阻。当PLL电路处于锁相状态并具有零或非常小的相位误差时，IUp和IDown电流将接通（switch on）大约相等的时间。这将导致比例控制电压Vprop非常接近于公共电压中点值，即，Vprop≈Vdd/2。电流然后变成：
IUp=(Vdd-Vprop)/Rprop≈(Vdd-Vdd/2)/Rprop=Vdd/(2*Rprop)以及
IDown=Vprop/Rprop≈Vdd/(2*Rprop)，
其中当PLL电路为锁相时，IUp=IDown。
图4的示例性电荷泵架构可以在与单独数字积分控制路径120（单独的频率控制环路）并行工作的模拟比例控制路径130中实现，这将保证DCO140以正确的目标频率振荡。实际上，如上所述，当DCO140的输出信号OUT处于正确的目标频率时，模拟比例控制路径130只需更正暂时的相位扰动，因此比例路径控制电压Vprop从不需要远离其共模（中点）值Vcm。
与图3A的电荷泵架构（使用CMOS电流镜生成IUp和IDown电流）相比，使用如图4中所示的电荷泵架构具有多种优势。例如，与传统电荷泵中的CMOS电流源相比，比例电阻器406和408产生极小的噪声。具体地说，在低频偏移（低于1兆赫），电阻器和开关配置的闪烁噪声贡献可以比高阻抗电流源小几个数量级。此外，在低余量CMOS工艺中实现高阻抗电流源正变得越来越困难。采用纳米工艺的CMOS晶体管未被优化为用作与高输出阻抗完美匹配的电流镜。此外，图4的电荷泵电路400不需要在芯片周围生成或分布参考电流。此外，可以使用相同类型的电阻器实现图4中的比例电阻器406和408，因此，可以使用公知的物理布局技术（例如，公共重心）完美匹配电阻器406与408。这在具有高阻抗电流源的电荷泵中是不可能的，在具有高阻抗电流源的电荷泵中，使用NMOS晶体管生成Down电流并且使用PMOS晶体管生成Up电流。
在图1的示例性实施例中，在控制DCO140之前，数字积分器122的输出必须从时钟域CLK2上的“a”位信号转换为时钟域CLK2上的1位信号。在图1的示例性实施例中，时钟信号CLK2远快于时钟信号CLK1。使用大数据宽度并以高频运行Σ-Δ电路块124会是一个难题。由于此原因，在Σ-Δ调制器124之前，通常应用某些方法以便将数据宽度“a”量化为较小的数据宽度“b”，或者只需不考虑从数字积分电路122输出的控制信号的某些最低有效位。但是，此量化可能导致性能下降，例如以PLL限制周期的形式。
根据本发明的一个示例性实施例，可以在图1的PLL电路100的数字积分控制路径120中使用额外的Σ-Δ调制器，以便在传递给时钟域CLK1之前，在较慢的时钟域CLK2上将宽度为“a”的控制信号转换为宽度为“b”的控制信号。具体地说，图5是根据本发明的另一个实施例的PLL电路的框图，其中在PLL电路的数字积分控制路径中实现一系列Σ-Δ调制器电路。图5示出了混合PLL电路500的架构，其类似于图1的PLL电路100，只是图5中所示的数字积分控制路径520包括第二Σ-Δ电路块128，电路块128以较慢的时钟信号CLK2工作，以便将来自数字积分器的宽度为“a”的输出信号转换为宽度为“b”的控制信号，其中Σ-Δ电路124将较低数据宽度信号“b”转换为较快时钟域CLK1上的1位信号。因为时钟信号CLK2慢于时钟信号CLK1，所以第一Σ-Δ电路128可以适应较大的数据宽度“a”，其中第二较快的Σ-Δ电路124可以很容易地适应较小的数据宽度“b”。
在图1和5的示例性实施例中，数字积分控制路径120和520控制DCO140的数字频带（经由频带控制电路126）以及DCO140中的1位变抗器，DCO140由1阶Σ-Δ调制器124驱动。一般而言，Σ-Δ调制器（例如，块124）具有在其输出频谱中产生高频假成分的公知属性。此假成分可以通过向输出频谱中添加噪声而降低PLL的性能。在本发明的一个示例性实施例中，可以通过在Σ-Δ调制器124和DCO140的1位控制端口之间添加额外的RC滤波器来减小该噪声。
例如，图6是根据本发明的另一个实施例的PLL电路的框图，其中在PLL电路的数字积分控制路径中实现RC滤波器。具体地说，图6示出了混合PLL电路600的架构，其类似于图5的PLL电路500，只是图6中所示的数字积分控制路径620在Σ-Δ调制器124和DCO140的1位控制端口之间包括RC滤波器622。RC滤波器622防止从Σ-Δ调制器124输出的高频噪声到达DCO140。频带控制电路126的输出保持未滤波。因为RC滤波器622与数字积分电路122（累加器）串联，所以RC滤波器622的电容中的电荷漏泄导致杂散或偏移，如同模拟PLL的积分路径中的电容漏泄那样。
在本发明的其它示例性实施例中，可以实现全数字PLL电路，其具有包括一系列Σ-Δ调制器电路和/或RC滤波器的数字积分控制路径，例如图7中所示。具体地说，图7示出了数字PLL电路700的架构，其具有类似于图6中所示的数字积分控制路径620（具有一系列Σ-Δ调制器128和124以及可选的RC滤波器622）。图7的PLL电路700包括数字比例路径，其包括可编程的选择器电路730。在图7的示例性实施例中，相位-频率检测器710将信号（例如，1位早-迟数据）输出到数字积分路径620以及数字比例路径中的选择器730。可以使用图2的架构实现相位-频率检测器710，但其中将REF Lead和CLK2 Lead信号输出到积分路径和比例路径两者，将Up和Down信号仅输入到C存储元件220以使输入边沿触发的D触发器200和202复位。在图7的示例性实施例中，数字比例路径的增益在可编程选择器730中设置，选择器730将PFD输出直接传递给DCO140的数字控制输入端口。
在上面讨论的示例性实施例中，使用单个相位-频率检测器生成到积分路径和比例路径两者的输出信号。在本发明的其它实施例中，可以针对比例控制路径和积分控制路径使用单独的相位频率检测器电路。例如，图8是根据本发明的另一个实施例的混合PLL电路800的框图，其中使用两个单独的相位-频率检测器810和812控制数字积分控制路径622和模拟比例控制路径130。在图8的示例性实施例中，第一相位-频率检测器810用于控制数字积分控制路径622，第二相位-频率检测器812用于控制模拟比例控制路径130。在所述示例性实施例中，可以使用上面讨论的架构和技术实现模拟比例控制路径130和数字积分控制路径622。可以使用图2的架构或其它公知技术实现不同的相位-频率检测器810和812，具体取决于给定应用。
本发明的其他方面提供了PLL电路，它们可以用于具有各种模拟和数字集成电路的集成电路芯片。具体地说，可以制造集成电路管芯，它们具有形成模拟和/或数字电路的PLL电路和其它半导体器件，例如场效应晶体管、双极晶体管、金属氧化物半导体晶体管、二极管、电阻器、电容器、电感器等。PLL电路可以在半导体衬底之上或之内形成，管芯也包括衬底。可以在应用、硬件和/或电子***中采用根据本发明的集成电路。用于实现本发明的合适硬件和***可以包括但不限于个人计算机、通信网络、电子商务***、便携式通信设备（例如，蜂窝电话）、固态介质存储设备、功能电路等。包含此类集成电路的***和硬件被视为本发明的一部分。给予了在此提供的本发明的教导后，本领域的技术人员将能够构想本发明的技术的其它实施方式和应用。
尽管参考附图在此描述了本发明的示例性实施例，但是应当理解，本发明并不限于这些精确的实施例，并且在不偏离所附权利要求的范围的情况下，本领域的技术人员可以对本发明做出各种其它更改和修改。

Claims (27)

1.一种锁相环PLL电路，包括：
相位及频率检测器PFD，其比较参考时钟信号与第一反馈时钟信号以确定所述参考时钟信号和第一反馈时钟信号之间的相位差和频率差，生成指示所述参考时钟信号和第一反馈时钟信号之间的频率差的第一控制信号，并生成指示所述参考时钟信号和第一反馈时钟信号之间的相位差的第二控制信号；
数控振荡器DCO，其生成具有目标频率的输出信号；
数字积分控制路径，其响应从所述PFD输出的所述第一控制信号以生成第一DCO控制信号，以便将所述DCO的所述输出信号的频率调整到所述目标频率；
模拟比例控制路径，其响应从所述PFD输出的所述第二控制信号以生成第二DCO控制信号，以便调整所述DCO的所述输出信号的相位；以及
反馈电路，其用于根据来自所述DCO的所述输出信号而生成所述第一反馈时钟信号。
2.根据权利要求1的PLL电路，其中所述模拟比例控制路径包括电荷泵电路，所述电荷泵电路响应于所述第二控制信号而调整所述电荷泵电路的输出节点上的模拟比例控制电压。
3.根据权利要求2的PLL电路，其中所述电荷泵电路包括：
第一开关；
第二开关；
第一比例电阻器；
第二比例电阻器；
负载电阻器；以及
纹波电容器，
其中所述第一开关和所述第一比例电阻器在第一电源节点和所述电荷泵电路的所述输出节点之间串联，
其中所述第二比例电阻器和所述第二开关在所述输出节点和第二电源节点之间串联，
其中所述负载电阻器连接在第三电源节点和所述输出节点之间，
其中所述纹波电容器连接在所述第三电源节点和所述输出节点之间，以及
其中将公共电压施加于所述第三电源节点。
4.根据权利要求1的PLL电路，其中所述数字积分控制路径包括：
数字积分器，其接收从所述PFD输出的所述第一控制信号；
第一Σ-Δ调制器，其连接到所述数字积分电路的输出端；
第二Σ-Δ调制器，其连接到所述第一Σ-Δ调制器的输出端；
其中所述数字积分器和所述第一Σ-Δ调制器使用由所述反馈电路生成的所述第一反馈时钟信号来工作，
其中所述第二Σ-Δ调制器使用由所述反馈电路生成的第二反馈时钟信号来工作，
其中所述第二反馈时钟信号的频率大于所述第一反馈时钟信号的频率。
5.根据权利要求4的PLL电路，其中所述数字积分控制路径进一步包括RC滤波器网络，所述RC滤波器网络连接在所述第二Σ-Δ调制器的输出端和所述DCO的抖动输入控制端口之间。
6.根据权利要求4的PLL电路，其中所述数字积分控制路径进一步包括频带控制电路，所述频带控制电路连接到所述数字积分器的第二输出端，其中所述频带控制电路响应从所述数字积分器输出的控制信号以生成第二DCO控制信号，以便将所述DCO的所述输出信号的频率调整到所述目标频率。
7.根据权利要求1的PLL电路，其中所述数字积分控制路径包括：
数字积分器，其接收从所述PFD输出的所述第一控制信号；
Σ-Δ调制器，其连接到所述数字积分电路的输出端；以及
RC滤波器网络，其连接在所述Σ-Δ调制器的输出端和所述DCO的抖动输入控制端口之间，
其中所述数字积分器使用由所述反馈电路生成的所述第一反馈时钟信号来工作，以及
其中所述Σ-Δ调制器使用由所述反馈电路生成的第二反馈时钟信号来工作，
其中所述第二反馈时钟信号的频率大于所述第一反馈时钟信号的频率。
8.根据权利要求7的PLL电路，其中所述数字积分控制路径进一步包括频带控制电路，所述频带控制电路连接到所述数字积分器的第二输出端，其中所述频带控制电路响应于从所述数字积分器输出的控制信号而生成第二DCO控制信号，以便将所述DCO的所述输出信号的频率调整到所述目标频率。
9.一种锁相环PLL电路，包括：
相位及频率检测器PFD，其比较参考时钟信号与第一反馈时钟信号以确定所述参考时钟信号和第一反馈时钟信号之间的相位差和频率差，生成指示所述参考时钟信号和第一反馈时钟信号之间的频率或相位差的第一控制信号；
数控振荡器DCO，其生成具有目标频率的输出信号；
数字积分控制路径，其响应从所述PFD输出的所述第一控制信号以生成第一DCO控制信号，以便将所述DCO的所述输出信号的频率调整到所述目标频率；
数字比例控制路径，其响应从所述PFD输出的所述第一控制信号以生成第二DCO控制信号，以便调整所述DCO的所述输出信号的相位；以及
反馈电路，其用于根据来自所述DCO的所述输出信号而生成所述第一反馈时钟信号，
其中所述数字积分控制路径包括：
数字积分器，其接收从所述PFD输出的所述第一控制信号；
第一Σ-Δ调制器，其连接到所述数字积分电路的输出端；
第二Σ-Δ调制器，其连接到所述第一Σ-Δ调制器的输出端；
其中所述数字积分器和所述第一Σ-Δ调制器使用由所述反馈电路生成的所述第一反馈时钟信号来工作，
其中所述第二Σ-Δ调制器使用由所述反馈电路生成的第二反馈时钟信号来工作，
其中所述第二反馈时钟信号的频率大于所述第一反馈时钟信号的频率。
10.根据权利要求9的PLL电路，其中所述数字积分控制路径进一步包括RC滤波器网络，所述RC滤波器网络连接在所述第二Σ-Δ调制器的输出端和所述DCO的抖动输入控制端口之间。
11.一种锁相环PLL电路，包括：
第一相位及频率检测器PFD，其比较参考时钟信号与第一反馈时钟信号以确定所述参考时钟信号和第一反馈时钟信号之间的频率差，并生成指示所述参考时钟信号和第一反馈时钟信号之间的频率差的第一控制信号；
第二PFD，其比较所述参考时钟信号与所述第一反馈时钟信号以确定所述参考时钟信号和第一反馈时钟信号之间的相位差，并生成指示所述参考时钟信号和第一反馈时钟信号之间的相位差的第二控制信号；
数控振荡器DCO，其生成具有目标频率的输出信号；
数字积分控制路径，其响应从所述第一PFD输出的所述第一控制信号以生成第一DCO控制信号，以便将所述DCO的所述输出信号的频率调整到所述目标频率；
模拟比例控制路径，其响应从所述第二PFD输出的所述第二控制信号以生成第二DCO控制信号，以便调整所述DCO的所述输出信号的相位；以及
反馈电路，其用于根据来自所述DCO的所述输出信号而生成所述第一反馈时钟信号，
其中所述模拟比例控制路径包括电荷泵电路，所述电荷泵电路响应于所述第二控制信号而调整所述电荷泵电路的输出节点上的模拟比例控制电压，其中所述电荷泵电路包括：
第一开关；
第二开关；
第一比例电阻器；
第二比例电阻器；
负载电阻器；以及
纹波电容器，
其中所述第一开关和所述第一比例电阻器在第一电源节点和所述电荷泵电路的所述输出节点之间串联，
其中所述第二比例电阻器和所述第二开关在所述输出节点和第二电源节点之间串联，
其中所述负载电阻器连接在第三电源节点和所述输出节点之间，
其中所述纹波电容器连接在所述第三电源节点和所述输出节点之间，以及
其中将公共电压施加于所述第三电源节点。
12.根据权利要求11的PLL电路，其中所述数字积分控制路径包括：
数字积分器，其接收从所述PFD输出的所述第一控制信号；
第一Σ-Δ调制器，其连接到所述数字积分电路的输出端；
第二Σ-Δ调制器，其连接到所述第一Σ-Δ调制器的输出端；
其中所述数字积分器和所述第一Σ-Δ调制器使用由所述反馈电路生成的所述第一反馈时钟信号来工作，
其中所述第二Σ-Δ调制器使用由所述反馈电路生成的第二反馈时钟信号来工作，
其中所述第二反馈时钟信号的频率大于所述第一反馈时钟信号的频率。
13.根据权利要求12的PLL电路，其中所述数字积分控制路径进一步包括RC滤波器网络，所述RC滤波器网络连接在所述第二Σ-Δ调制器的输出端和所述DCO的抖动输入控制端口之间。
14.根据权利要求12的PLL电路，其中所述数字积分控制路径进一步包括频带控制电路，所述频带控制电路连接到所述数字积分器的第二输出端，其中所述频带控制电路响应于从所述数字积分器输出的控制信号而生成第二DCO控制信号，以便将所述DCO的所述输出信号的频率调整到所述目标频率。
15.根据权利要求11的PLL电路，其中所述数字积分控制路径包括：
数字积分器，其接收从所述PFD输出的所述第一控制信号；
Σ-Δ调制器，其连接到所述数字积分电路的输出端；以及
RC滤波器网络，其连接在所述Σ-Δ调制器的输出端和所述DCO的抖动输入控制端口之间，
其中所述数字积分器使用由所述反馈电路生成的所述第一反馈时钟信号来工作，以及
其中所述Σ-Δ调制器使用由所述反馈电路生成的第二反馈时钟信号来工作，
其中所述第二反馈时钟信号的频率大于所述第一反馈时钟信号的频率。
16.根据权利要求15的PLL电路，其中所述数字积分控制路径进一步包括频带控制电路，所述频带控制电路连接到所述数字积分器的第二输出端，其中所述频带控制电路响应于从所述数字积分器输出的控制信号而生成第二DCO控制信号，以便将所述DCO的所述输出信号的频率调整到所述目标频率。
17.一种使用具有数控振荡器DCO的锁相环PLL来生成时钟信号的方法，包括：
使用相位-频率检测器比较参考时钟信号与第一反馈时钟信号，所述相位-频率检测器被配置为确定所述参考时钟信号和第一反馈时钟信号之间的相位差和频率差，被配置为生成指示所述参考时钟信号和第一反馈时钟信号之间的频率差的第一控制信号，并被配置为生成指示所述参考时钟信号和第一反馈时钟信号之间的相位差的第二控制信号；
向所述PLL的数字积分控制路径施加所述第一控制信号以生成第一DCO控制信号，以便将所述DCO的输出信号的频率调整到目标频率；
向所述PLL的模拟比例控制路径施加所述第二控制信号以生成第二DCO控制信号，以便调整所述DCO的所述输出信号的相位；以及
根据来自所述DCO的所述输出信号而生成所述第一反馈时钟信号。
18.根据权利要求17的方法，其中向所述PLL的模拟比例控制路径施加所述第二控制信号以生成第二DCO控制信号包括：向电荷泵电路施加所述第二控制信号，以便调整所述电荷泵电路的输出节点上的模拟比例控制电压。
19.根据权利要求18的方法，其中向所述电荷泵电路施加所述第二控制信号以调整所述电荷泵电路的输出节点上的模拟比例控制电压包括：使用所述第二控制信号可切换地激活和停用第一和第二开关，以便生成第一和第二电流，所述第一和第二电流流过分别连接到所述电荷泵电路的所述输出节点以及连接到所述第一和第二开关的第一和第二电阻器。
20.根据权利要求17的方法，其中向所述PLL的数字积分控制路径施加所述第一控制信号以生成第一DCO控制信号包括：
向数字积分器施加所述第一控制信号以生成第一数字信号；
向第一Σ-Δ调制器施加所述第一数字信号以生成第二数字信号，其中所述第二数字信号的宽度小于所述第一数字信号的宽度；以及
向第二Σ-Δ调制器施加所述第二数字信号以生成第三数字信号，其中所述第三数字信号的宽度小于所述第二数字信号的宽度。
21.根据权利要求20的方法，其中所述第三数字信号是输入到所述DCO的抖动输入端的1位信号。
22.根据权利要求20的方法，还包括：
使用所述第一反馈时钟信号驱动所述数字积分器和所述第一Σ-Δ调制器；以及
使用第二反馈时钟信号驱动所述第二Σ-Δ调制器，
其中所述第二反馈时钟信号的频率大于所述第一反馈时钟信号的频率。
23.根据权利要求20的方法，还包括使用RC滤波器网络对从所述第二Σ-Δ调制器输出的所述第三数字信号进行滤波。
24.一种使用具有数控振荡器DCO的锁相环PLL来生成时钟信号的方法，包括：
使用相位-频率检测器比较参考时钟信号与第一反馈时钟信号，所述相位-频率检测器被配置为确定所述参考时钟信号和第一反馈时钟信号之间的相位差和频率差，并被配置为生成指示所述参考时钟信号和第一反馈时钟信号之间的频率差或相位差的第一控制信号；
向所述PLL的数字积分控制路径施加所述第一控制信号以生成第一DCO控制信号，以便将所述DCO的输出信号的频率调整到目标频率；
向所述PLL的数字比例控制路径施加所述第一控制信号以生成第二DCO控制信号，以便调整所述DCO的所述输出信号的相位；以及
根据来自所述DCO的所述输出信号而生成所述第一反馈时钟信号，
其中向所述PLL的所述数字积分控制路径施加所述第一控制信号以生成所述第一DCO控制信号包括：
向数字积分器施加所述第一控制信号以生成第一数字信号；
向第一Σ-Δ调制器施加所述第一数字信号以生成第二数字信号，其中所述第二数字信号的宽度小于所述第一数字信号的宽度；以及
向第二Σ-Δ调制器施加所述第二数字信号以生成第三数字信号，其中所述第三数字信号的宽度小于所述第二数字信号的宽度。
25.根据权利要求24的方法，其中所述第三数字信号是输入到所述DCO的抖动输入端的1位信号。
26.根据权利要求24的方法，还包括：
使用所述第一反馈时钟信号驱动所述数字积分器和所述第一Σ-Δ调制器；以及
使用第二反馈时钟信号驱动所述第二Σ-Δ调制器，
其中所述第二反馈时钟信号的频率大于所述第一反馈时钟信号的频率。
27.根据权利要求24的方法，还包括使用RC滤波器网络对从所述第二Σ-Δ调制器输出的所述第三数字信号进行滤波。
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