CN109616048B - 移位寄存器单元及驱动方法、栅极驱动电路、显示装置 - Google Patents

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Abstract

本发明提供一种移位寄存器单元及驱动方法、栅极驱动电路、显示装置，涉及显示技术领域，用于解决GOA产生额外功耗的问题。移位寄存器单元包括第一下拉控制子电路，配置为将复位信号端的信号传输至储能子电路和选择节点；第二下拉控制子电路，配置为在上拉节点的控制下，将第一电压端的信号传输至储能子电路和选择节点；储能子电路，配置为对传输至储能子电路的信号进行存储，还配置为将存储在储能子电路内的信号传输至选择节点；第一下拉子电路，配置为将第一电压端的信号传输至上拉节点和信号输出端；第二下拉子电路，配置为将第一电压端的信号传输至上拉节点和信号输出端；输出子电路，配置为将时钟信号端的信号传输至信号输出端。

Description

移位寄存器单元及驱动方法、栅极驱动电路、显示装置
技术领域
本发明涉及显示技术领域，尤其涉及移位寄存器单元及驱动方法、栅极驱动电路、显示装置。
背景技术
近些年来显示器的发展呈现出了高集成度，低成本的发展趋势。其中一项非常重要的技术就是GOA(Gate Driver on Array，集成栅极驱动电路)技术量产化的实现。利用GOA技术将栅极驱动电路集成在显示面板的阵列基板上，从而可以省掉栅极驱动集成电路部分，以从材料成本和制作工艺两方面降低产品成本。这种利用GOA技术集成在阵列基板上的栅极开关电路也称为GOA电路或移位寄存器电路，其中该栅极开关电路中的每个移位寄存器单元也称GOA单元。
现有技术中提供的GOA单元，如图1所示，包括下拉控制子电路01，在拉高下拉节点PD的电位的阶段，第一薄膜晶体管T1接收第一电压端V1的信号，控制第二薄膜晶体管T2开启，以拉高上拉节点PD的电位，对GOA单元进行降噪。但在显示阶段，上拉节点PU输入高电平时，第三薄膜晶体管T3开启，第一薄膜晶体管T1也开启，第三薄膜晶体管T3和第一薄膜晶体管T1之间形成通路，产生额外功耗，不利于低功耗产品的设计。
发明内容
本发明的实施例提供一种移位寄存器单元及驱动方法、栅极驱动电路、显示装置，用于解决移位寄存器单元产生额外功耗，导致产品功耗升高的问题。
为达到上述目的，本发明的实施例采用如下技术方案：
第一方面，提供一种移位寄存器单元，包括：第一下拉控制子电路，与复位信号端、储能子电路以及选择节点电连接，配置为在所述复位信号端的控制下，将所述复位信号端的信号传输至所述储能子电路和所述选择节点；第二下拉控制子电路，与上拉节点、第一电压端、所述储能子电路以及所述选择节点电连接，配置为在所述上拉节点的控制下，将所述第一电压端的信号传输至所述储能子电路和所述选择节点；所述储能子电路，还与所述第一电压端以及所述选择节点电连接，配置为对传输至所述储能子电路的信号进行存储，还配置为将存储在所述储能子电路内的信号传输至所述选择节点；第一下拉子电路，与所述选择节点、第二电压端、所述第一电压端、所述上拉节点以及信号输出端电连接，配置为在所述第二电压端和所述选择节点的控制下，将所述第一电压端的信号传输至所述上拉节点和所述信号输出端；第二下拉子电路，与所述选择节点、第三电压端、所述第一电压端、所述上拉节点以及信号输出端电连接，配置为在所述第三电压端和所述选择节点的控制下，将所述第一电压端的信号传输至所述上拉节点和所述信号输出端；输出子电路，与所述上拉节点、时钟信号端以及所述信号输出端电连接，配置为在所述上拉节点的控制下，将所述时钟信号端的信号传输至所述信号输出端。
可选的，所述移位寄存器单元还包括：初始化子电路，与初始化信号端、所述储能子电路以及所述选择节点电连接，配置为在所述初始化信号端的控制下，将所述初始化信号端的信号传输至所述储能子电路和所述选择节点。
可选的，所述移位寄存器单元还包括：第一输入子电路，与信号输入端以及所述上拉节点电连接，配置为在所述信号输入端的控制下，将所述信号输入端的信号传输至所述上拉节点。
可选的，所述移位寄存器单元还包括：第二输入子电路，与所述复位信号端、所述第一电压端以及所述上拉节点电连接，配置为在所述复位信号端的控制下，将所述第一电压端的信号传输至所述上拉节点。
可选的，所述移位寄存器单元还包括：复位子电路，与所述复位信号端、所述第一电压端以及所述信号输出端电连接，配置为在所述复位信号端的控制下，将所述第一电压端的信号传输至所述信号输出端。
可选的，所述第一下拉控制子电路包括第一晶体管；所述第一晶体管的栅极连接所述复位信号端，所述第一晶体管的第一极连接所述复位信号端，所述第一晶体管的第二极连接所述储能子电路和所述选择节点。
可选的，所述第二下拉控制子电路包括第二晶体管；所述第二晶体管的栅极连接所述上拉节点，所述第二晶体管的第一极连接所述储能子电路和所述选择节点，所述第二晶体管的第二极连接所述第一电压端。
可选的，所述储能子电路包括第一电容，所述第一电容的第一端连接所述第一下拉控制子电路、所述第二下拉控制子电路以及所述选择节点，所述第一电容的第二端连接所述第一电压端。
可选的，所述第一下拉子电路包括第三晶体管、第四晶体管和第五晶体管；所述第三晶体管的栅极连接所述第二电压端，所述第三晶体管的第一极连接第一下拉节点，所述第三晶体管的第二极连接所述选择节点；所述第四晶体管的栅极连接所述第一下拉节点，所述第四晶体管的第一极连接所述上拉节点，所述第四晶体管的第二极连接所述第一电压端；所述第五晶体管的栅极连接所述第一下拉节点，所述第五晶体管的第一极连接所述信号输出端，所述第五晶体管的第二极连接所述第一电压端。
可选的，所述第二下拉子电路包括第六晶体管、第七晶体管和第八晶体管；所述第六晶体管的栅极连接所述第三电压端，所述第六晶体管的第一极连接所述选择节点，所述第六晶体管的第二极连接第二下拉节点；所述第七晶体管的栅极连接所述第二下拉节点，所述第七晶体管的第一极连接所述上拉节点，所述第七晶体管的第二极连接所述第一电压端；所述第八晶体管的栅极连接所述第二下拉节点，所述第八晶体管的第一极连接所述信号输出端，所述第八晶体管的第二极连接所述第一电压端。
可选的，所述初始化子电路包括第九晶体管；所述第九晶体管的栅极连接所述初始化信号端，所述第九晶体管的第一极连接所述初始化信号端，所述第九晶体管的第二极连接所述储能子电路和所述选择节点。
可选的，所述初始化子电路包括第九晶体管和第十晶体管；所述第九晶体管的栅极连接所述初始化信号端，所述第九晶体管的第一极连接所述初始化信号端，所述第九晶体管的第二极连接所述储能子电路和所述选择节点；所述第十晶体管的栅极连接所述初始化信号端，所述第十晶体管的第一极连接所述上拉节点，所述第十晶体管的第二极连接所述第一电压端。
可选的，所述第一输入子电路，包括第十一晶体管，所述第十一晶体管的栅极连接所述信号输入端，所述第十一晶体管的第一极连接所述信号输入端，所述第十一晶体管的第二极连接所述上拉节点。
可选的，所述第二输入子电路，包括第十二晶体管，所述第十二晶体管的栅极连接所述复位信号端，所述第十二晶体管的第一极连接所述上拉节点，所述第十二晶体管的第二极连接所述第一电压端。
可选的，所述输出子电路，包括第二电容和第十三晶体管，所述第二电容的第一端连接所述上拉节点，所述第二电容的第二端连接所述信号输出端；所述第十三晶体管的栅极连接所述上拉节点和所述第二电容的第一端，所述第十三晶体管的第一极连接所述时钟信号端，所述第十三晶体管的第二极连接所述信号输出端。
可选的，所述复位子电路，包括第十四晶体管，所述第十四晶体管的栅极连接所述复位信号端，所述第十四晶体管的第一极连接所述信号输出端，所述第十四晶体管的第二极连接所述第一电压端。
第二方面，提供一种栅极驱动电路，包括至少两级级联的如第一方面任一项所述的移位寄存器单元；所述第一级移位寄存器单元的信号输入端与起始信号端相连接；除了所述第一级移位寄存器单元以外，每一级移位寄存器单元的信号输入端与其上一级移位寄存器单元的信号输出端相连接；除了最后一级移位寄存器单元以外，每一级移位寄存器单元的复位信号端与其下一级移位寄存器单元的信号输出端相连接；所述最后一级移位寄存器单元的复位信号端连接初始化信号端或所述起始信号端。
可选的，所述起始信号端与初始化信号端为同一信号端，所述第一级移位寄存器单元为权利要求1所述的移位寄存器单元。
第三方面，提供一种显示装置，包括第二方面所述的栅极驱动电路。
第四方面，提供一种如第一方面所述的移位寄存器单元的驱动方法，包括：第一阶段：输出子电路在上拉节点的控制下，将时钟信号端的时钟信号传输至信号输出端，信号输出端输出栅极扫描开启信号；第二下拉控制子电路在上拉节点的控制下，将第一电压端的信号传输至选择节点和储能子电路，所述储能子电路对所述第一电压端的信号进行存储；第二电压端输入开启信号，第一下拉子电路在所述选择节点的控制下截止，同时，第二下拉子电路在第三电压端输入的截止信号的控制下截止；所述第二下拉控制子电路在所述上拉节点的控制下截止，所述储能子电路将存储在所述储能子电路内部的信号释放至所述选择节点；所述第二电压端输入开启信号，所述第一下拉子电路在所述选择节点的控制下截止；第二阶段：第一下拉控制子电路在复位信号端输入的开启信号的控制下，将所述复位信号端的信号传输至所述选择节点和所述储能子电路，所述储能子电路对所述复位信号端的信号进行存储；所述第二电压端输入开启信号，所述第一下拉子电路在所述选择节点的控制下，将所述第一电压端的信号传输至所述上拉节点和信号输出端；同时，所述第二下拉子电路在所述第三电压端输入的截止信号的控制下截止；所述第一下拉控制子电路在所述复位信号端输入的截止信号的控制下截止，所述储能子电路将存储在所述储能子电路内部的信号释放至所述选择节点；所述第二电压端输入开启信号，所述第一下拉子电路在所述选择节点的控制下，将所述第一电压端的信号传输至所述上拉节点和所述信号输出端。
可选的，移位寄存器单元还包括初始化子电路，所述移位寄存器单元的驱动方法还包括：初始化阶段：所述初始化子电路在初始化信号端输入的开启信号的控制下，将所述初始化信号端的信号传输至所述选择节点和所述储能子电路，所述储能子电路对所述初始化信号端的信号进行存储；所述第二电压端输入开启信号，所述第一下拉子电路在所述选择节点的控制下，将所述第一电压端的信号传输至所述上拉节点和所述信号输出端；同时，所述第二下拉子电路在所述第三电压端输入的截止信号的控制下截止；所述初始化子电路在所述初始化信号端输入的截止信号的控制下截止，所述储能子电路将存储在所述储能子电路内部的信号释放至所述选择节点；所述第二电压端输入开启信号，所述第一下拉子电路在所述选择节点的控制下，将所述第一电压端的信号传输至所述上拉节点和所述信号输出端。
本发明的实施例提供一种移位寄存器单元及驱动方法、栅极驱动电路、显示装置，在上拉节点为高电位时，在上拉节点的控制下，第二下拉控制子电路将第一电压端的信号传输至选择节点，控制第一下拉子电路(以此时第一下拉子电路工作为例)关闭，上拉节点的高电位不会受到影响，并且不会产生通路，因此，可降低产品功耗。
在此基础上，由于上拉节点和下拉节点之间的电位互不影响，不存在竞争关系，不会存在上拉节点充电缓慢而无法拉低下拉节点或下拉节点降低缓慢而影响上拉节点的问题。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术提供的一种移位寄存器单元的部分结构示意图；
图2为本发明实施例提供的一种移位寄存器单元的结构示意图一；
图3为本发明实施例提供的一种移位寄存器单元的结构示意图二；
图4为本发明实施例提供的一种移位寄存器单元的结构示意图三；
图5为图2所示的移位寄存器单元中各子电路的结构示意图；
图6为图3所示的移位寄存器单元中各子电路的结构示意图一；
图7为图3所示的移位寄存器单元中各子电路的结构示意图二；
图8为本发明实施例提供的一种移位寄存器单元的结构示意图四；
图9为图4所示的移位寄存器单元中各子电路的结构示意图一；
图10为图4所示的移位寄存器单元中各子电路的结构示意图二；
图11为本发明实施例提供的一种移位寄存器单元在初始化阶段的时序图；
图12为本发明实施例提供的一种移位寄存器单元的时序图；
图13为本发明实施例提供的栅极驱动电路的结构示意图一；
图14为本发明实施例提供的栅极驱动电路的结构示意图二。
附图标记：
10-第一下拉控制子电路；20-第二下拉控制子电路；30-储能子电路；40-第一下拉子电路；50-第二下拉子电路；60-初始化子电路；70-第一输入子电路；80-第二输入子电路；90-输出子电路；100-复位子电路。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种移位寄存器单元，如图2所示，包括：
第一下拉控制子电路10，与复位信号端RESET、储能子电路30以及选择节点A电连接，配置为在复位信号端RESET的控制下，将复位信号端RESET的信号传输至储能子电路30和选择节点A。
应该明白的是，储能子电路30的作用是用于对传输至自身的电信号进行存储，因此，第一下拉控制子电路10将复位信号端RESET的信号传输至储能子电路30时，储能子电路30会对该信号进行存储。
第二下拉控制子电路20，与上拉节点PU、第一电压端V1、储能子电路30以及选择节点A电连接，配置为在上拉节点PU的控制下，将第一电压端V1的信号传输至储能子电路30和选择节点A。
应该明白的是，储能子电路30的作用是用于对传输至自身的电信号进行存储，因此，第二下拉控制子电路20将第一电压端V1的信号传输至储能子电路30时，储能子电路30会对该信号进行存储。
储能子电路30，还与第一电压端V1以及选择节点A电连接，配置为对传输至储能子电路30的信号进行存储，还配置为将存储在储能子电路30内的信号传输至选择节点A。
即，在储能子电路30不充电阶段，储能子电路30会释放存储在其内部的电信号，以对选择节点A进行充电。
第一下拉子电路40，与选择节点A、第二电压端V2、第一电压端V1、上拉节点PU以及信号输出端OUTPUT电连接，配置为在第二电压端V2和选择节点A的控制下，将第一电压端V1的信号传输至上拉节点PU和信号输出端OUTPUT。
第二下拉子电路50，与选择节点A、第三电压端V3、第一电压端V1、上拉节点PU以及信号输出端OUTPUT电连接，配置为在第三电压端V3和选择节点A的控制下，将第一电压端V1的信号传输至上拉节点PU和信号输出端OUTPUT。
输出子电路90，与上拉节点PU、时钟信号端CLK以及信号输出端OUTPUT电连接，配置为在上拉节点PU的控制下，将时钟信号端CLK的信号传输至信号输出端OUTPUT。
可以理解的是，第一下拉子电路40和第二下拉子电路50交替工作。
此处，第一下拉子电路40连接第二电压端V2，第二下拉子电路50连接第三电压端V3，第一下拉子电路40和第二下拉子电路50连接的其余端相同，因此，通过控制第二电压端V2和第三电压端V3的信号，可控制是第一下拉子电路40工作还是第二下拉子电路50工作。
示例性的，在第二电压端V2输入高电平信号时，第一下拉控制子电路10工作。在第三电压端V3输入高电平信号时，第二下拉子电路50工作。在信号传输过程中，第二电压端V2输入的信号和第三电压端V3输入的信号互为高低电平信号，以实现第一下拉子电路40和第二下拉子电路50交替工作。第二电压端V2输入的信号和第三电压端V3输入的信号互为高低电平信号，是指第二电压端V2输入高电平信号时，第三电压端V3输入低电平信号；第二电压端V2输入低电平信号时，第三电压端V3输入高电平信号。在第二电压端V2由高电平信号转换为低电平信号的同时，第三电压端V3由低电平信号转换为高电平信号。
本发明提供一种移位寄存器单元，在上拉节点PU为高电位时，在上拉节点PU的控制下，第二下拉控制子电路20将第一电压端V1的信号传输至选择节点A，控制第一下拉子电路40(以此时第一下拉子电路40工作为例)关闭，上拉节点PU的高电位不会受到影响，并且不会产生通路，因此，可降低产品功耗。
在此基础上，由于上拉节点PU和下拉节点之间的电位互不影响，不存在竞争关系，不会存在上拉节点PU充电缓慢而无法拉低下拉节点或下拉节点降低缓慢而影响上拉节点PU的问题。
在一些实施例中，如图3所示，移位寄存器单元还包括初始化子电路60。
初始化子电路60，与初始化信号端STV、储能子电路30以及选择节点A电连接，配置为在初始化信号端STV的控制下，将初始化信号端STV的信号传输至储能子电路30和选择节点A。
此处，通过在移位寄存器单元中设置初始化子电路60，在显示之前，可通过初始化子电路60对移位寄存器单元进行降噪，可进一步保证显示效果。
在一些实施例中，如图4所示，移位寄存器单元还包括第一输入子电路70。
第一输入子电路70，与信号输入端INPUT以及上拉节点PU电连接，配置为在信号输入端INPUT的控制下，将信号输入端INPUT的信号传输至上拉节点PU。
在一些实施例中，如图4所示，移位寄存器单元还包括第二输入子电路80。
第二输入子电路80，与复位信号端RESET、第一电压端V1以及上拉节点PU电连接，配置为在复位信号端RESET的控制下，将第一电压端V1的信号传输至上拉节点PU。
在一些实施例中，如图4所示，移位寄存器单元还包括复位子电路100。
复位子电路100，与复位信号端RESET、第一电压端V1以及信号输出端OUTPUT电连接，配置为在复位信号端RESET的控制下，将第一电压端V1的信号传输至信号输出端OUTPUT。
此处，以第一下拉子电路40工作，第二下拉子电路50不工作为例，对本发明提供的移位寄存器单元的工作原理进行说明：
在移位寄存器单元输出栅极扫描信号之前，初始化信号端STV输入开启信号，控制初始化子电路60将初始化信号端STV的开启信号传输至选择节点A和储能子电路30，并存储至储能子电路30。
第二电压端V2输入开启信号，第一下拉子电路40在选择节点A传输的开启信号的控制下，将第一电压端V1的截止信号传输至上拉节点PU和信号输出端OUTPUT，对上拉节点PU和信号输出端OUTPUT进行初始化。
在此基础上，在第一输入子电路70接收到信号输入端INPUT输入的开启信号之前，储能子电路30持续将存储在其内部的开启信号传输至选择节点A，第二电压端V2输入开启信号，第一下拉子电路40在选择节点A传输的开启信号的控制下，将第一电压端V1的截止信号传输至上拉节点PU和信号输出端OUTPUT，持续对上拉节点PU和信号输出端OUTPUT进行初始化。
信号输入端INPUT输入开启信号，第一输入子电路70在信号输入端INPUT的开启信号的控制下，将信号输入端INPUT的开启信号传输至上拉节点PU，对上拉节点PU进行充电。当上拉节点PU被充电后，输出子电路90在上拉节点PU的控制下，将时钟信号端CLK的时钟信号输出至信号输出端OUTPUT，以使得信号输出端OUTPUT能够对与该信号输出端OUTPUT相连接的栅线输出栅极扫描信号。
同时，第二下拉控制子电路20在信号输入端INPUT的开启信号的控制下，将第一电压端V1的截止信号传输至选择节点A和储能子电路30，并存储至储能子电路30。
第一下拉子电路40在选择节点A传输的截止信号的控制下截止，不会影响上拉节点PU和信号输出端OUTPUT的信号。并且，在选择节点A接收新的信号之前，储能子电路30持续向选择节点A输出截止信号，保持第一下拉子电路40关闭。
复位信号端RESET输入开启信号，第二输入子电路80在复位信号端RESET的开启信号的控制下，将第一电压端V1的截止信号传输至上拉节点PU，以控制输出子电路90和第二下拉控制子电路20关闭。
同时，第一下拉控制子电路10在复位信号端RESET的开启信号的控制下，将复位信号端RESET的开启信号传输至选择节点A和储能子电路30，并存储至储能子电路30。
第一下拉子电路40在选择节点A传输的开启信号的控制下，将第一电压端V1的截止信号传输至上拉节点PU和信号输出端OUTPUT，控制信号输出端OUTPUT输出扫描截止信号。并且，在选择节点A接收新的信号之前，储能子电路30持续向选择节点A输出开启信号，第一下拉子电路40持续将第一电压端V1的截止信号传输至上拉节点PU和信号输出端OUTPUT。
同时，复位子电路100在复位信号端RESET的开启信号的控制下，将第一电压端V1的截止信号传输至信号输出端OUTPUT，以控制信号输出端OUTPUT输出扫描截止信号。
以下对本发明图2中各个电路的具体结构进行详细的说明。
如图5和图8所示，第一下拉控制子电路10包括第一晶体管M1；第一晶体管M1的栅极连接复位信号端RESET，第一晶体管M1的第一极连接复位信号端RESET，第一晶体管M1的第二极连接储能子电路30和选择节点A。
第二下拉控制子电路20包括第二晶体管M2；第二晶体管M2的栅极连接上拉节点PU，第二晶体管M2的第一极连接储能子电路30和选择节点A，第二晶体管M2的第二极连接第一电压端V1。
储能子电路30包括第一电容C1，第一电容C1的第一端连接第一下拉控制子电路10、第二下拉控制子电路20以及选择节点A，第一电容C1的第二端连接第一电压端V1。
第一下拉子电路40包括第三晶体管M3、第四晶体管M4和第五晶体管M5。
第三晶体管M3的栅极连接第二电压端V2，第三晶体管M3的第一极连接第一下拉节点PD1，第三晶体管M3的第二极连接选择节点A。
第四晶体管M4的栅极连接第一下拉节点PD1，第四晶体管M4的第一极连接上拉节点PU，第四晶体管M4的第二极连接第一电压端V1；
第五晶体管M5的栅极连接第一下拉节点PD1，第五晶体管M5的第一极连接信号输出端OUTPUT，第五晶体管M5的第二极连接第一电压端V1。
第二下拉子电路50包括第六晶体管M6、第七晶体管M7和第八晶体管M8。
第六晶体管M6的栅极连接第三电压端V3，第六晶体管M6的第一极连接选择节点A，第六晶体管M6的第二极连接第二下拉节点PD2。
第七晶体管M7的栅极连接第二下拉节点PD2，第七晶体管M7的第一极连接上拉节点PU，第七晶体管M7的第二极连接第一电压端V1。
第八晶体管M8的栅极连接第二下拉节点PD2，第八晶体管M8的第一极连接信号输出端OUTPUT，第八晶体管M8的第二极连接第一电压端V1。
此处，上拉节点PU为高电位时，在上拉节点PU的控制下，第二晶体管M2开启，将第一电压端V1的信号传输至选择节点A，第六晶体管M6在第三电压端V3的控制下截止，第三晶体管M3在第二电压端V2的控制下开启，选择节点A的信号经第三晶体管M3传输至第一下拉节点PD1，控制第四晶体管M4和第五晶体管M5截止，关闭对上拉节点PU的降噪功能，确保上拉节点PU充电，上拉节点PU的高电位不会受到影响。相比传统设计，在上拉节点PU工作期间，下拉节点不会干扰，第四晶体管M4快速关闭，有效避免上拉节点PU和下拉节点的竞争关系，不会存在上拉节点PU充电缓慢而无法拉低下拉节点或下拉节点降低缓慢而影响上拉节点PU的问题，提升产品稳定性。
此外，当上拉节点PU工作结束时，复位信号端RESET输入信号，会打开会关闭第二晶体管M2，打开第一晶体管M1，拉高第一下拉节点PD1的电位，打开第四晶体管M4以拉低上拉节点PU的单位，从而保证上拉节点PU快速被拉低，第一下拉节点PD1快速爬升，避免移位寄存器单元产生的额外功耗，出现多输出的不良，进一步降低产品功耗。
在此基础上，由于第二晶体管M2关闭，复位信号端RESET的信号在拉高第一下拉节点PD1的同时会同步对第一电容C1进行复充电，当复位信号端RESET的信号结束后，由第一电容C1保持第一下拉节点PD1高电压至下一次充电脉冲到来，可保证整个显示周期第一下拉节点PD1降噪功能的正常工作。
而进入下一帧后，第三电压端V3与第二电压端V2的高低电平进行切换，第三晶体管M3关闭，第一下拉节点PD1及其对应晶体管进入休息状态，第二下拉节点PD2及其对应晶体管切换为工作状态进行降噪功能，可保证一帧时间内100％降噪，并使第一下拉子电路40和第二下拉子电路50交替工作，可保证产品寿命。
以下，以具体的实施例对本发明实施例提供的移位寄存单元进行举例说明。
实施例一
如图6和图9所示，第一下拉控制子电路10包括第一晶体管M1；第一晶体管M1的栅极连接复位信号端RESET，第一晶体管M1的第一极连接复位信号端RESET，第一晶体管M1的第二极连接储能子电路30和选择节点A。
第二下拉控制子电路20包括第二晶体管M2；第二晶体管M2的栅极连接上拉节点PU，第二晶体管M2的第一极连接储能子电路30和选择节点A，第二晶体管M2的第二极连接第一电压端V1。
储能子电路30包括第一电容C1，第一电容C1的第一端连接第一下拉控制子电路10、第二下拉控制子电路20以及选择节点A，第一电容C1的第二端连接第一电压端V1。
第一下拉子电路40包括第三晶体管M3、第四晶体管M4和第五晶体管M5。
第三晶体管M3的栅极连接第二电压端V2，第三晶体管M3的第一极连接第一下拉节点PD1，第三晶体管M3的第二极连接选择节点A。
第四晶体管M4的栅极连接第一下拉节点PD1，第四晶体管M4的第一极连接上拉节点PU，第四晶体管M4的第二极连接第一电压端V1；
第五晶体管M5的栅极连接第一下拉节点PD1，第五晶体管M5的第一极连接信号输出端OUTPUT，第五晶体管M5的第二极连接第一电压端V1。
第二下拉子电路50包括第六晶体管M6、第七晶体管M7和第八晶体管M8。
第六晶体管M6的栅极连接第三电压端V3，第六晶体管M6的第一极连接选择节点A，第六晶体管M6的第二极连接第二下拉节点PD2。
第七晶体管M7的栅极连接第二下拉节点PD2，第七晶体管M7的第一极连接上拉节点PU，第七晶体管M7的第二极连接第一电压端V1。
第八晶体管M8的栅极连接第二下拉节点PD2，第八晶体管M8的第一极连接信号输出端OUTPUT，第八晶体管M8的第二极连接第一电压端V1。
初始化子电路60包括第九晶体管M9；第九晶体管M9的栅极连接初始化信号端STV，第九晶体管M9的第一极连接初始化信号端STV，第九晶体管M9的第二极连接储能子电路30和选择节点A。
如图9所示，第一输入子电路70，包括第十一晶体管M11，第十一晶体管M11的栅极连接信号输入端INPUT，第十一晶体管M11的第一极连接信号输入端INPUT，第十一晶体管M11的第二极连接上拉节点PU。
第二输入子电路80，包括第十二晶体管M12，第十二晶体管M12的栅极连接复位信号端RESET，第十二晶体管M12的第一极连接上拉节点PU，第十二晶体管M12的第二极连接第一电压端V1。
输出子电路90，包括第二电容C2和第十三晶体管M13，第二电容C2的第一端连接上拉节点PU，第二电容C2的第二端连接信号输出端OUTPUT；第十三晶体管M13的栅极连接上拉节点PU和第二电容C2的第一端，第十三晶体管M13的第一极连接时钟信号端CLK，第十三晶体管M13的第二极连接信号输出端OUTPUT。
复位子电路100，包括第十四晶体管M14，第十四晶体管M14的栅极连接复位信号端RESET，第十四晶体管M14的第一极连接信号输出端OUTPUT，第十四晶体管M14的第二极连接第一电压端V1。
如图9所示，第九晶体管M9为栅漏互联的二极管，栅极与初始化信号端STV相连，源极与第一电容C1相连，主要作用为通过第三晶体管M3或第四晶体管M4拉高对应下拉节点的电压并对第一电容C1进行每帧开始前的初始充电。第一晶体管M1也为栅漏互联的二极管，栅极与复位信号端RESET相连，源极与第一电容C1相连，主要作用为通过第三晶体管M3或第四晶体管M4拉高对应下拉节点的电压并对第一电容C1进行复充电。第一电容C1为存储电容，主要是为在第一晶体管M1和第九晶体管M9截止后，利用其电压保持功能，维持下拉节点的高电压至下一次充电脉冲的到来，确保下拉节点降噪单元的持续工作。第三晶体管M3的栅极与第二电压端V2相连，第六晶体管M6的栅极与第三电压端V3相连，主要作用为连通第一电容C1与下拉节点并实现交替降噪的工作方式，提高移位寄存器单元的使用寿命。
本发明中引入第一晶体管M1、第二晶体管M2、第九晶体管M9、第三晶体管M3、第六晶体管M6和第一电容C1，搭配第四晶体管M4、第五晶体管M5、第七晶体管M7、第八晶体管M8形成9T1C的降噪单元，相比传统设计，可降低晶体管的数量，并且简化了移位寄存器单元内部走线排布。虽然增加了第一电容C1，但电容设计方式灵活，可采用一字式或直接利用走线空间兼容，不会额外占据空间，因此，可减少移位寄存器单元占据的边缘(Border)的面积，有利于窄边框产品的制备。
实施例二
如图7和图10所示，第一下拉控制子电路10包括第一晶体管M1；第一晶体管M1的栅极连接复位信号端RESET，第一晶体管M1的第一极连接复位信号端RESET，第一晶体管M1的第二极连接储能子电路30和选择节点A。
第二下拉控制子电路20包括第二晶体管M2；第二晶体管M2的栅极连接上拉节点PU，第二晶体管M2的第一极连接储能子电路30和选择节点A，第二晶体管M2的第二极连接第一电压端V1。
储能子电路30包括第一电容C1，第一电容C1的第一端连接第一下拉控制子电路10、第二下拉控制子电路20以及选择节点A，第一电容C1的第二端连接第一电压端V1。
第一下拉子电路40包括第三晶体管M3、第四晶体管M4和第五晶体管M5。
第三晶体管M3的栅极连接第二电压端V2，第三晶体管M3的第一极连接第一下拉节点PD1，第三晶体管M3的第二极连接选择节点A。
第四晶体管M4的栅极连接第一下拉节点PD1，第四晶体管M4的第一极连接上拉节点PU，第四晶体管M4的第二极连接第一电压端V1；
第五晶体管M5的栅极连接第一下拉节点PD1，第五晶体管M5的第一极连接信号输出端OUTPUT，第五晶体管M5的第二极连接第一电压端V1。
第二下拉子电路50包括第六晶体管M6、第七晶体管M7和第八晶体管M8。
第六晶体管M6的栅极连接第三电压端V3，第六晶体管M6的第一极连接选择节点A，第六晶体管M6的第二极连接第二下拉节点PD2。
第七晶体管M7的栅极连接第二下拉节点PD2，第七晶体管M7的第一极连接上拉节点PU，第七晶体管M7的第二极连接第一电压端V1。
第八晶体管M8的栅极连接第二下拉节点PD2，第八晶体管M8的第一极连接信号输出端OUTPUT，第八晶体管M8的第二极连接第一电压端V1。
初始化子电路60包括第九晶体管M9和第十晶体管M10。
第九晶体管M9的栅极连接初始化信号端STV，第九晶体管M9的第一极连接初始化信号端STV，第九晶体管M9的第二极连接储能子电路30和选择节点A。
第十晶体管M10的栅极连接初始化信号端STV，第十晶体管M10的第一极连接上拉节点PU，第十晶体管M10的第二极连接第一电压端V1。
如图10所示，第一输入子电路70，包括第十一晶体管M11，第十一晶体管M11的栅极连接信号输入端INPUT，第十一晶体管M11的第一极连接信号输入端INPUT，第十一晶体管M11的第二极连接上拉节点PU。
第二输入子电路80，包括第十二晶体管M12，第十二晶体管M12的栅极连接复位信号端RESET，第十二晶体管M12的第一极连接上拉节点PU，第十二晶体管M12的第二极连接第一电压端V1。
输出子电路90，包括第二电容C2和第十三晶体管M13，第二电容C2的第一端连接上拉节点PU，第二电容C2的第二端连接信号输出端OUTPUT；第十三晶体管M13的栅极连接上拉节点PU和第二电容C2的第一端，第十三晶体管M13的第一极连接时钟信号端CLK，第十三晶体管M13的第二极连接信号输出端OUTPUT。
复位子电路100，包括第十四晶体管M14，第十四晶体管M14的栅极连接复位信号端RESET，第十四晶体管M14的第一极连接信号输出端OUTPUT，第十四晶体管M14的第二极连接第一电压端V1。
需要说明的是，上述晶体管可以为N型晶体管，也可以为P型晶体管；可以为增强型晶体管，也可以为耗尽型晶体管；上述晶体管的第一极可以为源极，第二极可以为漏极，或者上述晶体管的第一极可以为漏极，第二极为源极，本发明对此不作限定。
以下，以上述晶体管均为N型晶体管为例，结合图11和图12所示的信号时序图对图10所示的移位寄存器单元在不同的阶段(P0～P3)的通断情况进行详细的举例说明。其中，本发明实施例中是以第一电压端V1恒定输出低电平，第二电压端V2和第三电压端V3交替输出短时间内(例如一帧)恒定的高电平为例进行说明。以下，以一帧中第二电压端V2恒定输入高电平，第三电压端V3恒定输入低电平为例。
在初始阶段P0，如图11所示，STV＝1，其他信号均为0；其中“0”表示低电平，“1”表示高电平。
第九晶体管M9在初始化信号端STV的高电平信号的控制下开启，将初始化信号端STV的高电平信号传输至选择节点A和第一电容C1，第一电容C1对初始化信号端STV的高电平信号进行存储。
第十晶体管M10在初始化信号端STV的高电平信号的控制下开启，将第一电压端V1的低电平传输至上拉节点PU，对上拉节点PU进行初始化。
第三晶体管M3在第二电压端V2高电平信号的控制下开启，第六晶体管M6在第三电压端V3低电平信号的控制下截止，在此情况下，第一下拉子电路40工作，第二下拉子电路50不工作。
选择节点A的高电平信号经第三晶体管M3传输至第一下拉节点PD1，在第一下拉节点PD1高电平信号的控制下，第四晶体管M4开启，将第一电压端V1的低电平信号传输至上拉节点PU，对上拉节点PU进行初始化。在第一下拉节点PD1高电平信号的控制下，第五晶体管M5开启，将第一电压端V1的低电平信号传输至信号输出端OUTPUT对信号输出端OUTPUT进行初始化。
在此基础上，在下一阶段到来之前，第九晶体管M9在初始化信号端STV的低电平信号的控制下截止，第一电容C1将存储在其内部的信号释放至选择节点A，使选择节点A保持高电平信号。
选择节点A的高电平信号经第三晶体管M3传输至第一下拉节点PD1，在第一下拉节点PD1高电平信号的控制下，第四晶体管M4开启，将第一电压端V1的低电平信号传输至上拉节点PU，持续对上拉节点PU进行初始化。在第一下拉节点PD1高电平信号的控制下，第五晶体管M5开启，将第一电压端V1的低电平信号传输至信号输出端OUTPUT，持续对信号输出端OUTPUT进行初始化。
在第一阶段P1，INPUT＝1，STV＝0，RESET＝0，CLK＝0。
第十一晶体管M11在信号输入端INPUT的高电平信号的控制下开启，将信号输入端INPUT的高电平信号传输至上拉节点PU，对第二电容C2进行充电。在上拉节点PU高电位的控制下，第十三晶体管M13开启，将时钟信号端CLK的低电平传输至信号输出端OUTPUT。
同时，在上拉节点PU高电平的控制下，第二晶体管M2开启，将第一电压端V1的低电平传输至选择节点A和第一电容C1，第一电容C1对第一电压端V1的低电平信号进行存储。
第三晶体管M3在第二电压端V2高电平信号的控制下开启，第六晶体管M6在第三电压端V3低电平信号的控制下截止。
选择节点A的低电平信号经第三晶体管M3传输至第一下拉节点PD1，在第一下拉节点PD1低电平信号的控制下，第四晶体管M4和第五晶体管M5截止。
在此基础上，在下一阶段到来之前，第二晶体管M2上拉节点PU低电平的控制下截止，第一电容C1将存储在其内部的低电平信号释放至选择节点A，使选择节点A保持低电平。
选择节点A的低电平信号经第三晶体管M3传输至第一下拉节点PD1，在第一下拉节点PD1低电平信号的控制下，第四晶体管M4和第五晶体管M5截止。
输出栅极扫描信号段P2：INPUT＝0，STV＝0，RESET＝0，CLK＝1。
第十一晶体管M11在信号输入端INPUT的低电平信号的控制下截止，第二电容C2对上拉节点PU进行充电，从而使得第十三晶体管M13保持开启状态。在此情况下，时钟信号端CLK的高电平通过第十三晶体管M13传输至信号输出端OUTPUT。此外，在第二电容C2的自举(Bootstrapping)作用下，上拉节点PU的电位进一步升高(第二电容C2与信号输出端OUTPUT连接的一端的电位由0跳变为1，在第二电容C2对上拉节点PU进行充电时，上拉节点PU的电位在1的基础上再向高电位跳变1)，以维持第十三晶体管M13处于开启状态，从而使得时钟信号端CLK的高电平能够作为栅极扫描信号输出至与信号输出端OUTPUT相连接的栅线上。
同时，在上拉节点PU高电平的控制下，第二晶体管M2开启，将第一电压端V1的低电平传输至选择节点A和第一电容C1，第一电容C1对第一电压端V1的低电平信号进行存储。
第三晶体管M3在第二电压端V2高电平信号的控制下开启，第六晶体管M6在第三电压端V3低电平信号的控制下截止。
选择节点A的低电平信号经第三晶体管M3传输至第一下拉节点PD1，在第一下拉节点PD1低电平信号的控制下，第四晶体管M4和第五晶体管M5截止。
在此基础上，在下一阶段到来之前，第二晶体管M2在上拉节点PU低电平的控制下截止，第一电容C1将存储在其内部的低电平信号释放至选择节点A，使选择节点A保持低电平。
选择节点A的低电平信号经第三晶体管M3传输至第一下拉节点PD1，在第一下拉节点PD1低电平信号的控制下，第四晶体管M4和第五晶体管M5截止。
第二阶段P3：INPUT＝0，STV＝0，RESET＝1，CLK＝0。
第十二晶体管M12在复位信号端RESET的高电平信号的控制下开启，将第一电压端V1的低电平信号传输至上拉节点PU，对上拉节点PU进行降噪。第十四晶体管M14在复位信号端RESET的高电平信号的控制下开启，将第一电压端V1的低电平信号传输至信号输出端OUTPUT，对信号输出端OUTPUT进行降噪。第一晶体管M1在复位信号端RESET的高电平信号的控制下开启，将复位信号端RESET的高电平信号传输至选择节点A和第一电容C1，第一电容C1对复位信号端RESET的高电平信号进行存储。
第三晶体管M3在第二电压端V2高电平信号的控制下开启，第六晶体管M6在第三电压端V3低电平信号的控制下截止。
选择节点A的高电平信号经第三晶体管M3传输至第一下拉节点PD1，在第一下拉节点PD1高电平信号的控制下，第四晶体管M4开启，将第一电压端V1的低电平信号传输至上拉节点PU，对上拉节点PU进行降噪。在第一下拉节点PD1高电平信号的控制下，第五晶体管M5开启，将第一电压端V1的低电平信号传输至信号输出端OUTPUT对信号输出端OUTPUT进行降噪。
在此基础上，在下一阶段到来之前，第一晶体管M1在复位信号端RESET的低电平信号的控制下截止，第一电容C1将存储在其内部的信号释放至选择节点A，使选择节点A保持高电平信号。
选择节点A的高电平信号经第三晶体管M3传输至第一下拉节点PD1，在第一下拉节点PD1高电平信号的控制下，第四晶体管M4开启，将第一电压端V1的低电平信号传输至上拉节点PU，持续对上拉节点PU进行降噪。在第一下拉节点PD1高电平信号的控制下，第五晶体管M5开启，将第一电压端V1的低电平信号传输至信号输出端OUTPUT，持续对信号输出端OUTPUT进行降噪。
需要说明的是，第一，上述实施例中晶体管的通、断过程是以所有晶体管为N型晶体管为例进行说明的，当所有晶体管均为P型时，需要对图11和图12中各个控制信号进行翻转，而移位寄存器单元中各个电路的晶体管的通断过程同上，此处不再赘述。
第二，上述移位寄存器单元的工作过程，是以上述多个移位寄存器单元级联构成的栅极驱动电路采用正向扫描的方式为例进行的说明。
第三，上述移位寄存器单元的工作过程，是以第一下拉子电路40工作，第二下拉子电路50不工作为例，第一下拉子电路40和第二下拉子电路50的结构相同，第二下拉子电路50工作时，具有相同功能的晶体管的通断与第一下拉子电路40中各晶体管相同。
本发明实施例还提供一种栅极驱动电路，如图13和图14所示，包括至少两级级联的上述移位寄存器单元。
第一级移位寄存器单元RS1的信号输入端INPUT与起始信号端相连接STV0。
除了第一级移位寄存器单元RS1以外，每一级移位寄存器单元RS(m)的信号输入端INPUT与其上一级移位寄存器单元RS(m-1)的信号输出端OUTPUT相连接。
除了最后一级移位寄存器单元以外，每一级移位寄存器单元RS(m)的复位信号端RESET与其下一级移位寄存器单元RS(m+1)的信号输出端OUTPUT相连接。
最后一级移位寄存器单元RSn的复位信号端RESET连接初始化信号端STV或起始信号端STV0。
在初始化信号端STV输入高电平信号时，栅极驱动电路的每一级移位寄存器单元均进入初始化阶段P0，起始信号端STV0输入高电平信号时，第一级移位寄存器单元进入第一阶段P1。
在一些实施例中，如图13所示，起始信号端STV0与初始化信号端STV为同一信号端，第一级移位寄存器单元RS1为不包括初始化子电路60的移位寄存器单元。
也就是说，本发明实施例提供的栅极驱动电路中的移位寄存器单元，第一级移位寄存器单元RS1的结构可以如图5和图8所示，在初始化信号端STV输入高电平信号时，第一级移位寄存器单元RS1不进入初始化阶段P0，而是直接进入第一阶段P1。除第一级移位寄存器单元外，其余级移位寄存器单元的结构可以如图9和图10所示，在初始化阶段P0，除第一级移位寄存器单元外，其余级移位寄存器单元均进行了初始化。
本发明实施例提供的栅极驱动电路的有益效果与上述移位寄存器单元的有益效果相同，此处不再赘述。
本发明实施例还提供一种显示装置，包括上述栅极驱动电路。
本发明提供的显示装置包括上述栅极驱动电路，具有与前述实施例提供的栅极驱动电路相同的结构和有益效果。由于前述实施例已经对栅极驱动电路的结构和有益效果进行了详细的描述，此处不再赘述。
需要说明的是，在本发明实施例中，显示装置具体至少可以包括液晶显示面板或有机发光二极管显示面板，例如该显示面板可以应用至液晶显示器、液晶电视、数码相框、手机或平板电脑等任何具有显示功能的产品或者部件中。
本发明实施例还提供一种用于驱动上述任意一种移位寄存器单元的驱动方法：
第一阶段P1：
第二下拉控制子电路20在上拉节点PU的控制下，将第一电压端V1的信号传输至选择节点A和储能子电路30，储能子电路30对第一电压端V1的信号进行存储。
第二电压端V2输入开启信号，第一下拉子电路40在选择节点A的控制下截止；同时，第二下拉子电路50在第三电压端V3输入的截止信号的控制下截止。
第二下拉控制子电路20在上拉节点PU的控制下截止，储能子电路30将存储在储能子电路30内部的信号释放至选择节点A。
第二电压端V2输入开启信号，第一下拉子电路40在选择节点A的控制下截止。
移位寄存器单元包括第一输入子电路70的情况下，第一阶段P1还包括：
信号输入端INPUT输入开启信号，第一输入子电路70将信号输入端INPUT的信号传输至上拉节点PU。
第二阶段P3：
复位信号端RESET输入开启信号，第一下拉控制子电路10将复位信号端RESET的信号传输至选择节点A和储能子电路30，储能子电路30对复位信号端RESET的信号进行存储。
第二电压端V2输入开启信号，第一下拉子电路40在选择节点A的控制下，将第一电压端V1的信号传输至上拉节点PU和信号输出端OUTPUT；同时，第二下拉子电路50在第三电压端V3输入的截止信号的控制下截止。
第一下拉控制子电路10在复位信号端RESET输入的截止信号的控制下截止，储能子电路30将存储在储能子电路30内部的信号释放至选择节点A。
第二电压端V2输入开启信号，第一下拉子电路40在选择节点A的控制下，将第一电压端V1的信号传输至上拉节点PU和信号输出端OUTPUT。
移位寄存器单元包括第二输入子电路80和复位子电路100的情况下，第二阶段P3还包括：
复位信号端RESET输入开启信号，第二输入子电路80将复位信号端RESET的信号传输至上拉节点PU，复位子电路100将复位信号端RESET的信号传输至信号输出端OUTPUT。
本发明实施例提供的移位寄存器单元的驱动方法，其有益效果与上述移位寄存器单元相同，此处不再赘述。
移位寄存器单元的驱动方法还包括：
输出栅极扫描信号段P2：
在上拉节点PU的控制下，输出子电路90将时钟信号端CLK的时钟信号传输至信号输出端OUTPUT，信号输出端OUTPUT输出栅极扫描信号。
移位寄存器单元还包括初始化子电路60，移位寄存器单元的驱动方法还包括：
初始化阶段P0：
初始化信号端STV输入开启信号，初始化子电路60将初始化信号端STV的信号传输至选择节点A和储能子电路30，储能子电路30对初始化信号端STV的信号进行存储。
第二电压端V2输入开启信号，第一下拉子电路40在选择节点A的控制下，将第一电压端V1的信号传输至上拉节点PU和信号输出端OUTPUT；同时，第二下拉子电路50在第三电压端V3输入的截止信号的控制下截止。
初始化子电路60在初始化信号端STV输入的截止信号的控制下截止，储能子电路30将存储在储能子电路30内部的信号释放至选择节点A。
第二电压端V2输入开启信号，第一下拉子电路40在选择节点A的控制下，将第一电压端V1的信号传输至上拉节点PU和信号输出端OUTPUT。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (14)

1.一种移位寄存器单元，其特征在于，包括：
第一下拉控制子电路，与复位信号端、储能子电路以及选择节点电连接，配置为在所述复位信号端的控制下，将所述复位信号端的信号传输至所述储能子电路和所述选择节点；
第二下拉控制子电路，与上拉节点、第一电压端、所述储能子电路以及所述选择节点电连接，配置为在所述上拉节点的控制下，将所述第一电压端的信号传输至所述储能子电路和所述选择节点；
所述储能子电路，还与所述第一电压端以及所述选择节点电连接，配置为对传输至所述储能子电路的信号进行存储，还配置为将存储在所述储能子电路内的信号传输至所述选择节点；
第一下拉子电路，与所述选择节点、第二电压端、所述第一电压端、所述上拉节点以及信号输出端电连接，配置为在所述第二电压端和所述选择节点的控制下，将所述第一电压端的信号传输至所述上拉节点和所述信号输出端；
第二下拉子电路，与所述选择节点、第三电压端、所述第一电压端、所述上拉节点以及所述信号输出端电连接，配置为在所述第三电压端和所述选择节点的控制下，将所述第一电压端的信号传输至所述上拉节点和所述信号输出端；
输出子电路，与所述上拉节点、时钟信号端以及所述信号输出端电连接，配置为在所述上拉节点的控制下，将所述时钟信号端的信号传输至所述信号输出端；
所述第一下拉控制子电路和所述第二下拉控制子电路控制所述第一下拉子电路和所述第二下拉子电路交替工作；
所述第一下拉子电路包括第三晶体管、第四晶体管和第五晶体管；
所述第三晶体管的栅极连接所述第二电压端，所述第三晶体管的第一极连接第一下拉节点，所述第三晶体管的第二极连接所述选择节点；
所述第四晶体管的栅极连接所述第一下拉节点，所述第四晶体管的第一极连接所述上拉节点，所述第四晶体管的第二极连接所述第一电压端；
所述第五晶体管的栅极连接所述第一下拉节点，所述第五晶体管的第一极连接所述信号输出端，所述第五晶体管的第二极连接所述第一电压端；
和/或，
所述第二下拉子电路包括第六晶体管、第七晶体管和第八晶体管；
所述第六晶体管的栅极连接所述第三电压端，所述第六晶体管的第一极连接所述选择节点，所述第六晶体管的第二极连接第二下拉节点；
所述第七晶体管的栅极连接所述第二下拉节点，所述第七晶体管的第一极连接所述上拉节点，所述第七晶体管的第二极连接所述第一电压端；
所述第八晶体管的栅极连接所述第二下拉节点，所述第八晶体管的第一极连接所述信号输出端，所述第八晶体管的第二极连接所述第一电压端。
2.根据权利要求1所述的移位寄存器单元，其特征在于，还包括：
初始化子电路，与初始化信号端、所述储能子电路以及所述选择节点电连接，配置为在所述初始化信号端的控制下，将所述初始化信号端的信号传输至所述储能子电路和所述选择节点。
3.根据权利要求1或2所述的移位寄存器单元，其特征在于，还包括：
第一输入子电路，与信号输入端以及所述上拉节点电连接，配置为在所述信号输入端的控制下，将所述信号输入端的信号传输至所述上拉节点；
和/或，
第二输入子电路，与所述复位信号端、所述第一电压端以及所述上拉节点电连接，配置为在所述复位信号端的控制下，将所述第一电压端的信号传输至所述上拉节点；
和/或，
复位子电路，与所述复位信号端、所述第一电压端以及所述信号输出端电连接，配置为在所述复位信号端的控制下，将所述第一电压端的信号传输至所述信号输出端。
4.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一下拉控制子电路包括第一晶体管；
所述第一晶体管的栅极连接所述复位信号端，所述第一晶体管的第一极连接所述复位信号端，所述第一晶体管的第二极连接所述储能子电路和所述选择节点。
5.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二下拉控制子电路包括第二晶体管；
所述第二晶体管的栅极连接所述上拉节点，所述第二晶体管的第一极连接所述储能子电路和所述选择节点，所述第二晶体管的第二极连接所述第一电压端。
6.根据权利要求1所述的移位寄存器单元，其特征在于，所述储能子电路包括第一电容；
所述第一电容的第一端连接所述第一下拉控制子电路、所述第二下拉控制子电路以及所述选择节点，所述第一电容的第二端连接所述第一电压端。
7.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出子电路，包括第二电容和第十三晶体管；
所述第二电容的第一端连接所述上拉节点，所述第二电容的第二端连接所述信号输出端；所述第十三晶体管的栅极连接所述上拉节点和所述第二电容的第一端，所述第十三晶体管的第一极连接所述时钟信号端，所述第十三晶体管的第二极连接所述信号输出端。
8.根据权利要求2所述的移位寄存器单元，其特征在于，所述初始化子电路包括第九晶体管；所述第九晶体管的栅极连接所述初始化信号端，所述第九晶体管的第一极连接所述初始化信号端，所述第九晶体管的第二极连接所述储能子电路和所述选择节点；
或者，
所述初始化子电路包括第九晶体管和第十晶体管；
所述第九晶体管的栅极连接所述初始化信号端，所述第九晶体管的第一极连接所述初始化信号端，所述第九晶体管的第二极连接所述储能子电路和所述选择节点；
所述第十晶体管的栅极连接所述初始化信号端，所述第十晶体管的第一极连接所述上拉节点，所述第十晶体管的第二极连接所述第一电压端。
9.根据权利要求3所述的移位寄存器单元，其特征在于，
所述第一输入子电路，包括第十一晶体管，所述第十一晶体管的栅极连接所述信号输入端，所述第十一晶体管的第一极连接所述信号输入端，所述第十一晶体管的第二极连接所述上拉节点；
和/或，
所述第二输入子电路，包括第十二晶体管，所述第十二晶体管的栅极连接所述复位信号端，所述第十二晶体管的第一极连接所述上拉节点，所述第十二晶体管的第二极连接所述第一电压端；
和/或，
所述复位子电路，包括第十四晶体管，所述第十四晶体管的栅极连接所述复位信号端，所述第十四晶体管的第一极连接所述信号输出端，所述第十四晶体管的第二极连接所述第一电压端。
10.一种栅极驱动电路，其特征在于，包括至少两级级联的如权利要求1-9任一项所述的移位寄存器单元；
第一级移位寄存器单元的信号输入端与起始信号端相连接；
除了所述第一级移位寄存器单元以外，每一级移位寄存器单元的信号输入端与其上一级移位寄存器单元的信号输出端相连接；
除了最后一级移位寄存器单元以外，每一级移位寄存器单元的复位信号端与其下一级移位寄存器单元的信号输出端相连接；
所述最后一级移位寄存器单元的复位信号端连接初始化信号端或所述起始信号端。
11.根据权利要求10所述的栅极驱动电路，其特征在于，所述起始信号端与初始化信号端为同一信号端，所述第一级移位寄存器单元为权利要求1所述的移位寄存器单元。
12.一种显示装置，其特征在于，包括权利要求10或11所述的栅极驱动电路。
13.一种如权利要求1所述的移位寄存器单元的驱动方法，其特征在于，包括：
第一阶段：
输出子电路在上拉节点的控制下，将时钟信号端的时钟信号传输至信号输出端，信号输出端输出栅极扫描开启信号；
第二下拉控制子电路在所述上拉节点的控制下，将第一电压端的信号传输至选择节点和储能子电路，所述储能子电路对所述第一电压端的信号进行存储；
第二电压端输入开启信号，第一下拉子电路在所述选择节点的控制下截止，同时，第二下拉子电路在第三电压端输入的截止信号的控制下截止；
所述第二下拉控制子电路在所述上拉节点的控制下截止，所述储能子电路将存储在所述储能子电路内部的信号释放至所述选择节点；
所述第二电压端输入开启信号，所述第一下拉子电路在所述选择节点的控制下截止；
第二阶段：
第一下拉控制子电路在复位信号端输入的开启信号的控制下，将所述复位信号端的信号传输至所述选择节点和所述储能子电路，所述储能子电路对所述复位信号端的信号进行存储；
所述第二电压端输入开启信号，所述第一下拉子电路在所述选择节点的控制下，将所述第一电压端的信号传输至所述上拉节点和所述信号输出端；同时，所述第二下拉子电路在所述第三电压端输入的截止信号的控制下截止；
所述第一下拉控制子电路在所述复位信号端输入的截止信号的控制下截止，所述储能子电路将存储在所述储能子电路内部的信号释放至所述选择节点；
所述第二电压端输入开启信号，所述第一下拉子电路在所述选择节点的控制下，将所述第一电压端的信号传输至所述上拉节点和所述信号输出端；
所述第一下拉控制子电路和所述第二下拉控制子电路控制所述第一下拉子电路和所述第二下拉子电路交替工作。
14.根据权利要求13所述的移位寄存器单元的驱动方法，其特征在于，移位寄存器单元还包括初始化子电路，所述移位寄存器单元的驱动方法还包括：
初始化阶段：
所述初始化子电路在初始化信号端输入的开启信号的控制下，将所述初始化信号端的信号传输至所述选择节点和所述储能子电路，所述储能子电路对所述初始化信号端的信号进行存储；
所述第二电压端输入开启信号，所述第一下拉子电路在所述选择节点的控制下，将所述第一电压端的信号传输至所述上拉节点和所述信号输出端；同时，所述第二下拉子电路在所述第三电压端输入的截止信号的控制下截止；
所述初始化子电路在所述初始化信号端输入的截止信号的控制下截止，所述储能子电路将存储在所述储能子电路内部的信号释放至所述选择节点；
所述第二电压端输入开启信号，所述第一下拉子电路在所述选择节点的控制下，将所述第一电压端的信号传输至所述上拉节点和所述信号输出端。
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