CN106652872B - Goa驱动电路及显示装置 - Google Patents
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Abstract
本发明提供了一种GOA驱动电路，包括级连的N个GOA单元，其中N为不小于4的自然数，第i级GOA单元包括：第一晶体管、第二晶体管、第三晶体管、第一电容器、第一下拉维持单元，其中1≤i≤a，a为小于或等于N/2的自然数；第j级GOA单元包括：第四晶体管、第五晶体管、第二电容器、第二下拉维持单元，其中a+1≤j≤N。本发明的GOA驱动电路能够缩短数据缓冲时间(Line Buffer)，从而有利于GOA驱动电路成本的降低。
Description
技术领域
本发明属于显示技术领域，具体地讲，涉及一种GOA驱动电路及显示装置。
背景技术
GOA技术即Gate Driver on Array(阵列基板栅极驱动)是直接将栅极驱动电路(Gate Driver IC)制作在阵列基板上。该技术有利于显示装置侧窄边框的设计以及成本的降低，因此得到了广泛地应用和研究。
IGZO薄膜晶体管具有高的迁移率和良好的器件稳定性。GOA技术和IGZO薄膜晶体管的优点，可减少GOA电路的复杂程度。由于IGZO薄膜晶体管的高迁移率，采用GOA技术的阵列基板中IGZO薄膜晶体管的尺寸相对非晶体硅(a-Si)薄膜晶体管尺寸可以更小，这样有利于窄边框显示装置的制作。器件的稳定可以减少用来稳定薄膜晶体管的性能的电源和薄膜晶体管的数量，从而可以制作出相对简单的电路，并且降低功耗。
在GOA电路的中，数据缓冲时间(Line Buffer)的定义是启动信号(STV)的上升沿到显示装置的数据驱动器输出的数据电压信号(Date)的第一上升沿的时间。数据缓冲时间越长，则GOA电路的成本越高，这样就不利于显示装置成本的降低。
发明内容
为了解决上述现有技术存在的问题，本发明的目的在于提供一种减小数据缓冲时间(Line Buffer)的GOA驱动电路以及具有该GOA驱动电路的显示装置。
根据本发明的一方面，提供了一种GOA驱动电路，包括级连的N个GOA单元，其中N为不小于4的自然数，第i级GOA单元包括：第一晶体管、第二晶体管、第三晶体管、第一电容器、第一下拉维持单元，其中1≤i≤a，a为小于或等于N/2的自然数；
第一晶体管的源极和栅极用于接收启动信号，第一晶体管的漏极分别连接到第一下拉维持单元和第i级节点；第二晶体管的源极用于接收启动信号，第二晶体管的栅极用于接收第二时钟信号，第二晶体管的漏极连接到第i级节点；第三晶体管的源极用于接收第一时钟信号，第三晶体管的栅极连接到第i级节点，第三晶体管的漏极分别连接到第一电容器的另一端和第i级栅极信号输出端；第一电容器的一端连接到第i级节点，第一电容器的另一端连接到第一下拉维持单元；第一下拉维持单元连接到直流低电压端；
第j级GOA单元包括：第四晶体管、第五晶体管、第二电容器、第二下拉维持单元，其中a+1≤j≤N；
第四晶体管的源极连接到第j-a级栅极信号输出端，第四晶体管的栅极用于接收第二时钟信号，第四晶体管的漏极分别连接到第二下拉维持单元和第j级节点；第五晶体管的源极用于接收第一时钟信号，第五晶体管的栅极连接到第j级节点，第五晶体管的漏极分别连接到第二电容器的另一端和第j级栅极信号输出端；第二电容器的一端连接到第i级节点，第二电容器的另一端连接到第二下拉维持单元；第二下拉维持单元连接到直流低电压端。
进一步地，所述第二时钟信号和所述第一时钟信号的波形相反。
进一步地，所述a为4。
进一步地，所述第一时钟信号和所述第二时钟信号选自一时钟信号组中的两个不同时钟信号；所述时钟信号组包括M个时钟信号，其中M为正整数，每一个时钟信号的周期为8H，每一个时钟信号的高电平时间为3.2H，第m+1个时钟信号的上升沿比对应的第m个时钟信号的上升沿出现的时间延迟H，其中m为1至M中的正整数且m不等于3，第四个时钟信号的上升沿比第三个时钟信号的上升沿出现的时间延迟1.2H。
进一步地，所述启动信号的高电平时间为4H，第一个时钟信号的第一个上升沿比所述启动信号的上升沿出现的时间延迟H。
进一步地，所述第一级栅极信号输出端输出的第一级栅极信号的高电平时间为4.2H，且所述数据电压信号的第一个上升沿比启动信号的上升沿出现的时间延迟3.5H。
进一步地，当所述启动信号为高电平时，第一晶体管导通，启动信号的高电位传到第i级节点，第i级节点为高电位，第三晶体管导通，第一时钟信号为低电平，第i级栅极信号输出端为低电位，之后第一时钟信号由低电平转为高电平，第i级栅极信号输出端为高电位，第i级节点受到电容耦合效应被抬升到更高电位，之后第二时钟信号为高电平，第一晶体管导通，启动信号和第一时钟信号为低电平，第i级栅极信号输出端被拉到低电位，启动信号的低电平信号通过导通的第一晶体管被传到第i级节点，第i级节点被拉到低电位。
进一步地，当第j-a级栅极信号输出端为高电位时，第二时钟信号为高电位，第四晶体管导通，第j-a级栅极信号输出端的高电位传入到第j级节点，第j级节点为高电位，同时第五晶体管导通，第一时钟信号为低电平，第j级栅极信号输出端为低电位，第j-a级栅极信号输出端为低电位，第二时钟信号为低电位，第四晶体管截止，第一时钟信号为高电位，第j级栅极信号输出端为高电位，第j级节点受到电容耦合效应被抬升到更高电位，之后第一时钟信号为低电位，第j级栅极信号输出端被拉到低电位，第二时钟信号为高电位，第j-a级栅极信号输出端的低电位传到第j级节点，第j级节点被拉到低电位。
根据本发明的另一方面，还提供了一种具有上述GOA驱动电路的显示装置。
本发明的有益效果：本发明的GOA驱动电路能够缩短数据缓冲时间(LineBuffer)，从而有利于GOA驱动电路成本的降低。
附图说明
通过结合附图进行的以下描述，本发明的实施例的上述和其它方面、特点和优点将变得更加清楚，附图中：
图1是根据本发明的第i(1≤i≤a)级GOA单元的电路图；
图2是根据本发明的第j(a+1≤j≤N)级GOA单元的电路图；
图3是根据本发明的实施例的各种信号的时序图；
图4是根据本发明的实施例的第一级GOA单元工作的时序信号图；
图5是根据本发明的实施例的第三十二级GOA单元工作的时序信号图。
具体实施方式
以下，将参照附图来详细描述本发明的实施例。然而，可以以许多不同的形式来实施本发明，并且本发明不应该被解释为限制于这里阐述的具体实施例。相反，提供这些实施例是为了解释本发明的原理及其实际应用，从而使本领域的其他技术人员能够理解本发明的各种实施例和适合于特定预期应用的各种修改。
根据本发明的实施例的GOA驱动电路包括级联的N个GOA单元，即包括第一级GOA单元至第N级GOA单元。在本实施例中，N为不小于4的自然数(或正整数)，但本发明并不限制于此。
图1是根据本发明的第i级GOA单元的电路图。其中1≤i≤a，a为小于或等于N/2的自然数。在本实施例中，a优选为4。也就是说，第一级GOA单元至第四级GOA单元的电路架构可以采用图1所示的电路架构。
参照图1，根据本发明的第i级GOA单元第一晶体管T1、第二晶体管T2、第三晶体管T3、第一电容器C1、第一下拉维持单元10。
具体地，第一晶体管T1的源极和栅极用于接收启动信号STV，第一晶体管T1的漏极分别连接到第一下拉维持单元10和第i级节点Q(i)；第二晶体管T2的源极用于接收启动信号STV，第二晶体管T2的栅极用于接收第二时钟信号XCK，第二晶体管T2的漏极连接到第i级节点Q(i)；第三晶体管T3的源极用于接收第一时钟信号CK，第三晶体管T3的栅极连接到第i级节点Q(i)，第三晶体管T3的漏极分别连接到第一电容器C1的另一端和第i级栅极信号输出端G(i)；第一电容器C1的一端连接到第i级节点Q(i)，第一电容器C1的另一端连接到第一下拉维持单元10；第一下拉维持单元10连接到直流低电压端Vss。其中第i级栅极信号输出端G(i)用于输出第i级栅极信号。
图2是根据本发明的第j级GOA单元的电路图。其中a+1≤j≤N。也就是说，5≤j≤N，第五级GOA单元至第N级GOA单元的电路架构可以采用图2所示的电路架构。
参照图2，第j级GOA单元包括：第四晶体管T4、第五晶体管T5、第二电容器C2、第二下拉维持单元20。
具体地，第四晶体管T4的源极连接到第j-4级栅极信号输出端G(j-4)，第四晶体管T4的栅极用于接收第二时钟信号XCK，第四晶体管T4的漏极分别连接到第二下拉维持单元20和第j级节点Q(j)；第五晶体管T5的源极用于接收第一时钟信号CK，第五晶体管T5的栅极连接到第j级节点Q(j)，第五晶体管T5的漏极分别连接到第二电容器C2的另一端和第j级栅极信号输出端G(j)；第二电容器C2的一端连接到第i级节点Q(i)，第二电容器C2的另一端连接到第二下拉维持单元20；第二下拉维持单元20连接到直流低电压端Vss。其中第j级栅极信号输出端G(j)用于输出第j级栅极信号。
在图1和图2中，直流低电压端Vss用于提供一直流低电压。
在本实施例中，第二时钟信号XCK和第一时钟信号CK的波形相反。进一步地，第二时钟信号XCK和第一时钟信号CK选自一时钟信号组中的两个不同的时钟信号。
图3是根据本发明的实施例的各种信号的时序图。
参照图3，所述时钟信号组包括M个时钟信号，其中M为正整数。这里M优选为8，但本发明并不限制于此。也就是说，所述时钟信号组包括：第一个时钟信号CK1、第二个时钟信号CK2、第三个时钟信号CK3、第四个时钟信号CK4、第五个时钟信号CK5、第六个时钟信号CK6、第七个时钟信号CK7、第八个时钟信号CK8。每一个时钟信号的周期为8H，且每一个时钟信号的高电平持续时间为3.2H，但本发明并不限制于此。
此外，第m+1个时钟信号的上升沿比对应的第m个时钟信号的上升沿出现的时间延迟H，其中m为1至M中的正整数且m不等于3，而第四个时钟信号CK4的上升沿比第三个时钟信号CK3的上升沿出现的时间延迟1.2H。
启动信号STV的高电平时间为4H，第一个时钟信号CK1的第一个上升沿比启动信号STV的上升沿出现的时间延迟H。
以下对第一级GOA单元的工作过程进行说明，其他级(第二级、第三级和第四级)GOA单元可以参照执行工作。图4是根据本发明的实施例的第一级GOA单元工作的时序信号图。
参照图1、图3和图4，针对第一级GOA单元的工作，i＝1。此时，第一晶体管T1的源极和栅极均接收启动信号STV，第一时钟信号CK为第一个时钟信号CK1，第二时钟信号XCK为第五个时钟信号CK5。
当启动信号STV为高电平时，第一晶体管T1导通，启动信号STV的高电平传到第一级节点Q(1)，第一级节点Q(1)为高电位。同时第三晶体管T3导通，此时第一时钟信号CK为低电平，第一级栅极信号输出端G(1)为低电位。之后，第一时钟信号CK由低电平转为高电平，第一级栅极信号输出端G(1)为高电位，第一级节点Q(1)受到电容耦合效应，被抬升到更高的电位。之后，第二时钟信号XCK为高电平，第一晶体管T1导通，此时启动信号STV和第一时钟信号CK为低电平，第一级栅极信号输出端G(1)被拉到低电位，然后启动信号STV的低电平信号通过导通的第一晶体管T1被传到第一级节点Q(1)，第一级节点Q(1)被拉到低电位。从图3中可以看出，数据电压信号date的第一个上升沿比启动信号STV的上升沿出现的时间延迟3.5H，即数据缓冲时间(Line Buffer)仅有3.5，被大大地缩短，有利于成本的降低。
以下对第三十二级GOA单元的工作过程进行说明，其他级(第五级、……、第三十一级、第三十三级、……、第N级)GOA单元可以参照执行工作。图5是根据本发明的实施例的第三十二级GOA单元工作的时序信号图。
参照图3和图5，针对第三十二级GOA单元的工作，j＝32。此时，第四晶体管T4的源极连接到第二十八级栅极信号输出端G(28)，第一时钟信号CK为第八个时钟信号CK8，第二时钟信号XCK为第四个时钟信号CK4。
当第二十八级栅极信号输出端G(28)为高电位时，第二时钟信号XCK为高电位，第四晶体管T4导通，第二十八级栅极信号输出端G(28)的高电位传入到第三十二级节点Q(32)，第三十二级节点Q(32)为高电位。同时第五晶体管T5导通，此时，第一时钟信号CK是低电平，所以第三十二级栅极信号输出端G(32)为低电位。然后第二十八级栅极信号输出端G(28)为低电位，第二时钟信号XCK为低电位，第四晶体管T4截止，此时，第一时钟信号CK为高电位，第三十二级栅极信号输出端G(32)为高电位，第三十二级节点Q(32)受到电容耦合效应被抬升到更高的电位。然后第一时钟信号CK为低电位，第三十二级栅极信号输出端G(32)被拉到低电位，第二时钟信号XCK为高电位，第二十八级栅极信号输出端G(28)的低电位传到第三十二级节点Q(32)，第三十二级节点Q(32)被拉到低电位。
需要说明的是，在本实施例中，第一下拉维持单元10和所述第二下拉维持单元20均由镜像连接的第一下拉维持电路(未示出)和第二下拉维持电路(未示出)构成，所述第一下拉维持电路和所述第二下拉维持电路交替工作，以将第i级节点Q(i)、第j级节点Q(j)、第i级栅极信号输出端G(i)以及第j级栅极信号输出端G(j)保持在负电位。
综上所述，根据本发明的实施例的GOA驱动电路，能够缩短数据缓冲时间(LineBuffer)，从而有利于GOA驱动电路成本的降低。
虽然已经参照特定实施例示出并描述了本发明，但是本领域的技术人员将理解：在不脱离由权利要求及其等同物限定的本发明的精神和范围的情况下，可在此进行形式和细节上的各种变化。
Claims (8)
1.一种GOA驱动电路，包括级连的N个GOA单元，其中N为不小于4的自然数，其特征在于，第i级GOA单元包括：第一晶体管、第二晶体管、第三晶体管、第一电容器、第一下拉维持单元，其中1≤i≤a，a为小于或等于N/2的自然数；
第一晶体管的源极和栅极用于接收启动信号，第一晶体管的漏极分别连接到第一下拉维持单元和第i级节点；第二晶体管的源极用于接收启动信号，第二晶体管的栅极用于接收第二时钟信号，第二晶体管的漏极连接到第i级节点；第三晶体管的源极用于接收第一时钟信号，第三晶体管的栅极连接到第i级节点，第三晶体管的漏极分别连接到第一电容器的另一端和第i级栅极信号输出端；第一电容器的一端连接到第i级节点，第一电容器的另一端连接到第一下拉维持单元；第一下拉维持单元连接到直流低电压端；
第j级GOA单元包括：第四晶体管、第五晶体管、第二电容器、第二下拉维持单元，其中a+1≤j≤N；
第四晶体管的源极连接到第j-a级栅极信号输出端，第四晶体管的栅极用于接收第二时钟信号，第四晶体管的漏极分别连接到第二下拉维持单元和第j级节点；第五晶体管的源极用于接收第一时钟信号，第五晶体管的栅极连接到第j级节点，第五晶体管的漏极分别连接到第二电容器的另一端和第j级栅极信号输出端；第二电容器的一端连接到第j级节点，第二电容器的另一端连接到第二下拉维持单元；第二下拉维持单元连接到直流低电压端；
所述第一时钟信号和所述第二时钟信号选自一时钟信号组中的两个不同时钟信号；所述时钟信号组包括M个时钟信号，其中M为正整数，每一个时钟信号的周期为8H，每一个时钟信号的高电平时间为3.2H，第m+1个时钟信号的上升沿比对应的第m个时钟信号的上升沿出现的时间延迟H，其中m为1至M中的正整数且m不等于3，第四个时钟信号的上升沿比第三个时钟信号的上升沿出现的时间延迟1.2H。
2.根据权利要求1所述的GOA驱动电路，其特征在于，所述第二时钟信号和所述第一时钟信号的波形相反。
3.根据权利要求1或2所述的GOA驱动电路，其特征在于，所述a为4。
4.根据权利要求1所述的GOA驱动电路，其特征在于，所述启动信号的高电平时间为4H，第一个时钟信号的第一个上升沿比所述启动信号的上升沿出现的时间延迟H。
5.根据权利要求1所述的GOA驱动电路，其特征在于，第一级栅极信号输出端输出的第一级栅极信号的高电平时间为4.2H，且数据电压信号的第一个上升沿比启动信号的上升沿出现的时间延迟3.5H。
6.根据权利要求5所述的GOA驱动电路，其特征在于，当所述启动信号为高电平时，第一晶体管导通，启动信号的高电位传到第i级节点，第i级节点为高电位，第三晶体管导通，第一时钟信号为低电平，第i级栅极信号输出端为低电位，之后第一时钟信号由低电平转为高电平，第i级栅极信号输出端为高电位，第i级节点受到电容耦合效应被抬升到更高电位，之后第二时钟信号为高电平，第一晶体管导通，启动信号和第一时钟信号为低电平，第i级栅极信号输出端被拉到低电位，启动信号的低电平信号通过导通的第一晶体管被传到第i级节点，第i级节点被拉到低电位。
7.根据权利要求5所述的GOA驱动电路，其特征在于，当第j-a级栅极信号输出端为高电位时，第二时钟信号为高电位，第四晶体管导通，第j-a级栅极信号输出端的高电位传入到第j级节点，第j级节点为高电位，同时第五晶体管导通，第一时钟信号为低电平，第j级栅极信号输出端为低电位，第j-a级栅极信号输出端为低电位，第二时钟信号为低电位，第四晶体管截止，第一时钟信号为高电位，第j级栅极信号输出端为高电位，第j级节点受到电容耦合效应被抬升到更高电位，之后第一时钟信号为低电位，第j级栅极信号输出端被拉到低电位，第二时钟信号为高电位，第j-a级栅极信号输出端的低电位传到第j级节点，第j级节点被拉到低电位。
8.一种显示装置，其特征在于，包括权利要求1至7任一项所述的GOA驱动电路。
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