CN106057116B - 移位寄存器单元、驱动方法、栅极驱动电路及显示装置 - Google Patents

Abstract

本发明公开了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置，属于显示技术领域。该移位寄存器单元包括：控制模块、输出模块和削角模块；该控制模块分别与输入信号端、复位信号端、控制信号端、第一时钟信号端、上拉节点和输出端连接，用于控制该上拉节点和输出端的电位；该输出模块分别与第二时钟信号端、该上拉节点和输出端连接，用于向该输出端输出来自该第二时钟信号端的第二时钟信号；该削角模块分别与该输出端和第三时钟信号端连接，用于向该输出端输出该第三时钟信号，以拉低该移位寄存器单元的输出端在第二输出阶段输出信号的电位，从而减缓了栅极电压变化的幅度，避免显示画面出现闪烁和残像等现象。本发明用于显示图像。

Description

移位寄存器单元、驱动方法、栅极驱动电路及显示装置

技术领域

本发明涉及显示技术领域，特别涉及一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。

背景技术

显示装置在显示图像时，需要利用移位寄存器(栅极驱动电路)对像素单元进行扫描，移位寄存器包括多个级联移位寄存器单元，每个移位寄存器单元对应一行像素单元，并能够对该行像素单元中薄膜晶体管的栅极输出扫描脉冲信号，由多个移位寄存器单元实现对显示装置的像素单元的逐行扫描驱动，以显示图像。

相关技术有一种移位寄存器单元，它通常通过多个晶体管和电容器来控制输出端输出信号的电位的高低。但是，显示装置中的薄膜晶体管的栅极和源极之间通常具有寄生电容，所以当移位寄存器施加到薄膜晶体管的栅极的扫描脉冲信号的电平发生变化时，比如由高电平变到低电平，栅极电位会产生巨大跌落，而受寄生电容的影响，源极电位也会产生巨大跌落，产生溃通(feed through)现象，从而造成显示画面出现闪烁和残像等现象，显示装置的显示效果较差。

发明内容

为了解决相关技术中显示装置的显示效果较差的问题，本发明提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置。所述技术方案如下：

第一方面，提供了一种移位寄存器单元，所述移位寄存器单元包括：

控制模块、输出模块和削角模块；

所述控制模块分别与输入信号端、复位信号端、控制信号端、第一时钟信号端、上拉节点和输出端连接，用于在来自所述输入信号端的输入信号、来自所述复位信号端的复位信号，来自所述控制信号端的控制信号以及来自所述第一时钟信号端的第一时钟信号的控制下，控制所述上拉节点和所述输出端的电位；

所述输出模块分别与第二时钟信号端、所述上拉节点和所述输出端连接，用于在所述上拉节点的控制下，向所述输出端输出来自所述第二时钟信号端的第二时钟信号；

所述削角模块分别与所述输出端和第三时钟信号端连接，用于在来自所述第三时钟信号端的第三时钟信号的控制下，向所述输出端输出所述第三时钟信号。

可选的，所述控制模块包括：输入子模块、复位子模块和降噪子模块；

所述输入子模块分别与输入信号端和上拉节点连接，用于在来自所述输入信号端的输入信号的控制下，控制所述上拉节点的电位；

所述复位子模块分别与复位信号端、控制信号端、所述上拉节点、下拉节点和所述输出端连接，用于在所述复位信号、所述控制信号和所述下拉节点的控制下，控制所述上拉节点和所述输出端的电位；

所述降噪子模块分别与第一时钟信号端、所述上拉节点、所述控制信号端、所述下拉节点和所述输出端连接，用于在所述第一时钟信号、所述控制信号和所述上拉节点的控制下，对所述下拉节点和所述输出端进行降噪。

可选的，所述削角模块，包括：第一晶体管；

所述第一晶体管的第一极与所述第三时钟信号端连接，所述第一晶体管的栅极和第二极与所述输出端连接。

可选的，所述输出模块，包括：第二晶体管和电容器；

所述第二晶体管的栅极与所述上拉节点连接，第一级与所述第二时钟信号端连接，第三极与所述输出端连接；

所述电容器的一端与所述上拉节点连接，另一端与所述输出端连接。

可选的，所述输入子模块包括：第三晶体管；

所述第三晶体管的栅极与所述输入信号端连接，第一极与所述输入信号端连接，第二极与所述上拉节点连接；

所述复位子模块包括：第四晶体管、第五晶体管和第六晶体管；

所述第四晶体管的栅极与所述复位信号端连接，第一极与所述控制信号端连接，第二极与所述上拉节点连接；

所述第五晶体管的栅极与所述下拉节点连接，第一极与所述控制信号端连接，第二极与所述上拉节点连接；

所述第六晶体管的栅极与所述复位信号端连接，第一极与所述控制信号端连接，第二极与所述输出端连接；

所述降噪子模块包括：第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管和第十三晶体管；

所述第七晶体管的栅极与所述第一时钟信号端连接，第一极与所述输入信号端连接，第二极与所述上拉节点连接；

所述第八晶体管的栅极与所述第一时钟信号端连接，第一极与所述第一时钟信号端连接，第二极与所述第九晶体管的栅极连接；

所述第九晶体管的栅极分别与所述第八晶体管的第二极以及所述第十晶体管的第二极连接，所述第九晶体管的第一极与所述第一时钟信号端连接，所述第九晶体管的第二极与所述下拉节点连接；

所述第十晶体管的栅极与所述上拉节点连接，第一极与所述控制信号端连接，第二极与所述第九晶体管的栅极连接；

所述第十一晶体管的栅极与所述上拉节点连接，第一极与所述控制信号端连接，第二极与所述下拉节点连接；

所述第十二晶体管的栅极与所述第一时钟信号端连接，第一极与所述控制信号端连接，第二极与所述输出端连接；

所述第十三晶体管的栅极与所述下拉节点连接，第一极与所述控制信号端连接，第二极与所述输出端连接。

可选的，所述晶体管均为N型晶体管。

第二方面，提供了一种移位寄存器单元的驱动方法，用于第一方面所述的移位寄存器单元，所述移位寄存器单元包括：控制模块、输出模块和削角模块，所述方法包括：

输入阶段，输入信号端输入的输入信号为第一电位，所述控制模块控制所述上拉节点的电位为第一电位；

第一输出阶段，第二时钟信号端输入的第二时钟信号为第一电位，所述上拉节点保持第一电位，所述控制模块向输出端输出来自所述第二时钟信号端的第二时钟信号；

第二输出阶段，第三时钟信号端输入的第三时钟信号为第三电位，所述第二时钟信号保持第一电位，所述第一电位高于所述第三电位，所述控制模块继续向所述输出端输出所述第二时钟信号，所述削角模块向所述输出端输出所述第三时钟信号，使得所述输出端输出信号的电位高于所述第三电位且低于所述第一电位；

复位阶段，第一时钟信号端输入的第一时钟信号为第一电位，复位信号端输入的复位信号为第一电位，控制信号端输入的控制信号为第二电位，所述控制模块分别向所述上拉节点和所述输出端输出所述控制信号。

可选的，所述控制模块包括：输入子模块、复位子模块和降噪子模块；

所述输入阶段中，所述输入信号为第一电位，所述输入子模块控制所述上拉节点的电位为第一电位；

所述复位阶段中，所述第一时钟信号为第一电位，所述降噪子模块控制所述下拉节点的电位为第一电位，所述复位信号为第一电位，所述控制信号为第二电位，所述复位子模块分别向所述上拉节点和所述输出端输出所述控制信号。

可选的，所述第一电位相对于所述第二电位为高电位；

所述第三电位相对于所述第二电位为高电位。

可选的，所述第三时钟信号的脉冲周期是所述第二时钟信号的脉冲周期的一半。

可选的，所述第二时钟信号的占空比为二分之一，所述第三时钟信号的占空比大于或等于四分之三。

第三方面，提供了一种栅极驱动电路，所述栅极驱动电路包括至少两个级联的如第一方面所述的移位寄存器单元。

第四方面，提供了一种显示装置，所述显示装置包括如第三方面所述的栅极驱动电路。

本发明提供的技术方案带来的有益效果是：

本发明提供了一种移位寄存器单元、驱动方法、栅极驱动电路及显示装置，该移位寄存器单元中的削角模块可以在第二输出阶段中，向输出端输出第三时钟信号，由于在该第二输出阶段中，输出端输出的信号为第二时钟信号和第三时钟信号的合成信号，并且在该第二输出阶段中，第二时钟信号为第一电位，第三时钟信号为第三电位，使得输出端输出信号的电位位于该两个电位之间，从而实现了对该输出端输出信号削角的效果，避免该输出信号直接从第一输出阶段的第一电位跌落至复位阶段的第二电位，从而减缓了栅极电压变化的幅度，避免显示画面出现闪烁和残像等现象，改善了显示装置的显示效果。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的一种移位寄存器单元的结构示意图；

图2是本发明实施例提供的另一种移位寄存器单元的结构示意图；

图3是本发明实施例提供的又一种移位寄存器单元的结构示意图；

图4是本发明实施例提供的一种移位寄存器单元驱动方法的流程图；

图5是本发明实施例提供的一种移位寄存器单元的驱动过程的时序图；

图6是本发明实施例提供的一种栅极驱动电路的结构示意图；

图7是本发明实施例提供的一种栅极驱动电路输出端的时序图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本发明的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，将其中源极称为第一级，漏极称为第二级。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外，本发明实施例所采用的开关晶体管包括P型开关晶体管和N型开关晶体管两种，其中，P型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型开关晶体管为在栅极为高电平时导通，在栅极为低电平时截止。此外，本发明各个实施例中的多个信号都对应有第一电位和第二电位。第一电位和第二电位仅代表该信号的电位有2个状态量。不代表全文中第一电位或第二电位具有特定的数值。第一控制信号和第二控制信号可以为低电位信号。

图1是本发明实施例提供的一种移位寄存器单元的结构示意图，如图1所示，该移位寄存器单元可以包括：控制模块10、输出模块20和削角模块30。

该控制模块10分别与输入信号端INPUT、复位信号端RST、控制信号端VSS、第一时钟信号端CLK1、上拉节点PU和输出端Output连接，用于在来自该输入信号端INPUT的输入信号、来自该复位信号端RST的复位信号，来自该控制信号端VSS的控制信号以及来自该第一时钟信号端CLK1的第一时钟信号的控制下，控制该上拉节点PU和该输出端Output的电位；

该输出模块20分别与第二时钟信号端CLK2、该上拉节点PU和输出端Output连接，用于在该上拉节点PU的控制下，向该输出端Output输出来自该第二时钟信号端CLK2的第二时钟信号；

该削角模块30分别与该输出端Output和第三时钟信号端CLK3连接，用于在来自该第三时钟信号端CLK3的第三时钟信号的控制下，向该输出端Output输出该第三时钟信号。

综上所述，本发明实施例提供了一种移位寄存器单元，该移位寄存器单元中的削角模块可以在第二输出阶段中，向输出端输出第三时钟信号，由于在该第二输出阶段中，输出端输出的信号为第二时钟信号和第三时钟信号的合成信号，并且在该第二输出阶段中，第二时钟信号为第一电位，第三时钟信号为第三电位，使得输出端输出信号的电位位于该两个电位之间，从而实现了对该输出端输出信号削角的效果，避免该输出信号直接从第一输出阶段的第一电位跌落至复位阶段的第二电位，从而减缓了栅极电压变化的幅度，避免显示画面出现闪烁和残像等现象，改善了显示装置的显示效果。

图2是本发明实施例提供的另一种移位寄存器单元的结构示意图，参考图2，该控制模块10可以包括：输入子模块101、复位子模块102和降噪子模块103。

该输入子模块101分别与输入信号端INPUT和上拉节点PU连接，用于在来自该输入信号端INPUT的输入信号的控制下，控制该上拉节点PU的电位。

该复位子模块102分别与复位信号端RST、控制信号端VSS、该上拉节点PU、下拉节点PD和该输出端Output连接，用于在该复位信号、该控制信号和该下拉节点PD的控制下，控制该上拉节点PU和该输出端Output的电位。

该降噪子模块103分别与第一时钟信号端CLK1、该上拉节点PU、该控制信号端VSS、该下拉节点PD和该输出端Output连接，用于在该第一时钟信号、该控制信号和该上拉节点PU的控制下，对该下拉节点PD和该输出端Output进行降噪。

图3是本发明实施例提供的另一种移位寄存器单元的结构示意图，参考图3，该削角模块30可以包括：第一晶体管M1；

该第一晶体管M1的第一极与该第三时钟信号端CLK3连接，该第一晶体管M1的栅极和第二极与该输出端Output连接。

该输出模块20，包括：第二晶体管M2和电容器；

该第二晶体管M2的栅极与该上拉节点PU连接，第一级与该第二时钟信号端CLK2连接，第三极与该输出端Output连接；

该电容器的一端与该上拉节点PU连接，另一端与该输出端Output连接。

该输入子模块101包括：第三晶体管M3；

该第三晶体管M3的栅极与该输入信号端INPUT连接，第一极与该输入信号端INPUT连接，第二极与该上拉节点PU连接；

该复位子模块102包括：第四晶体管M4、第五晶体管M5和第六晶体管M6；

该第四晶体管M4的栅极与该复位信号端RST连接，第一极与该控制信号端VSS连接，第二极与该上拉节点PU连接；

该第五晶体管M5的栅极与该下拉节点PD连接，第一极与该控制信号端VSS连接，第二极与该上拉节点PU连接；

该第六晶体管M6的栅极与该复位信号端RST连接，第一极与该控制信号端VSS连接，第二极与该输出端Output连接；

该降噪子模块103包括：第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12和第十三晶体管M13；

该第七晶体管M7的栅极与该第一时钟信号端CLK1连接，第一极与该输入信号端INPUT连接，第二极与该上拉节点PU连接；

该第八晶体管M8的栅极与该第一时钟信号端CLK1连接，第一极与该第一时钟信号端CLK1连接，第二极与该第九晶体管M9的栅极连接；

该第九晶体管M9的栅极分别与该第八晶体管M8的第二极以及该第十晶体管M10的第二极连接，该第九晶体管M9的第一极与该第一时钟信号端CLK1连接，该第九晶体管M9的第二极与该下拉节点PD连接；

该第十晶体管M10的栅极与该上拉节点PU连接，第一极与该控制信号端VSS连接，第二极与该第九晶体管M9的栅极连接；

该第十一晶体管M11的栅极与该上拉节点PU连接，第一极与该控制信号端VSS连接，第二极与该下拉节点PD连接；

该第十二晶体管M12的栅极与该第一时钟信号端CLK1连接，第一极与该控制信号端VSS连接，第二极与该输出端Output连接；

该第十三晶体管M13的栅极与该下拉节点PD连接，第一极与该控制信号端VSS连接，第二极与该输出端Output连接。

参考图3可知，在本发明实施例中，每个移位寄存器单元可以包括13个晶体管和1个电容器，外部电路信号输入包括控制信号、复位信号、3个时钟信号、输入信号以及复位信号，其中每个移位寄存器单元的输入信号可以为上一级移位寄存器单元的输出信号，每个移位寄存器单元的复位信号可以为下一级移位寄存器单元的输出信号，控制信号端VSS输入的控制信号为直流低电平信号。需要说明的是，在实际应用中，每个移位寄存器单元中的晶体管个数和电容器的个数可以根据实际情况进行增减，本发明实施例对此不做限定。

综上所述，本发明实施例提供了一种移位寄存器单元，该移位寄存器单元中的削角模块可以在第二输出阶段中，向输出端输出第三时钟信号，由于在该第二输出阶段中，输出端输出的信号为第二时钟信号和第三时钟信号的合成信号，并且在该第二输出阶段中，第二时钟信号为第一电位，第三时钟信号为第三电位，使得输出端输出信号的电位位于该两个电位之间，从而实现了对该输出端输出信号削角的效果，避免该输出信号直接从第一输出阶段的第一电位跌落至复位阶段的第二电位，从而减缓了栅极电压变化的幅度，避免显示画面出现闪烁和残像等现象，改善了显示装置的显示效果。

图4是本发明实施例提供的一种移位寄存器单元驱动方法的流程图，该方法可以用于驱动如图1至图3任一所示的移位寄存器单元，参考图1，该移位寄存器单元可以包括：控制模块10、输出模块20和削角模块30，该方法可以包括：

步骤401、输入阶段，输入信号端INPUT输入的输入信号为第一电位，该控制模块10控制该上拉节点PU的电位为第一电位。

步骤402、第一输出阶段，第二时钟信号端CLK2输入的第二时钟信号为第一电位，该上拉节点PU保持第一电位，该控制模块10向输出端Output输出来自该第二时钟信号端CLK2的第二时钟信号。

步骤403、第二输出阶段，第三时钟信号端CLK3输入的第三时钟信号为第三电位，该第二时钟信号保持第一电位，该第一电位高于该第三电位，该控制模块10继续向该输出端Output输出该第二时钟信号，该削角模块30向该输出端Output输出该第三时钟信号，使得该输出端Output输出信号的电位高于该第三电位且低于该第一电位。

步骤404、复位阶段，第一时钟信号端CLK1输入的第一时钟信号为第一电位，复位信号端RST输入的复位信号为第一电位，控制信号端VSS输入的控制信号为第二电位，该控制模块10分别向该上拉节点PU和该输出端Output输出该控制信号。

综上所述，本发明实施例提供了一种移位寄存器单元的驱动方法，该驱动方法中包括第一输出阶段和第二输出阶段，其中第一输出阶段中，移位寄存器单元输出端输出的信号为处于第一电位的第二时钟信号，该第二输出阶段中，该输出端输出的信号为第二时钟信号和第三时钟信号的合成信号，由于在该第二输出阶段中，第二时钟信号为第一电位，第三时钟信号为第三电位，使得输出端输出信号的电位位于该第一电位和第三电位之间，从而实现了对该输出端输出信号削角的效果，避免该输出信号直接从第一输出阶段的第一电位跌落至复位阶段的第二电位，从而减缓了栅极电压变化的幅度，避免显示画面出现闪烁和残像等现象，改善了显示装置的显示效果。

可选的，参考图2可知，该控制模块10可以包括：输入子模块101、复位子模块102和降噪子模块103。

在上述步骤401中，该输入阶段中，该输入信号为第一电位，该输入子模块101控制该上拉节点PU的电位为第一电位。

在上述步骤403中，该复位阶段中，该第一时钟信号为第一电位，该降噪子模块103控制该下拉节点PD的电位为第一电位，该复位信号为第一电位，该控制信号为直流低电平信号，且该控制信号的电位可以为第二电位，该复位子模块102分别向该上拉节点PU和该输出端Output输出该控制信号。

图5是本发明实施例提供的一种移位寄存器单元驱动过程的时序图，参考图5可知，在本发明实施例中，第一时钟信号端CLK1和第二时钟信号端CLK2输入的时钟信号的高电位为第一电位vgh，低电位为第二电位vgl，该第三时钟信号的高电位为第一电位vgh，低电位为第三电位vgh'。

在输入阶段T1中，输入信号端INPUT输入的输入信号为第一电位vgh，此时图3中的第三晶体管M3开启，第三晶体管M3向该上拉节点PU输出该输入信号，从而将该上拉节点PU的电位上拉为第一电位vgh。

在第一输出阶段T2中，第二时钟信号端CLK2输入的第二时钟信号为第一电位vgh，第三时钟信号端CLK3输入的第三时钟信号为第一电位vgh，该上拉节点PU的电位由于电容C的耦合作用继续升高，此时该第一晶体管M1和第二晶体管M2均为开启状态，第一晶体管M1向该输出端Output输出该第三时钟信号，该第二晶体管M2向该输出端Output输出该第二时钟信号，由于该第二时钟信号和第三时钟信号此时的电位均为第一电位vgh，从图5中可以看出，此时该输出端Output输出信号的电位也为第一电位vgh。

在第二输出阶段T3中，该第二时钟信号保持第一电位vgh，第三时钟信号端CLK3输入的第三时钟信号为第三电位vgh'，该第一电位vgh高于该第三电位vgh'，由于该第三电位vgh'相对于该第二电位vgl为高电位，此时该第一晶体管M1和第二晶体管M2依旧保持开启状态，此时第二晶体管M2继续向该输出端Output输出该第二时钟信号，第三晶体管M3向该输出端Output输出该第三时钟信号，使得该输出端Output输出信号为该第二时钟信号和第三时钟信号的合成信号，参考图5，该第二输出阶段T3中，该输出端Output输出信号的电位vgh”高于该第三电位vgh'且低于该第一电位vgh，由此可以实现对该输出端Output输出信号进行削角的目的。其中该第二输出阶段T3输出端Output输出信号的电位vgh”是由该第一电位vgh和该第三电位vgh'共同作用生成的，且该电位vgh”具体数值由第一晶体管M1和第二晶体管M2的宽长比W/L决定。

在复位阶段T4中，第一时钟信号端CLK1输入的第一时钟信号为第一电位vgh，控制信号端VSS输入的控制信号为第二电位vgl，第七晶体管M7和第八晶体管M8开启，第七晶体管M7向该上拉节点PU输出该输入信号，由于此时该输入信号为第二电位vgl，因此可以将该上拉节点PU的电位拉低，同时第八晶体管M8向第九晶体管M9的栅极输出该第一时钟信号，该第九晶体管M9开启，向该下拉节点PD输出该第一时钟信号，使得第五晶体管M5和第十三晶体管M13开启，该第五晶体管M5和第十三晶体管M13分别向上拉节点PU和输出端Output输出控制信号，该控制信号为第二电位vgl；同时，该复位阶段T4中，复位信号端RST输入的复位信号为第一电位vgh，该第四晶体管M4和第六晶体管M6开启，该第四晶体管M4和第六晶体管M6分别向该上拉节点PU和输出端Output输出处于第二电位vgl的控制信号。

从图5中可以看出，当移位寄存器单元单元从第二输出阶段T3过渡到复位阶段T4时，由于在该第二输出阶段T3中，输出端Output输出信号的电位vgh”低于该第一电位vgh，从而实现了对该输出端输出信号削角的效果，使得该输出信号的电位变化可以从第一输出阶段T1的第一电位vgh变化至第二输出阶段T3的vgh”，再从该vgh”变化至复位阶段T4的第二电位vgl，因此可以避免该输出信号直接从第一输出阶段T2的第一电位vgh跌落至复位阶段T4的第二电位vgl，减缓了栅极电压变化的幅度，避免显示画面出现闪烁和残像等现象，改善了显示装置的显示效果。

需要说明的是，参考图5可知，第一时钟信号和第二时钟信号的脉冲周期相同，且占空比相同，例如可以均为二分之一，第三时钟信号的脉冲周期为第二时钟信号的脉冲周期的一半，以保证该第二时钟信号从低电平跳变成高电平时，该第三时钟信号也由低电平跳变至高电平。进一步的，从图5中可以看出，该第二输出阶段T3的持续时间(即削角时间)与该第三时钟信号在一个脉冲周期内处于第三电位的时长相等，因此该第三时钟信号的占空比可以根据移位寄存器单元所要求的削角时间来确定，由于该削角时间一般小于该第二时钟信号在每个脉冲周期内处于高电平的时长的四分之一，也即是：T3的持续时间≤(1/4)×(T2持续时间+T3持续时间)，因此当该第二时钟信号的占空比为二分之一时，该第三时钟信号的占空比可以大于或等于四分之三，当该第二时钟信号的占空比小于二分之一时，该第三时钟信号的占空比可以大于四分之三，使得第三时钟信号在每个脉冲周期内处于第三电位的时长，小于或等于该第二时钟信号每个脉冲周期内处于第一电位的时长的四分之一。若该移位寄存器单元存在预充电的情况，则相对于无预充电的情况，该第三时钟信号的占空比可以设置的更小，即该第三时钟信号的占空比可以根据移位寄存器单元的预充电情况和削角时间共同决定。

还需要说明的是，在上述各实施例中，均是以各晶体管为N型晶体管，且第一电位和第三电位为高电位，第二电位为低电位为例进行的说明。当然，该各个晶体管还可以采用P型晶体管，当各晶体管均采用P型晶体管时，该第一电位和第三电位可以为低电位，该第二电位可以为高电位，且各个信号端输入的信号的电位变化可以与图5所示的电位变化相反(即二者的相位差180度)。

综上所述，本发明实施例提供了一种移位寄存器单元的驱动方法，该驱动方法中包括第一输出阶段和第二输出阶段，其中第一输出阶段中，移位寄存器单元输出端输出的信号为处于第一电位的第二时钟信号，该第二输出阶段中，该输出端输出的信号为第二时钟信号和第三时钟信号的合成信号，由于在该第二输出阶段中，第二时钟信号为第一电位，第三时钟信号为第三电位，使得输出端输出信号的电位位于该第一电位和第三电位之间，从而实现了对该输出端输出信号削角的效果，避免该输出信号直接从第一输出阶段的第一电位跌落至复位阶段的第二电位，从而减缓了栅极电压变化的幅度，避免显示画面出现闪烁和残像等现象，改善了显示装置的显示效果。

图6是本发明实施例提供的一种栅极驱动电路的结构示意图，该栅极驱动电路可以包括至少两个级联的如图1至3任一所示的移位寄存器单元00，从图6种可以看出，第N级移位寄存器单元GOA N的复位信号端RST与第N+1级移位寄存器单元GOA N+1的输出端连接，第N级移位寄存器单元GOA N的输入信号端INPUT与第N-1级移位寄存器单元GOA N-1的输出端连接，其中第一级移位寄存器单元的输入信号端INPUT与帧开启信号端STV连接。该栅极驱动电路中各个输出端的时序图可以如图7所示，为了保证该栅极驱动电路中各输出端移位输出驱动信号，相邻两级移位寄存器单元中的输出模块和控制模块所连接的时钟信号端不相同，例如，若第N级移位寄存器单元GOA N中的输出模块所连接的时钟信号端为第二时钟信号端CLK2，控制模块连接的时钟信号端为第一时钟信号端CLK1，则第N+1级移位寄存器单元GOA N+1中的输出模块所连接的时钟信号端为第一时钟信号端CLK1，控制模块连接的时钟信号端为第二时钟信号端CLK2。

本发明实施例提供一种显示装置，该显示装置可以包括如图6所示的栅极驱动电路。该显示装置可以为：液晶面板、电子纸、OLED面板、AMOLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (13)

1.一种移位寄存器单元，其特征在于，所述移位寄存器单元包括：

控制模块、输出模块和削角模块；

所述控制模块分别与输入信号端、复位信号端、控制信号端、第一时钟信号端、上拉节点和输出端连接，用于在所述输入信号端输入的输入信号为第一电位时，控制所述上拉节点的电位为第一电位，以及用于在所述复位信号端输入的复位信号和所述第一时钟信号端输入的第一时钟信号均为第一电位时，向所述上拉节点和所述输出端输出来自所述控制信号端的控制信号，所述控制信号的电位为第二电位；

所述输出模块分别与第二时钟信号端、所述上拉节点和所述输出端连接，用于在所述上拉节点的电位为第一电位时，向所述输出端输出来自所述第二时钟信号端的第二时钟信号；

所述削角模块分别与所述输出端和第三时钟信号端连接，用于在所述第三时钟信号端输入的第三时钟信号为第三电位，所述第二时钟信号为第一电位，且所述输出模块向所述输出端输出所述第二时钟信号时，向所述输出端输出所述第三时钟信号；

其中，所述第一电位高于所述第三电位，且所述第三电位高于所述第二电位。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述控制模块包括：输入子模块、复位子模块和降噪子模块；

所述输入子模块分别与所述输入信号端和所述上拉节点连接，用于在来自所述输入信号的控制下，控制所述上拉节点的电位；

所述复位子模块分别与所述复位信号端、所述控制信号端、所述上拉节点、下拉节点和所述输出端连接，用于在所述复位信号、所述控制信号和所述下拉节点的控制下，控制所述上拉节点和所述输出端的电位；

所述降噪子模块分别与所述第一时钟信号端、所述上拉节点、所述控制信号端、所述下拉节点和所述输出端连接，用于在所述第一时钟信号、所述控制信号和所述上拉节点的控制下，对所述下拉节点和所述输出端进行降噪。

3.根据权利要求1所述的移位寄存器单元，其特征在于，所述削角模块，包括：第一晶体管；

所述第一晶体管的第一极与所述第三时钟信号端连接，所述第一晶体管的栅极和第二极与所述输出端连接。

4.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出模块，包括：第二晶体管和电容器；

所述第二晶体管的栅极与所述上拉节点连接，第一级与所述第二时钟信号端连接，第三极与所述输出端连接；

所述电容器的一端与所述上拉节点连接，另一端与所述输出端连接。

5.根据权利要求2所述的移位寄存器单元，其特征在于，

所述输入子模块包括：第三晶体管；

所述第三晶体管的栅极与所述输入信号端连接，第一极与所述输入信号端连接，第二极与所述上拉节点连接；

所述复位子模块包括：第四晶体管、第五晶体管和第六晶体管；

所述第四晶体管的栅极与所述复位信号端连接，第一极与所述控制信号端连接，第二极与所述上拉节点连接；

所述第五晶体管的栅极与所述下拉节点连接，第一极与所述控制信号端连接，第二极与所述上拉节点连接；

所述第六晶体管的栅极与所述复位信号端连接，第一极与所述控制信号端连接，第二极与所述输出端连接；

所述降噪子模块包括：第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管和第十三晶体管；

所述第七晶体管的栅极与所述第一时钟信号端连接，第一极与所述输入信号端连接，第二极与所述上拉节点连接；

所述第八晶体管的栅极与所述第一时钟信号端连接，第一极与所述第一时钟信号端连接，第二极与所述第九晶体管的栅极连接；

所述第九晶体管的栅极分别与所述第八晶体管的第二极以及所述第十晶体管的第二极连接，所述第九晶体管的第一极与所述第一时钟信号端连接，所述第九晶体管的第二极与所述下拉节点连接；

所述第十晶体管的栅极与所述上拉节点连接，第一极与所述控制信号端连接，第二极与所述第九晶体管的栅极连接；

所述第十一晶体管的栅极与所述上拉节点连接，第一极与所述控制信号端连接，第二极与所述下拉节点连接；

所述第十二晶体管的栅极与所述第一时钟信号端连接，第一极与所述控制信号端连接，第二极与所述输出端连接；

所述第十三晶体管的栅极与所述下拉节点连接，第一极与所述控制信号端连接，第二极与所述输出端连接。

6.根据权利要求3至5任一所述的移位寄存器单元，其特征在于，

所述晶体管均为N型晶体管。

7.一种移位寄存器单元的驱动方法，用于驱动权利要求1至6任一所述的移位寄存器单元，其特征在于，所述移位寄存器单元包括：控制模块、输出模块和削角模块，所述方法包括：

输入阶段，输入信号端输入的输入信号为第一电位，所述控制模块控制所述上拉节点的电位为第一电位；

第一输出阶段，第二时钟信号端输入的第二时钟信号为第一电位，所述上拉节点保持第一电位，所述输出模块向输出端输出来自所述第二时钟信号端的第二时钟信号；

第二输出阶段，第三时钟信号端输入的第三时钟信号为第三电位，所述第二时钟信号保持第一电位，所述第一电位高于所述第三电位，所述输出模块继续向所述输出端输出所述第二时钟信号，所述削角模块向所述输出端输出所述第三时钟信号，使得所述输出端输出信号的电位高于所述第三电位且低于所述第一电位；

复位阶段，第一时钟信号端输入的第一时钟信号为第一电位，复位信号端输入的复位信号为第一电位，控制信号端输入的控制信号为第二电位，所述控制模块分别向所述上拉节点和所述输出端输出所述控制信号。

8.根据权利要求7所述的方法，其特征在于，所述控制模块包括：输入子模块、复位子模块和降噪子模块；

所述输入子模块分别与所述输入信号端和所述上拉节点连接，所述复位子模块分别与所述复位信号端、所述控制信号端、所述上拉节点、下拉节点和所述输出端连接，所述降噪子模块分别与所述第一时钟信号端、所述上拉节点、所述控制信号端、所述下拉节点和所述输出端连接；

所述输入阶段中，所述输入信号为第一电位，所述输入子模块控制所述上拉节点的电位为第一电位；

所述复位阶段中，所述第一时钟信号为第一电位，所述降噪子模块控制所述下拉节点的电位为第一电位，所述复位信号为第一电位，所述控制信号为第二电位，所述复位子模块分别向所述上拉节点和所述输出端输出所述控制信号。

9.根据权利要求7或8所述的方法，其特征在于，

所述第一电位相对于所述第二电位为高电位；

所述第三电位相对于所述第二电位为高电位。

10.根据权利要求7或8所述的方法，其特征在于，

所述第三时钟信号的脉冲周期是所述第二时钟信号的脉冲周期的一半。

11.根据权利要求10所述的方法，其特征在于，

所述第二时钟信号的占空比为二分之一，所述第三时钟信号的占空比大于或等于四分之三。

12.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括至少两个级联的如权利要求1至6任一所述的移位寄存器单元。

13.一种显示装置，其特征在于，所述显示装置包括如权利要求12所述的栅极驱动电路。