CN103366822A - 移位寄存电路以及削角波形产生方法 - Google Patents

Abstract

本发明公开了一种移位寄存电路以及削角波形产生方法，其中移位寄存电路包含多级移位寄存器，每一级移位寄存器包含输出晶体管、输入单元以及削角电路。输出晶体管用以产生该级移位寄存器的输出信号。输入单元用以控制输出晶体管的栅极端的电位。削角电路包含第一开关、第二开关以及第三开关。第一开关用以输出控制信号。第二开关用以根据控制信号下拉输出晶体管的栅极端的电位。第三开关用以根据控制信号下拉输出晶体管的输出端的电位。

Description

移位寄存电路以及削角波形产生方法

技术领域

本发明有关于一种显示器中的电路结构，尤指一种用于显示器中且可产生削角波形的移位寄存电路。

背景技术

在现有的液晶显示器中，数据线和扫描线互相垂直交叉，并形成了像素矩阵。其中，扫描线为耦接至液晶显示器中的每一显示晶体管的栅极，并控制是否导通这些显示晶体管，以控制是否写入图像信号。

依矩阵方式排列的液晶单元进行充电时，栅极驱动信号会因为通过的像素单元数量逐增而受其电阻抗影响，以导致基准工作信号的波形逐渐变形，如此会造成不同位置上的像素单元充电电荷不一致，例如，在邻近/远离扫描驱动电路的近端与远端所接收到的栅极驱动信号不同。现有的技术中通常在栅极驱动信号中形成削角，来解决闪烁的问题。例如，在时序控制器与栅极电路之间加入一削角模块，削角模块用以对栅极驱动信号进行削角，以降低像素单元的电阻抗影响，维持栅极驱动信号提供至液晶单元的电压波形，进而平衡各像素单元的充电电荷，来解决闪烁的问题。

目前产生削角波形的功能大多由栅极驱动芯片(gate driver IC)提供，或将削角电路元件设置在栅极驱动芯片的封装当中，需在显示器的电路板上保留空间以设置具有削角功能的栅极驱动芯片。

然而，在较先进的栅极驱动电路基板整合(Gate on Array,GOA)工艺下，不再独立设置额外的栅极驱动电路，而是须将栅极驱动电路的功能整合至面板上，以减少电路面积并实现窄边框显示面板。如此一来，如何以简单的电路结构在显示面板上实现驱动波形的削角功能实为重要的技术课题。

发明内容

为解决上述问题并有效率地形成削角波形，本发明提出一种移位寄存器中的削角电路，其中每一级移位寄存器的削角电路中包含多个开关，当上述开关导通时，可分别下拉调整移位寄存器中输出晶体管的栅极端电压与输出端电压。下拉栅极端电压可使输出晶体管逐步关断，改变输出电压；而另一方面，对输出端电压进行下拉(例如通过分压方式下拉)，可直接改变输出端电压的电平。借由上述两种方式同时进行，以高效率地形成输出信号上的削角。此外，在各级移位寄存器未作动时有稳压电路确保信号的稳定性，避免错误触发。

本发明提供了一种移位寄存电路，包含多级移位寄存器。其中，每一级移位寄存器包含输出晶体管以及削角电路。输出晶体管具有第一端、第二端以及栅极端，输出晶体管的第一端耦接至一第一时钟脉冲信号，输出晶体管的第二端用以产生该级移位寄存器的输出信号，并提供至下一级及/或上一级移位寄存器。削角电路包含第一开关、第二开关以及第三开关。第一开关具有第一端、第二端及栅极端，第一开关的第一端用以接收第二时钟脉冲信号，第一开关的栅极端电性耦接输出晶体管的栅极端，用以根据输出晶体管的栅极端的电位控制第一开关的第一端与第二端导通或断开。第二开关具有第一端、第二端及栅极端，该第二开关的第一端电性耦接该输出晶体管的栅极端，该第二开关的第二端用以接收第一参考电压，该第二开关的栅极端电性耦接该第一开关的第二端。第三开关具有第一端、第二端及栅极端，该第三开关的第一端电性耦接该输出晶体管的第二端，该第三开关的第二端用以接收第二参考电压，该第三开关的栅极端电性耦接该第一开关的第二端。

本发明的一实施例中，该输入单元耦接至上一级移位寄存器，该级移位寄存器的输出信号提供至下一级移位寄存器，该移位寄存电路为正向扫描移位。

本发明的一实施例中，该输入单元耦接至下一级移位寄存器，该级移位寄存器的输出信号提供至上一级移位寄存器，该移位寄存电路为反向扫描移位。

本发明的一实施例中，该输入单元同时耦接至上一级移位寄存器与下一级移位寄存器，该级移位寄存器的输出信号提供至上一级移位寄存器及下一级移位寄存器，该移位寄存电路为双向扫描移位。

本发明的一实施例中，包含稳压电路，其耦接至该输出晶体管的栅极端以及该输出晶体管的第二端，当该级移位寄存器未作动时，该稳压电路用以维持该输出晶体管的栅极端以及当前级的该输出信号于低电压电平。

本发明的一实施例中，该第二时钟脉冲信号的脉冲宽度正相关于该输出信号的削角的削角宽度；

该输出信号的削角斜率正相关于该第二开关与该第三开关的放电能力、电压转换速率或导通阻抗。

本发明提供另一种移位寄存电路，包含多级移位寄存器，每一级移位寄存器包含输出晶体管、输入单元、削角电路以及稳压电路。输出晶体管用以根据输出晶体管的栅极端的电位及输出晶体管的第一端的电位，在输出晶体管的第二端产生该级移位寄存器的输出信号。输入单元电性耦接输出晶体管，用以控制输出晶体管的该栅极端的电位。削角电路包含第一开关、第二开关以及第三开关。第一开关电性耦接该输出晶体管的该栅极端，用以根据该输出晶体管的该栅极端的电位及该第一开关的第一端的电位输出控制信号。第二开关电性耦接该输出晶体管的该栅极端，用以根据该控制信号下拉该输出晶体管的该栅极端的电位。第三开关电性耦接输出晶体管，用以根据控制信号下拉输出晶体管的第二端的电位。稳压电路电性耦接至该输出晶体管的栅极端以及该输出晶体管的第二端，当该级移位寄存器未作动时，该稳压电路用以维持该输出晶体管的栅极端以及当前级的该输出信号于低电压电平。

本发明还提供一种削角波形产生方法，用于多级移位寄存器，其中每一级移位寄存器包含输出晶体管、第一开关、第二开关以及第三开关，该输出晶体管用以产生该级移位寄存器的输出信号，并提供至下一级移位寄存器，该削角波形产生方法包含：导通该输出晶体管，并通过第一时钟脉冲信号上拉该级移位寄存器的输出端的电位；通过第二时钟脉冲信号经由该第一开关，导通该第二开关，对该输出晶体管的栅极端上的电位进行放电，降低该输出晶体管的导通程度；以及，通过该第二时钟脉冲信号经由该第一开关，导通该第三开关，以下拉该级移位寄存器的该输出端的电位。

本发明的一实施例中，包含：

当上一级移位寄存器作动时，由该上一级移位寄存器输出的该输出信号将该级移位寄存器的该输出晶体管的栅极端提升至第一电压电平，使该输出晶体管导通；

当该级移位寄存器作动时，由该第一时钟脉冲信号通过该输出晶体管传输至该输出晶体管的第二端形成该输出信号，并经由耦合电容将该输出晶体管的栅极端由该第一电压电平进一步提升至提升电压电平。

附图说明

图1绘示根据本发明的一实施例中一种移位寄存电路的示意图；

图2绘示图1中移位寄存电路的其中一级移位寄存器的示意图；

图3绘示图2中移位寄存器的内部电路示意图；

图4绘示图3中移位寄存器相关的信号波形图；

图5绘示图2中移位寄存电路其中三个移位寄存器相关的信号波形图；

图6绘示于一实施例中图3的移位寄存器的内部电路示意图；

图7绘示于另一实施例中图3中移位寄存器的内部电路示意图；

图8A绘示根据本发明的一实施例中一种移位寄存电路的示意图；

图8B绘示根据本发明的另一实施例中一种移位寄存电路的示意图。

其中，附图标记：

100，800a，800b：移位寄存电路         120，820：输入单元

140，840：输出晶体管                  160，860：削角电路

180：稳压电路                         Vg：电压

SR[1]，SR[2]，SR[3]，SR[n]：移位寄存器

G[1]，G[2]，G[3]，G[n-1]，G[n]，G[n+1]：输出信号

K[1]，K[2]，K[3]，K[n]：控制信号

M1：第一开关                         M2：第二开关

M3：第三开关                         Vss1：第一参考电压

Vss2：第二参考电压                    Vref1：第一电压电平

CK1：第一时钟脉冲信号                CK2：第二时钟脉冲信号

XCK1：反相位的第一时钟脉冲信号       SH：削角

XCK2：反相位的第二时钟脉冲信号       V_boost：提升电压电平

具体实施方式

以下将以附图公开本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化附图起见，一些现有惯用的结构与元件在附图中将以简单示意的方式绘示之。

请参阅图1，其绘示根据本发明的一实施例中一种移位寄存电路100的示意图。移位寄存电路100包含多级移位寄存器，如图1的实施例中，移位寄存电路100包含移位寄存器SR[1]、SR[2]、SR[3]…等多级移位寄存器。实际应用中的一例子中，移位寄存电路100可应用在一数字显示器中作为栅极驱动电路，用以提供分时循序驱动的栅极驱动信号(如附图中各移位寄存器的输出信号G[1],G[2],G[3]…)，用以驱动多条扫描线上的像素开关电路，一般栅极驱动电路的功能与操作方式为本领域技术人员所熟知，在此不另赘述。

请一并参阅图2，其绘示图1中移位寄存电路100的其中一级移位寄存器SR[n]的示意图，于图2中所绘示的移位寄存器SR[n]为各级移位寄存器的一通用表示式，n为一正整数。

如图2的实施例中，移位寄存电路100所包含的每一级移位寄存器SR[n]包含输入单元120、输出晶体管140以及削角电路160，此外，每一级移位寄存器SR[n]可包含稳压电路180。

图1与图2的实施例中绘示移位寄存电路100以双向扫描移位进行举例说明。于此实施方式中，每一级移位寄存器的输入单元120连接至上一级移位寄存器的输出信号以及下一级移位寄存器的输出信号。例如，如移位寄存器SR[2]的输入单元120接收上一级移位寄存器SR[1]的输出信号G[1]以及下一级移位寄存器SR[3]的输出信号G[3]；而移位寄存器SR[3]的输入单元120接收上一级移位寄存器SR[2]的输出信号G[2]以及下一级移位寄存器SR[4]的输出信号G[4]，依此类推。

于此实施例中，双向扫描移位的移位寄存电路100可选择性地进行正向扫描移位或进行反向扫描移位。举例来说，每一级的输入单元120可选择性地根据上一级移位寄存器的输出信号作动形成正向扫描移位，或是选择性地根据下一级移位寄存器的输出信号作动形成反向扫描移位。

以正向扫描移位的例子来说，图1与图2的实施例中，移位寄存器SR[1]输出致能(enable)电平的输出信号G[1]，可触发移位寄存器SR[2]；而移位寄存器SR[2]输出致能电平的输出信号G[2]，可触发移位寄存器SR[3]。依此类推，进而形成依序致能的输出信号G[1],G[2],G[3]…G[n]…。反向扫描移位的例子为扫描次序先后互换，为本领域技术人员熟知，在此不另赘述。

请一并参阅图3以及图4，图3绘示图2中移位寄存器SR[n]的内部电路示意图。移位寄存器SR[n]中包含输入单元120、输出晶体管140以及削角电路160。图4绘示图3中移位寄存器SR[n]相关的信号波形图。此外，每一级移位寄存器SR[n]可包含稳压电路180，如图3所示，移位寄存器SR[n]中的稳压电路180耦接至输出晶体管140的栅极端以及输出晶体管140的第二端。

如图3所示，输出晶体管140具有第一端、第二端以及栅极端，输出晶体管140的第一端接收第一时钟脉冲信号，此处的第一时钟脉冲信号可为时钟脉冲信号CK1或反相位的的时钟脉冲信号XCK1，于此实施例中，移位寄存器SR[n]接收的信号以时钟脉冲信号CK1作为第一时钟脉冲信号作主要举例说明。

输出晶体管140的第二端用以产生该级移位寄存器SR[n]的输出信号G[n]，并提供至下一级移位寄存器(例如提供至下一级移位寄存器SR[n+1]，图中未示)及提供至上一级移位寄存器(例如提供至上一级移位寄存器SR[n-1]，图中未示)。

削角电路160包含第一开关M1、第二开关M2以及第三开关M3。第一开关M1具有第一端、第二端及栅极端，第一开关M1的第一端用以接收第二时钟脉冲信号，此处的第二时钟脉冲信号可为时钟脉冲信号CK2或反相位的时钟脉冲信号XCK2，于此实施例中，移位寄存器SR[n]所接收的第二时钟脉冲信号以时钟脉冲信号CK2作主要举例说明。

第一开关M1的栅极端电性耦接输出晶体管140的栅极端，借此根据输出晶体管140的栅极端的电位控制第一开关M1导通或关闭，进而使第一开关M1的第一端与第二端彼此导通或彼此断开。

第二开关M2具有第一端、第二端及栅极端，第二开关M2的第一端电性耦接输出晶体管140的栅极端，第二开关M2的第二端用以接收第一参考电压Vss1，第二开关M2的栅极端电性耦接该第一开关M1的第二端。

第三开关M3具有第一端、第二端及栅极端，第三开关M3的第一端电性耦接输出晶体管140的第二端，第三开关M3的第二端用以接收第二参考电压Vss2，第三开关M3的栅极端电性耦接第一开关M1的第二端。

实际应用中，第一参考电压Vss1与第二参考电压Vss2可为***低电压，第一与第二参考电压Vss1,Vss2可设定相同的***低电压电平，或是两相异的***低电压电平。

在信号操作上，第一开关M1用以根据输出晶体管140的栅极端的电位及第一开关的第一端的电位(即第二时钟脉冲信号CK2)输出移位寄存器SR[n]中的控制信号K[n]。第一开关M1产生的控制信号K[n]传送到第二开关M2与第三开关M3的栅极，用以控制第二开关M2与第三开关M3的导通或关闭。

也就是说，第二开关M2根据控制信号K[n]选择性下拉输出晶体管140的栅极端的电位。第三开关用以根据控制信号K[n]选择性下拉输出晶体管140的第二端的电位。

于本实施例中，削角电路160中第一开关M1、第二开关M2以及第三开关M3用以执行一削角波形产生方法。

如图3与图4所示，对第n级的移位寄存器SR[n]而言，在时间点T0至时间点T1间上一级移位寄存器(图中未示)作动并产生输出信号G[n-1]，由上一级移位寄存器产生的输出信号G[n-1]经由输入单元120输入至移位寄存器SR[n]的输出晶体管140的栅极端，将输出晶体管140的栅极端的电压Vg提升至第一电压电平Vref1(如图4所示)，使输出晶体管140导通。此时，输出晶体管140的第一端仍为低电平(时间点T0至时间点T1间的第一时钟脉冲信号CK1)，因此，时间点T0至时间点T1间输出信号G[n]尚未变化。

在时间点T1起，第一时钟脉冲信号CK1由低电平切换至高电平，在输出晶体管140导通下，通过第一时钟脉冲信号CK1上拉移位寄存器SR[n]的输出端(输出晶体管140的第二端)的电位。也就是说，高电平的第一时钟脉冲信号CK1通过输出晶体管140传输至输出晶体管140的第二端形成高电平的输出信号G[n]。

同一时间，并经由输出晶体管140的耦合电容(如栅极与源极间的耦合电容Cgs)将输出晶体管140的栅极端的电位Vg由第一电压电平Vref1进一步提升至提升电压电平V_boost。

借此，由第一时钟脉冲信号CK1，可在时间点T1与时间点T3之间形成高电平的输出信号G[n]，作为栅极驱动信号之用。须进一步说明的是，削角电路160可在输出信号G[n]上形成削角。

于此实施例中，第二时钟脉冲信号CK2被设计为包含多个脉冲，第二时钟脉冲信号CK2的脉冲分别对应第一时钟脉冲信号CK1的时钟脉冲负缘。

由时间点T2起至时间点T3，也就是第一时钟脉冲信号CK1的时钟脉冲负缘(时间点T3)之前，第二时钟脉冲信号CK2切换至高电平。

由时间点T2起至时间点T3，因此，高电平的第二时钟脉冲信号CK2通过第一开关M1，形成高电平的控制信号K[n]，并传送到第二开关M2与第三开关M3的栅极，将第二开关M2与第三开关M3导通。

由时间点T2起至时间点T3，通过高电平的控制信号K[n]，导通第二开关M2，借此将输出晶体管140的栅极端经过第二开关M2耦接至第一参考电压Vss1。由于第二开关M2的导通，对输出晶体管140的栅极端上的电位Vg进行放电，降低输出晶体管140的导通程度，也就是说，逐步将输出晶体管140关闭，使得输出晶体管140的第二端(即输出信号G[n])电位下降。

同一时间，自时间点T2起至时间点T3，通过高电平的控制信号K[n]，导通第三开关M3，借此将输出晶体管140的第二端经过第三开关M3连接至第二参考电压Vss2，以下拉输出晶体管140的第二端(即输出信号G[n])的电位。

此外，由时间点T2起至时间点T3，第二开关M2的导通是借由改变输出晶体管140的栅极端上的电位Vg，降低输出晶体管140的导通程度，使输出晶体管140逐步关闭，达到使输出信号G[n]电位下降的效果；同时第三开关M3的导通是将输出晶体管140的第二端耦接至第二参考电压Vss2，以分压方式达到使输出信号G[n]电位下降的效果。借由上述逐步关闭输出晶体管140以及分压方式，共同形成输出信号G[n]上的削角SH(如图4所示)。

若仅设置第三开关M3，以分压方式所能形成的削角效果有限，输出信号G[n]上的削角电压将受限于第三开关M3与输出晶体管140的导通时阻抗的比例，需要设置特定尺寸大小的第三开关M3(以形成特定的导通阻抗)才能有效达到所需的削角效果。

综上所述，本案中削角电路160中的第二开关M2与第三开关M3在导通时，可分别对输出晶体管140的栅极端与输出端(即第二端)进行下拉，以形成输出信号上的削角。

此外，第二开关M2与第三开关M3导通所形成的削角的时间点由第二时钟脉冲信号CK2以及削角电路160中第一开关M1所产生的控制信号K[n]所决定。其中，如图4所示，第二时钟脉冲信号CK2的脉冲宽度正相关于输出信号G[n]的削角SH的削角宽度。

若欲使削角SH的削角宽度加大，可提早产生高电平的第二时钟脉冲信号CK2或是加大第二时钟脉冲信号CK2的工作负载(Duty Cycle)；反之若使削角宽度缩短，可延后产生高电平的第二时钟脉冲信号CK2或是减少第二时钟脉冲信号CK2的工作负载(Duty Cycle)。

此外，削角SH的削角斜率正相关于第二开关M2与第三开关M3的放电能力、电压转换速率或元件尺寸。

举例来说，若欲使削角SH的削角斜率变陡，可选用放电能力强或电压转换速率快的第二开关M2，或是可选用导通阻抗小的第三开关M3(使下拉能力增强)；反之，若欲使削角SH的削角斜率变缓，可选用放电能力弱或电压转换速率慢的第二开关M2，或是可选用导通阻抗大的第三开关M3。

于此实施例中，其中第二开关M2对输出信号的削角斜率的影响大于第三开关M3。

请一并参阅图5，其绘示移位寄存电路100中移位寄存器SR[1]、移位寄存器SR[2]以及移位寄存器SR[3]相关的信号波形图。

另外补充的是，在实际应用中，为了简化电路结构或降低时钟脉冲信号必需的更新频率，移位寄存电路100中可使用两组相反相位的时钟脉冲信号分别驱动相邻级的移位寄存器，例如，奇数级与偶数级使用两相反相位的时钟脉冲信号等。因此，如图5所示，第一时钟脉冲信号包含相反相位的时钟脉冲信号CK1与时钟脉冲信号XCK1。第二时钟脉冲信号包含相反相位的时钟脉冲信号CK2与时钟脉冲信号XCK2。

以图5的例子来说，奇数级的移位寄存器SR[1]、移位寄存器SR[3]等可基于第一时钟脉冲信号CK1与第二时钟脉冲信号CK2进行操作；偶数级的移位寄存器SR[2]等可基于相反相位的第一时钟脉冲信号XCK1与第二时钟脉冲信号XCK2进行操作，相反相位的第一时钟脉冲信号XCK1与第二时钟脉冲信号XCK2操作方式可由先前实施例类推，在此不另赘述。

请一并参阅图6，其绘示于一实施例中图3的移位寄存器SR[n]的内部电路示意图。如图6所示，移位寄存器SR[n]中的稳压电路180耦接至输出晶体管140的栅极端以及输出晶体管140的第二端。

此外，稳压电路180接收第一时钟脉冲信号(如正向的第一时钟脉冲信号CK1与反向的第一时钟脉冲信号XCK1)，当该级移位寄存器SR[n]未作动时，稳压电路180用以维持输出晶体管140的栅极端以及当前级的输出信号G[n]于低电压电平。例如图4中，在时间点T0之前以及时间点T3之后移位寄存器SR[n]未作动，此时，稳压电路180用以维持栅极端电压Vg于低电压电平(输出晶体管140的栅极端)并且维持当前级的输出信号G[n]于低电压电平(输出晶体管140的输出端)。

图6所示的电路元件，为其中一个实施例中稳压电路180的内部元件组成，通过图6所示的电路元件结构以在该级移位寄存器SR[n]未作动时，维持输出晶体管140的栅极端(如图4中的栅极端电压Vg)以及当前级的输出信号G[n]于低电压电平，然而本发明并不仅以图6所示的电路元件结构为限，也包含具相似功能的均等电路架构。

请一并参阅图7，其绘示于另一实施例中图3中移位寄存器SR[n]的内部电路示意图。如图7所示，移位寄存器SR[n]中的稳压电路180耦接至输出晶体管140的栅极端(如图4中的栅极端电压Vg)以及输出晶体管140的第二端。图7所示的稳压电路180也可达到相似效果。

此外，前述实施例中绘示移位寄存电路100以逐级的双向扫描移位进行举例说明，各级移位寄存器SR[n]的输入单元120耦接至上一级移位寄存器的输出信号G[n-1]与下一级移位寄存器的输出信号G[n+1]。然而，各级移位寄存器G[n]的输入单元120并不以耦接至上一级移位寄存器的输出信号G[n-1]与下一级移位寄存器的输出信号G[n+1]为限。

各级移位寄存器SR[n]的输入单元120也可耦接至上M级移位寄存器的输出信号与下N级移位寄存器的输出信号，例如G[n-M]与G[n+N](图中未示)，M,N分别为正整数。借此，形成跳级的正向扫描移位，例如当M=2时，第三级的移位寄存器SR[3]的输入单元120可直接连接到第一级移位寄存器SR[1]的输出信号G[1]，依此类推。

另一方面，本发明并不以双向扫描移位为限，于其他实施例中也可为单向扫描移位(如正向或反向扫描移位)，各级移位寄存器的输入单元至少连接至另外一级移位寄存器的输出信号。例如，各级移位寄存器的输入单元可耦接至上一级移位寄存器或上M级移位寄存器，以形成正向扫描移位的移位寄存电路，M为正整数。

请一并参阅图8A，绘示根据本发明的一实施例中一种移位寄存电路800a的示意图。于移位寄存电路800a中，移位寄存器SR[2]的输入单元820耦接至上一级移位寄存器SR[1]的输出信号G[1]；移位寄存器SR[3]的输入单元820耦接至上一级移位寄存器SR[2]的输出信号G[2]，依此类推，可形成正向扫描移位的移位寄存电路800a。

另外，各级移位寄存器的输入单元可耦接至下一级移位寄存器或下N级移位寄存器，以形成反向扫描移位的移位寄存电路，N为正整数。

请一并参阅图8B，绘示根据本发明的一实施例中一种移位寄存电路800b的示意图。于移位寄存电路800b中，移位寄存器SR[1]的输入单元820耦接至下一级移位寄存器SR[2]的输出信号G[2]；移位寄存器SR[2]的输入单元820耦接至下一级移位寄存器SR[3]的输出信号G[3]，依此类推，可形成反向扫描移位的移位寄存电路800b。

综上所述，本案中各级移位寄存器的削角电路中的第二开关与第三开关在导通时，可分别对输出晶体管的栅极端与输出端(即第二端)进行下拉，以较高效率形成输出信号上的削角。且在各级移位寄存器未作动时有稳压电路确保信号的稳定性，避免错误触发。

虽然本发明已以实施例公开如上，然其并非用以限定本发明，本领域的一般技术人员，在不脱离本发明的精神和范围内，当可作些许的变更与修改，故本发明的保护范围以权利要求为准。

Claims (9)

1.一种移位寄存电路，其特征在于，包含：

多级移位寄存器，其中每一级移位寄存器包含：

输出晶体管，具有第一端、第二端以及栅极端，该输出晶体管的第一端耦接至第一时钟脉冲信号，该输出晶体管的第二端用以产生该级移位寄存器的输出信号，并提供至下一级及/或上一级移位寄存器；

削角电路，包含：

第一开关，具有第一端、第二端及栅极端，该第一开关的第一端用以接收第二时钟脉冲信号，该第一开关的栅极端电性耦接该输出晶体管的栅极端，用以根据该输出晶体管的栅极端的电位控制该第一开关的第一端与第二端导通或断开；

第二开关，具有第一端、第二端及栅极端，该第二开关的第一端电性耦接该输出晶体管的栅极端，该第二开关的第二端用以接收第一参考电压，该第二开关的栅极端电性耦接该第一开关的第二端；以及

第三开关，具有第一端、第二端及栅极端，该第三开关的第一端电性耦接该输出晶体管的第二端，该第三开关的第二端用以接收第二参考电压，该第三开关的栅极端电性耦接该第一开关的第二端。

2.如权利要求1所述的移位寄存电路，其特征在于，该输入单元耦接至上一级移位寄存器，该级移位寄存器的输出信号提供至下一级移位寄存器，该移位寄存电路为正向扫描移位。

3.如权利要求1所述的移位寄存电路，其特征在于，该输入单元耦接至下一级移位寄存器，该级移位寄存器的输出信号提供至上一级移位寄存器，该移位寄存电路为反向扫描移位。

4.如权利要求1所述的移位寄存电路，其特征在于，该输入单元同时耦接至上一级移位寄存器与下一级移位寄存器，该级移位寄存器的输出信号提供至上一级移位寄存器及下一级移位寄存器，该移位寄存电路为双向扫描移位。

5.如权利要求1所述的移位寄存电路，其特征在于，包含稳压电路，其耦接至该输出晶体管的栅极端以及该输出晶体管的第二端，当该级移位寄存器未作动时，该稳压电路用以维持该输出晶体管的栅极端以及当前级的该输出信号于低电压电平。

6.如权利要求1至5项任一项所述的移位寄存电路，其特征在于，该第二时钟脉冲信号的脉冲宽度正相关于该输出信号的削角的削角宽度；

该输出信号的削角斜率正相关于该第二开关与该第三开关的放电能力、电压转换速率或导通阻抗。

7.一种移位寄存电路，其特征在于，包含：

多级移位寄存器，其中每一级移位寄存器包含：

输出晶体管，用以根据该输出晶体管的栅极端的电位及该输出晶体管的第一端的电位，在该输出晶体管的第二端产生该级移位寄存器的输出信号；

输入单元，电性耦接该输出晶体管，用以控制该输出晶体管的该栅极端的电位；

削角电路，包含：

第一开关，电性耦接该输出晶体管的该栅极端，用以根据该输出晶体管的该栅极端的电位及该第一开关的第一端的电位输出控制信号；

第二开关，电性耦接该输出晶体管的该栅极端，用以根据该控制信号下拉该输出晶体管的该栅极端的电位；以及

第三开关，电性耦接该输出晶体管，用以根据该控制信号下拉该输出晶体管的该第二端的电位；以及

稳压电路，电性耦接至该输出晶体管的栅极端以及该输出晶体管的第二端，当该级移位寄存器未作动时，该稳压电路用以维持该输出晶体管的栅极端以及当前级的该输出信号于低电压电平。

8.一种削角波形产生方法，用于多级移位寄存器，其特征在于，每一级移位寄存器包含输出晶体管、第一开关、第二开关以及第三开关，该输出晶体管用以产生该级移位寄存器的输出信号，并提供至下一级移位寄存器，该削角波形产生方法包含：

导通该输出晶体管，并通过第一时钟脉冲信号上拉该级移位寄存器的输出端的电位；

通过第二时钟脉冲信号经由该第一开关，导通该第二开关，对该输出晶体管的栅极端上的电位进行放电，降低该输出晶体管的导通程度；以及

通过该第二时钟脉冲信号经由该第一开关，导通该第三开关，以下拉该级移位寄存器的该输出端的电位。

9.如权利要求8所述的削角波形产生方法，其特征在于，包含：

当上一级移位寄存器作动时，由该上一级移位寄存器输出的该输出信号将该级移位寄存器的该输出晶体管的栅极端提升至第一电压电平，使该输出晶体管导通；

当该级移位寄存器作动时，由该第一时钟脉冲信号通过该输出晶体管传输至该输出晶体管的第二端形成该输出信号，并经由耦合电容将该输出晶体管的栅极端由该第一电压电平进一步提升至提升电压电平。

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