CN105723516A - 采用高能量掺杂剂注入技术的半导体结构 - Google Patents

采用高能量掺杂剂注入技术的半导体结构 Download PDF

Info

Publication number
CN105723516A
CN105723516A CN201480057825.5A CN201480057825A CN105723516A CN 105723516 A CN105723516 A CN 105723516A CN 201480057825 A CN201480057825 A CN 201480057825A CN 105723516 A CN105723516 A CN 105723516A
Authority
CN
China
Prior art keywords
adulterant
epitaxial layer
groove
type
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201480057825.5A
Other languages
English (en)
Inventor
凯尔·特里尔
管灵鹏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Vishay Siliconix Inc
Original Assignee
Vishay Siliconix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Vishay Siliconix Inc filed Critical Vishay Siliconix Inc
Publication of CN105723516A publication Critical patent/CN105723516A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/086—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0869—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一种半导体器件具有在衬底上生长的外延层，每个外延层具有第一掺杂类型。设置在所述外延层内的结构具有多个沟槽，每个所述沟槽具有设置在防护氧化物基体内的栅极电极和源极电极。多个台面的每一个使沟槽对彼此隔离。具有第二掺杂类型的体区设置在外延层上方并且桥连每个台面。所述第一掺杂剂类型的升高浓度的区域以高能量级别注入到外延层和体区之间，其减小了扩展到器件的沟道的电阻。具有第一掺杂类型的源区被设置在体区上方。

Description

采用高能量掺杂剂注入技术的半导体结构
本发明的实施例涉及半导体。尤其是，本发明的实施例示例涉及制造分离栅MOSFET器件。
相关申请的交叉引用
本申请要求于2013年10月21日提交的序列号为14/058,933的美国申请的权益，其通过引用全部并入本文中。
背景技术
金属氧化物半导体场效应晶体管(MOSFET)包括半导体器件，其发现在开关和电子信号的放大方面具有实用性。功率MOSFET能够切换很大的功率级别。某些功率MOSFET被垂直构造。相对于具有更多横向结构的器件，垂直的功率MOSFET具有更高的有效沟道面积，其可允许传导很大的电流级别并且维持高阻断电压。
功率MOSFET具有快速的转换速度(利用此特点它们在传导状态间切换)。功率MOSFET栅极可以不用施加很大的功率而被驱动。结合它们的稳定的电流操控以及容易利用此特点，他们可以电气并行化、快速切换以及低栅极驱动功率使得MOSFET在功率操控应用方面有用，诸如直流(DC)电源。功率MOSFET可用于例如DC-DC功率转换中。
关于半导体技术，一般地并且尤其是，如此处所用的，字母“N”可涉及N型掺杂材料(掺杂剂)并且字母“P”可涉及P型掺杂剂。如此处所用的，加号“+”和减号“－”可分别表示相对高或相对低的掺杂浓度。
术语“沟道”用于此处是关于在MOSFET器件内电流从源极连接从其中移动到漏极连接。由于沟道可包括N型半导体材料或P型半导体材料，MOSFETs的特征可分别为N沟道器件或P沟道器件。
如此处所用的关于半导体结构或器件，术语“沟槽”是指设置在衬底表面下方并且邻近MOSFET的沟道的固体垂直结构。沟槽结构具有复杂的组成，其变化与衬底有关。例如，MOSFET的栅极电极和源极电极可以设置在它的沟槽内。
沟槽半导体器件包括独立于它们的沟槽的台面结构，每个沟槽分离两个相邻结构的沟槽的至少两部分(例如，每个部分占一半)。因此沟槽可以通过在半导体结构中刻蚀空隙(void)来形成，其比它的宽度和/或深度更长，并且然后用固体垂直结构的复合材料来填充所形成的空隙。
要领会，术语“沟槽”有时在某些领域可以采用关于半导体的替代的或附加的含义，其涉及空隙本身，并且因此可符合更加传统或通俗的术语用法。除非特别提及，否则在此处的特定使用中，术语“沟槽”涉及填充之前刻蚀的空隙所用的固体材料结构。
已知电子(它们带负电荷)在某些半导体物质和/或结构中传输电流比空穴(它们带正电荷)稍快并且更加有效。由于稳定的电流操控包括它的重大特征，许多功率MOSFET被配置和/或制造以便电子包括它们的多数载流子。
因此，某些功率MOSFET具有在半导体衬底上生成外延层的结构，其包括N型掺杂剂的掺杂浓度超过在外延层中的N型掺杂剂的浓度的物质。MOSFET的漏极可电耦连至漏极电极，其接触它的衬底层的更低的、平坦的表面。体层，掺杂了P型掺杂剂(因而称为“P体区”)，被设置在外延层上。沟道区形成在P体区中，例如平行靠近于栅极电极可布置的沟槽区。
DC-DC转化器典型地包括高压侧控制MOSFET和低压侧同步MOSFET。在此上下文中，术语“高”和“低”涉及转换器内的两个不同的DC电压级别并且相对于彼此使用。分离栅和/或沟槽结构技术用于最佳控制MOSFET的传导和开关时损失最小化。最小化打开状态的电阻，例如，当处于传导状态时MOSFET的源极和漏极之间的电阻(Rdson)，减小了传导和开关损失。
随着小型化的发展，制造出了间距大小减小到1微米(1μm)以下的MOSFET，诸如0.8μm和0.6μm以及更小的大小。例如，Poelzl的美国专利号7,375,029B2描述了半导体结构，包括通过其中制造有接触孔的半导体体区中的台面区域彼此绝缘的沟槽，其中偏差保持“尽量小”。(Poelzl，第1栏第50-54行)。
因此虽然制造的控制MOSFET的大小变得更小，它们相应的台面区的大小减小了。具有如此小的台面区，会发生电阻扩展。例如，传统的分离栅和沟槽MOSFET结构在它的体区(P体区)下面的外延层内可具有低掺杂浓度的狭窄的漂移区。这个低掺杂浓度的狭窄的漂移区包括对MOSFET的整个Rdson的重大贡献。
由于台面区的小尺寸、附近区域中或区域间的掺杂的热扩散，和/或超过P体区的水平长度的沟槽多晶硅的小重叠的影响，电阻可以从这个低掺杂浓度的狭窄的漂移区开始扩展。而且，这个扩展电阻的影响可以被事实加重，该事实是穿过MOSFET的电流必须从沟道区扩展进入P体区下面的区域。但是，最小化常规MOSFET中的电阻扩展影响可降低它们的击穿电压特性。
此部分中描述的方法在之前可以，但不是必须被构思或追求。除非指明，否则此部分中描述的方法，或所确认的关于其的问题，都被假设为在任何现有技术中仅通过其中的内含物来识别。
发明内容
最小化半导体结构诸如MOSFET中的电阻的扩展会是有用的，其与例如台面区它的小尺寸、其相邻区域中或相邻区域之间的掺杂剂的热扩散，和/或超过P体区的水平延伸的沟槽多晶硅的小重叠的影响相关。阻止这样的扩展电阻的混合或加重影响也是有用，其与例如穿过MOSFEET的电流的模式相关，诸如从P体区下面的沟道区向外的电流扩展。进一步地，最小化电阻扩展和它的影响使MOSFET的击穿电压不会严重下降会是有用的。
本发明的实施例涉及采用高能量掺杂剂注入所制造的半导体结构。在本发明的示范性实施例中，半导体器件包括在半导体衬底上生长的外延层，每个外延层包括第一类型的掺杂剂。结构被设置在外延层内。该结构包括多个沟槽。沟槽的每一个包括栅极电极和源极电极，其设置在防护氧化物基体内。进一步地，该结构包括多个台面，台面的每一个隔离多个沟槽的第一个与该沟槽的第二个。体区桥连多个台面的每一个。体区设置在外延层上方并且包括第二类型的掺杂剂。
在本发明的示范性实施例中，第一类型的掺杂剂的升高浓度的区域以高能量级别被注入并设置在外延层和体区之间。示范性实施例可以被实现，其中高能量级别包括500千电子伏(500keV)到1000keV(包括500keV和1000keV)的能量级别。
源区包括第一类型的掺杂剂并且设置在体区上方。
在本发明的示范性实施例中，栅极电极设置在多个沟槽的每一个内的源极电极上方。进一步地，沟槽的每一个包括防护氧化物基体的一部分，其被设置在栅极电极的下表面和源极电极的上表面之间。
在示范性的实施例中，半导体衬底包括硅。该衬底用第一类型的掺杂剂的第一浓度进行掺杂，外延层用第一类型的掺杂剂的第二浓度进行掺杂，并且第一掺杂浓度超过第二掺杂浓度。第一类型的掺杂剂不同于第二类型的掺杂剂。例如，第一类型的掺杂剂可包括N型掺杂剂并且第二类型的掺杂剂可包括P型掺杂剂。
在示范性的实施例中，外延层包括第一半导体物质，并且栅极电极和/或源极电极包括第二半导体物质。外延层是单晶的或类似的硅时，例如第二半导体物质可包括多晶的硅。
在本发明的示范性实施例中，该器件包括栅极，其电耦连至栅极电极，其中，栅极相对于源区是自对准的。该器件可包括MOSFET。示范性的实施例涉及具有垂直沟道和分离栅沟槽布置的功率MOSFET。本发明的示范性的实施例也涉及用于制造半导体器件的方法以及涉及由这种工艺生产的电子产品，诸如MOSFET。
下面描述关于制造分离栅沟槽功率MOSFET高能量掺杂剂注入的示范性实施例。在示范性的实施例中，高剂量的N+掺杂剂以高能量级别被注入，其减小了电子器件区域的电阻，并且伴随着器件的Rdson或击穿电压特征的降低。
因此，本发明的示范性实施例最小化了半导体结构诸如MOSFET中的电阻扩展，其会产生关于台面区的小尺寸、其相邻区域中或相邻区域之间的掺杂剂的热扩散，和/或产生关于超过P体区的水平延伸的沟槽多晶硅的小重叠的影响。示范性的实施例阻止这样的扩展电阻的混合或加重影响，其可产生关于穿过MOSFEET的电流的模式(例如，从P体区下面的沟道区向外的电流扩展)。示范性的实施例最小化了电阻扩展和它的影响，而MOSFET的击穿电压不会严重下降。
附图说明
本发明的实施例涉及用高能量掺杂剂注入制造的半导体结构。下面随附的附图包括本发明的示范性实施例的说明书的一部分并且用于解释其特征、元件和属性。在此处示范性实施例的原理关于这些附图的每幅图(图)进行描述，其中，相同的数字用于引用相同的术语，没有使用特殊范围(除非特别声明)，并且其中：
图1描绘了根据本发明的实施例的、采用高能量掺杂剂注入的示范性半导体器件的一部分；
图2描绘了根据本发明的实施例的、在制造半导体时形成的示范性结构；
图3描绘了示范性的掺杂剂浓度的比较；
图4描绘了根据本发明的实施例的、在制造半导体器件时的示范性结构；
图5描绘了根据本发明的实施例的、在制造半导体器件时的示范性结构；
图6描绘了根据本发明的实施例的、在制造半导体器件时的示范性结构；
图7描绘了根据本发明的实施例的、在制造半导体器件时的示范性结构；
图8描绘了根据本发明的实施例的、利用高能量掺杂制造半导体器件所采用的示范性过程的流程图。
具体实施方式
本发明的实施例涉及采用高能量掺杂剂注入制造的半导体结构。现在详细参考如随附的附图中例示的示范性实施例的实现方式。相同的参考编号将用于可能的遍及附图和下面的说明书的范围以参考相同或相似的术语。但是，对本技术领域的普通技术人员来说，关于半导体，本发明的示范性实施例可实践为没有这些特定描述的细节的某些细节。本发明的示范性实施例关于采用高能量掺杂剂注入的分离栅沟槽功率MOSFET进行描述。
为了集中、清楚和简洁，也为了避免不必要的堵塞、晦涩，妨碍或混淆特征，其在某种程度上可以与解释本发明的示范性实施例更加贴切或相关或对于其有重大意义，本说明可以避免详尽描述某些已知的过程、结构、成分或器件。半导体相关领域的普通技术人员应认识到，下面的说明是为了解释和例示的目的而进行并且并不意图以任何方式进行限制。相反地，其他实施例应容易使它们自身为这种技术人员提供关于此处描述的示范性特征和元件以及这种实施例可以取得的相应益处的启示。本发明的示范性实施例关于采用高能量掺杂剂注入的分离栅沟槽功率MOSFET进行描述。
虽然此处参考示范性的功率MOSFET以及分离栅沟槽半导体器件和结构描述了实施例，但是应领会，这是为了说明的例示、示范、清楚、简洁和简单。而且，关于半导体技术领域的普通技术人员应尤其领会并理解，因此本发明的实施例的范围覆盖通常多于此处描述的半导体器件，并且尤其是覆盖并不类似于其的其他晶体管或器件。
本发明的实施例涉及采用高能量掺杂剂注入制造的半导体结构。半导体器件具有在衬底上生长的外延层，每个外延层具有第一掺杂类型。设置在外延层内的结构具有多个沟槽，每个沟槽具有设置在屏蔽氧化物基体内的栅极电极和源极电极。多个台面的每个使沟槽对中沟槽彼此隔离。具有第二掺杂类型的体区设置在外延层上方并且桥连每个台面。第一掺杂类型的升高浓度的区域以高能量级别被注入到外延层和体区之间，其可以减小电阻扩展到器件的沟道中。具有第一掺杂类型的源区被设置在体区上方。下面描述示范性的实施例。
示范性的半导体器件
图1描绘了根据本发明的实施例的、示范性半导体器件100的一部分。所描绘的部分可包括电子产品诸如分离栅功率MOSFET中的器件的核心区199。图1描绘了核心区的侧剖视图，其可从每个面进一步延伸。应领会，除了所描绘的水平宽度和垂直高度，示范性的器件100还具有深度，并且因此核心区199的横截面进一步暗含表示并非不相似的第三维度。
器件100包括半导体衬底110，诸如硅。示范性的实施例可以实现为其中衬底110还包括第一类型的掺杂剂(例如，N型)。外延层111在衬底110上生长。外延层111还包括硅，其也用第一掺杂类型进行掺杂。衬底中的掺杂剂的浓度超过了外延层中的掺杂剂的级别，所述外延层被设置在衬底上方。器件的漏极电极被设置在电接触衬底110的下表面。
结构被设置在外延层111内。该结构包括多个(例如，多样性)沟槽121和多个台面122。每一个台面122使多个沟槽121的一个(例如，第一个)与多个沟槽121的另一个(例如，第二个)相隔离。每个沟槽121填充空隙，其当生长外延层111时已经形成在外延层内。因此，沟槽121的每一个的外表面被设置为与外延层111的一部分相对，其例如包括一个空隙的内表面。
沟槽121的每一个包括设置在氧化物基体内的栅极电极107和源极电极109，所述氧化物基体将电极从沟槽121的每一个的外表面屏蔽。在示范性的实施例中，栅极电极107设置在源极电极109的上方。因此，屏蔽氧化物103将源极电极109从沟槽121的外表面的底部部分和/或下部部分屏蔽，并且内电极氧化物将栅极电极107的下表面从沟槽121的中间部分附近的源极电极109的上表面屏蔽。
在示范性的实施例中，外延层111包括单晶的或类似的第一类型的硅。栅极电极107和/或源极电极109包括多晶的或类似的第二类型的硅，例如，多晶硅。栅极氧化物106在栅极电极107的外表面周围沿沟槽121的上部部分的附近相关环形方向生长。填充沟槽121到其顶部的绝缘氧化物144本设置在栅极电极107的上表面。
体区114桥连每个台面122。体区114包括硅，其用第二类型的掺杂剂，诸如硼(B)和/或三氟化硼(BF3)进行掺杂，并且此处可称为P-体。在本发明的示范性实施例中，N型掺杂剂的升高的浓度已经以高能量级别(例如，300-1000kV)被注入外延层的上部部分内的增强区115。源区113，其包括用N型掺杂剂掺杂的硅，被设置在P型体114的每一个的上方。
用于形成于台面122内的选通器件100的沟道的自对准接触105与源区113的上表面的至少一部分重叠台面。自对准接触105垂直延伸穿过源极113进入P型体114中。自对准接触105可包括一种或多种金属物质或合金(例如，铝、钨、钛)。金属化层130包括铝或另一种金属，被设置在核心结构199的上表面，与源极113的上表面相接触。
图3描绘了示范性掺杂浓度的比较300。掺杂浓度按照在半导体器件的结构内的深度绘制，例如，如图1中所描绘的。掺杂浓度图301表示MOSFET实现方式，其可根据示范性的实施例制造。掺杂浓度图302代表常规制造的MOSFET。关于常规的图302，示范性的图301示出了跨度大约为0.75μm到1.5μm或更多的深度的N型掺杂剂的升高的浓度，其与升高的N+型掺杂浓度的区域115相对应。
与对常规MOSFET进行划分成的掺杂浓度302相对应的Rdson值，超过了与对根据示范性实施例制造的MOSFET实现方式进行划分成的掺杂浓度曲线301相对应的Rdson值，例如，大约为20％。本发明的示范性实施例的高能量N+型掺杂可改进由其制造的半导体器件的Rdson特征。
示范性的制造过程和结构
图8描绘了根据本发明的实施例的、利用高能量掺杂制造半导体器件所采用的示范性过程的流程图。高能量掺杂阻止所制造的器件中的电阻扩展。因此，可以制造关于功率MOSFET(但不限于此)的多种半导体产品。例如，该器件可包括分离栅和/或沟槽结构。
在步骤801，在半导体衬底110上生长外延层111，诸如硅。示范性的实施例可以实现为在N+掺杂的衬底110上生长N－型外延层111。因此，外延层111用N－型掺杂剂以相对于硅衬底110低(例如，轻的)的浓度级别进行掺杂，其中所述硅衬底110用相对高的(例如，重的)N－型掺杂剂进行掺杂。
在步骤802，深度大约为0.5μm-2μm的空隙被刻蚀到外延层111中。例如，在外延层111的上表面热氧化生长硬掩膜氧化物并且光刻法在由沟槽121占据的区域外面的区域剩余光刻胶。等离子刻蚀刻蚀沟槽空隙，从沟槽区域去除硬掩膜氧化物和硅。随着空隙被刻蚀，剩下的未被刻蚀的材料形成台面122，其将每个沟槽空隙彼此隔离。
在步骤803，在去除光刻胶和硬掩膜氧化物以后，屏蔽氧化物基体例如用化学气相沉积法(CVD)在经刻蚀的空隙内生长或沉积。屏蔽氧化物103包括电绝缘物质并且沿沟槽空隙沉积。
图5和图6分别描绘了根据本发明的实施例的、在制造半导体器件时形成的示范性结构500和600。在步骤804，经掺杂的多晶硅材料，将由其形成源极电极109，被沉积在沟槽空隙内。经掺杂的多晶硅填充沟槽空隙到其上面的范围(例如，开口)505。
屏蔽氧化物基体使沟槽中的多晶硅与沟槽空隙的外表面(例如，空隙的内表面，其标记台面的外表面)电绝缘并且物理隔离。核心结构的上表面的其余部分的多晶硅被抛光。光刻法在要与源极电极进行接触的区域涂敷光刻胶。
在步骤805，进行刻蚀。例如，用等离子刻蚀刻蚀沟槽121的上部分区域后面的部分多晶硅材料(例如，大约0.9μm)以形成源极电极109。在清洁了晶圆之后，光刻法在厚侧壁氧化物区域517外面的地方剩余的光刻胶将被去除。在步骤806，利用区域517的多晶硅作为掩膜，用湿法蚀刻刻蚀区域517上的氧化物。一旦去除区域517上的侧壁氧化物之后，清洁晶圆。在步骤807，生长栅极氧化物106。
在步骤808，在栅极氧化物上设置第二掺杂多晶硅区域以形成栅极电极，然后其表面被抛光。用光刻法在栅极电极将与栅极电极接触的那些区域留下光刻胶，并且在步骤809，一部分(例如，大约0.2-0.3μm)多晶硅材料被回刻蚀(例如，利用等离子刻蚀)以在栅极形成凹陷，并且清洁晶圆。
图4描绘了根据本发明的实施例的、在制造半导体器件中的示范性结构400。在步骤810，N+掺杂剂被注入到外延层111上以形成源区113。示范性的实施例被实施，其中N+源极113采用角注入进行注入并且退火。因此，在栅极电极107的上面部分附近的台面122的上面部分沿环形方向设置源极113。在步骤811，绝缘氧化物144被沉积在该上表面，该上表面被抛光，例如，用化学机械抛光(CMP)。
图2描绘了根据本发明的实施例的、在制造半导体中形成的示范性结构200。在步骤812，P型掺杂剂注入形成P型体114，其沉积在N掺杂外延硅层111上。在步骤813，附加的N+掺杂剂(例如，P,B和/或BF3)以高能量级别(例如，500keV-1000keV)被注入到P型体114下方。在本发明的示范性实施例中，它们的高能量注入形成具有升高的N+掺杂浓度的区域115，其显著超过了下面的N－外延层111的N－掺杂级别。因此示范性的实施例最小化了MOSFET的导电沟道中的电阻的扩展。
在步骤814，沉积包括低温(硅)氧化物(LTO)和/或硼磷硅玻璃(BPSG)的绝缘层。图7描绘了根据本发明的实施例的、在制造半导体器件中形成的示范性结构700。用光刻法在源极接触区外面的区域留下光刻胶。在步骤815，从源区114的内部等离子蚀刻刻蚀氧化物和硅以形成自对准接触105。在步骤816，刻蚀多晶硅区域的氧化物以形成源极电极和栅极电极接触777。
晶圆表面被清洁并预处理(例如，利用温和的氢氟酸)并且在步骤817，包括一种或多种金属物质或合金(例如，铝、钛、钨等)的金属化层130被沉积在上表面。在金属化该表面以后，实施一个或多个后端、封装和/或完成工序以完成MOSFET或其他半导体器件产品的制造。晶圆表面的金属化和/或后端、封装或完成工序可按照半导体相关领域的技术人员所熟悉的多种技术来进行。
因此，本发明的示范性实施例涉及半导体器件，其包括在半导体衬底上生长的外延层，每个外延层包括第一类型的掺杂剂。结构被沉积在外延层内。该结构包括多个沟槽。沟槽的每一个包括栅极电极和源极电极，其沉积在防护氧化物基体内。进一步地，该结构包括多个台面，台面的每一个使多个沟槽的第一个与沟槽的第二个隔离。体区桥连多个台面的每一个。体区沉积在外延层上并且包括第二类型的掺杂剂。
在本发明的示范性实施例中，第一类型的掺杂剂升高浓度的区域以高能量级别被注入并沉积在外延层和体区之间。示范性的实施例可以被实现，其中高能量级别包括300keV到1000keV(包括300keV和1000keV在内)的能量级别。
源区包括第一类型的掺杂剂并且沉积在体区上面。
在本发明的示范性实施例中，栅极电极被沉积在多个沟槽中的每一个内的源极电极上面。进一步地，多个沟槽的每一个包括一部分屏蔽氧化物基体，其被沉积在栅极电极的下表面和源极电极的上表面之间。
在示范性的实施例中，半导体衬底包括硅。该衬底用第一浓度的第一类型的掺杂剂进行掺杂，外延层用第二浓度的第一类型的掺杂剂进行掺杂，并且第一掺杂浓度超过第二掺杂浓度。第一类型的掺杂剂不同于第二类型的掺杂剂。例如，第一类型的掺杂剂可包括N型掺杂剂并且第二类型的掺杂剂可包括P型掺杂剂。
在示范性的实施例中，外延层包括第一半导体物质并且栅极电极和/或源极电极包括第二半导体物质。外延层为单晶或类似的硅时，例如，第二半导体物质可包括多晶硅。
在本发明的示范性实施例中，该器件包括栅极，其电耦连至栅极电极，其中栅极相对于源区自对准。该器件可包括MOSFET。示范性的实施例涉及具有垂直沟道和分离栅沟槽布置的功率MOSFET。本发明的示范性实施例也涉及用于制造半导体器件的方法以及由这种工艺生产的电子产品，诸如MOSFET。
因此，本发明的示范性实施例关于具有高能量掺杂剂注入的半导体结构被描述。本发明的示范性实施例关于上面的用于制造半导体器件的工艺被描述，所述半导体器件诸如具有高能量掺杂剂注入的分离栅沟槽功率MOSFET。在前述的说明中，本发明的示范性实施例参考多个具体的细节进行描述，其在实现方式间可以变化。因此，单独的和排他的指示，其包含了该发明，并且申请人意图包括其具体实施例，是由该申请提出的权利要求的设置，以此权利要求提出的具体形式，包括后来的修正。
在此处的每个或任何权利要求中特定或以示例方式明确解释的对包含在关于此权利要求的特征中的术语的定义意图掌控此术语的含义。因此，权利要求中未明确引用的限制、元素、性质、特征、优点或属性不应该以任何方式限制此权利要求的范围。因此，说明书和附图要认为是例示性的，而不是限制观念。
总之，此文章至少公开了下列内容。
半导体器件具有在衬底上生长的外延层，每个外延层具有第一掺杂类型。沉积在外延层内的结构具有多个沟槽，每个沟槽具有沉积在屏蔽氧化物基体上的栅极电极和源极电极。多个台面的每个将沟槽对彼此隔离。具有第二掺杂类型的体区被沉积在外延层上方并且桥连每个台面。第一掺杂类型的升高浓度的区域以高能量级别被注入到外延层和体区之间，其减小了扩展到器件沟道中的电阻。具有第一掺杂类型的源区被沉积在体区上方。
该文章至少还公开了下列概念。
概念1.半导体器件，包括：
外延层(111)，其生长在半导体衬底(110)上，每个所述外延层包括第一电导率；
多个沟槽(121)，其形成于所述外延层(111)中，每个沟槽(121)包括至少一个栅极电极(107)；
多个台面(122)，其形成于所述多个沟槽(121)的每一个之间；
相对电导率的体区(114)，其形成于所述多个台面(122)的每一个中；以及
上漂移区(115)，其被设置在紧接所述体区(114)下面，所述上漂移区(115)包括相比所述外延层中的浓度升高的所述第一电导率的掺杂剂的浓度。
概念2.如概念1所述的半导体器件，其中所述第一电导率的所述掺杂剂以高能量级别被注入，其中所述高能量级别包括来自以下组成的组中的注入能量：至少300千电子伏(300keV)、至少500keV以及300keV和1000keV之间(包括300keV和1000keV)。
概念3.如概念1或2的任一个所述的半导体器件，其中所述上漂移区(115)中的所述第一电导率的掺杂剂的所述升高浓度大于1.0×1017每立方厘米。
概念4.如概念1-3中的任一个所述的半导体器件，其中所述多个沟槽(121)的至少一些包括第二电极(109)，其耦连至所述半导体器件的源极。
概念5.如概念1-4中的任一个所述的半导体器件，其中所述衬底(110)中的掺杂剂的浓度比所述外延层(111)中的掺杂剂的浓度大。
概念6.如概念1-5中的任一个所述的半导体器件，其中设置在所述多个沟槽(121)内的所有电极(107,109)都彼此电隔离并通过氧化物材料(103,108,106,114)与紧接所述多个沟槽(121)外面的材料隔离。
概念7.如概念1-6中的任一个所述的半导体器件，其中所述第一电导率为n型。
概念8.如概念1-7中的任一个所述的半导体器件，进一步包括源区(113)，其设置在所述体区(114)上方。
概念9.如概念1-8中的任何一个所述的半导体器件，进一步包括自对准源-体接触(105)。
概念10.方法，包括：
在半导体衬底(110)上生长(801)外延层(111)，每个所述外延层包括第一电导率；
在所述外延层(111)内刻蚀(802)多个沟槽(121)；
在所述多个台面(122)的每一个上第一注入(812)相对电导率的体区(114)；以及
第二注入(813)紧接上述体区(114)的下面设置的上漂移区(115)，所述上漂移区(115)包括相比所述外延层中的浓度所述第一电导率的掺杂剂的升高浓度。
概念11.如概念10所述的方法，其中所述第二注入(813)进一步包括来自下述组成的组的注入能量：至少300千电子伏(300keV)、至少500keV以及300keV和1000keV之间(包括300keV和1000keV)。
概念12.如概念10或11的任一个所述的方法，其中所述第二注入(813)进一步包括在所述上漂移区(115)注入所述第一电导率的掺杂剂到大于1.0×1017每立方厘米的密度。
概念13.如概念10-12的任一个所述的方法，进一步包括：
沿所述多个沟槽(121)生长屏蔽氧化物(103)；
在所述屏蔽氧化物(103)上沉积(804)防护多晶硅(109)；
刻蚀(805)所述屏多晶硅(109)；
在所述屏多晶硅(109)上生长栅极氧化物(108,106)；以及
在所述栅极氧化物(106)上沉积(808)栅极多晶硅(107)。
概念14.如概念10-13的任一个所述的方法，进一步包括：
第三注入(810)源区(113)。
概念15.如概念10-14的任一个所述的方法，进一步包括：
刻蚀(815)刻蚀所述多个台面(122)到所述体区(114)，以自对准的源-体接触(105)台面。

Claims (23)

1.半导体器件，包括：
外延层，所述外延层生长在半导体衬底上，每个所述外延层包括第一类型的掺杂剂；
设置在所述外延层内的结构，所述结构包括：
多个沟槽，每个所述沟槽包括设置在屏蔽氧化物基体内的栅极电极和源极电极；以及
多个台面，每个所述台面将所述多个沟槽的第一个从所述多个沟槽的第二个中隔离；
体区，桥连所述多个台面的每一个，其中所述体区设置在所述外延层上方并且包括第二类型的掺杂剂；
所述第一类型的掺杂剂的升高浓度的区域，其被注入到所述外延层和所述体区之间；以及
源区，包括所述第一类型的掺杂剂并且被设置在所述体区上方。
2.如权利要求1所述的器件，其中在所述多个沟槽的每一个内，所述栅极电极设置在所述源极电极的上方，并且其中所述多个沟槽的每一个进一步包括多晶硅间氧化物，所述多晶硅间氧化物被设置在所述栅极电极的下表面和所述源极电极的上表面之间。
3.如权利要求1所述的器件，其中所述第一类型的掺杂剂的升高浓度的所述区域以高能量级别注入，其中所述高能量级别包括以下至少一个：至少300千电子伏(300keV)、超过300keV或300keV和1000keV之间，包括本数。
4.如权利要求1所述的器件，其中所述衬底用所述第一类型的掺杂剂的第一浓度进行掺杂，其中所述外延层用所述第一类型的掺杂剂的第二浓度进行掺杂，并且其中所述第一掺杂浓度超过所述第二掺杂浓度。
5.如权利要求1所述的器件，其中所述第一类型的掺杂剂不同于所述第二类型的掺杂剂。
6.如权利要求1所述的器件，其中所第一类型的掺杂剂包括N型掺杂剂并且其中所述第二类型的掺杂剂包括P型掺杂剂。
7.如权利要求1所述的器件，其中所第一类型的掺杂剂包括P型掺杂剂并且其中所述第二类型的掺杂剂包括N型掺杂剂。
8.如权利要求1所述的器件，其中所述半导体衬底包括硅。
9.如权利要求1所述的器件，其中所述外延层包括第一半导体物质并且其中一个或多个的所述栅极电极或所述源极电极包括第二半导体物质。
10.如权利要求9所述的器件，其中所述第二半导体物质包括多晶硅。
11.如权利要求1所述的器件，进一步包括电耦连至所述栅极电极的栅极，其中所述栅极相对于所述源区是自对准的。
12.用于制造半导体器件的方法，所述方法包括：
在半导体衬底上生长外延层，每个所述外延层包括第一类型的掺杂剂；
组装设置在所述外延层内的结构，所述结构包括：
多个沟槽，每个所述沟槽包括设置在屏蔽氧化物基体内的栅极电极和源极电极；以及
多个台面，每个所述台面将所述多个沟槽的第一个从所述多个沟槽的第二个中隔离；
沉积桥连所述多个台面的每一个的体区，台面其中所述体区设置在所述外延层上方并且包括第二类型的掺杂剂；
在所述外延层和所述体区之间注入所述第一类型的掺杂剂的升高浓度的区域；以及
注入源区，包括所述第一类型的掺杂剂。
13.如权利要求12所述的方法，其中在所述多个沟槽的每一个内，所述栅极电极设置在所述源极电极的上方，并且其中所述多个沟槽的每一个进一步包括多晶硅间氧化物，所述多晶硅间氧化物被设置在所述栅极电极的下表面和所述源极电极的上表面之间。
14.如权利要求12所述的方法，其中所述第一类型的掺杂剂的升高浓度的所述区域以高能量级别注入，其中所述高能量级别包括以下至少一个：至少300千电子伏(300keV)、超过300keV或300keV和1000keV之间，包括本数。
15.如权利要求12所述的方法，其中所述衬底用所述第一类型的掺杂剂的第一浓度进行掺杂，其中所述外延层用所述第一类型的掺杂剂的第二浓度进行掺杂，并且其中所述第一掺杂浓度超过所述第二掺杂浓度。
16.如权利要求12所述的方法，其中所述第一类型的掺杂剂不同于所述第二类型的掺杂剂。
17.如权利要求12所述的方法，其中所第一类型的掺杂剂包括N型掺杂剂并且其中所述第二类型的掺杂剂包括P型掺杂剂。
18.如权利要求12所述的方法，其中所第一类型的掺杂剂包括P型掺杂剂并且其中所述第二类型的掺杂剂包括N型掺杂剂。
19.如权利要求12所述的方法，其中所述半导体衬底包括硅。
20.如权利要求12所述的方法，其中所述外延层包括第一半导体物质并且其中一个或多个的所述栅极电极或所述源极电极包括第二半导体物质。
21.如权利要求20所述的方法，其中所述第二半导体物质包括多晶硅。
22.如权利要求12所述的方法，进一步包括设置栅极，其相对于所述源区是自对准的并且电耦连至所述栅极电极。
23.半导体器件产品，其通过产品工艺形成，所述产品工艺包括：
在半导体衬底上生长外延层，每个所述外延层包括第一类型的掺杂剂；
组装设置在所述外延层内的结构，所述结构包括：
多个沟槽，每个所述沟槽包括设置在屏蔽氧化物基体内的栅极电极和源极电极，所述屏蔽氧化物基体填充所述外延层内蚀刻的空隙；以及
多个台面，每个所述台面将所述多个沟槽的第一个从所述多个沟槽的第二个中隔离；
注入桥连所述多个台面的每一个的体区，台面其中所述体区设置在所述外延层上方并且包括第二类型的掺杂剂；
在所述外延层和所述体区之间在高能量级别注入所述第一类型的掺杂剂的升高浓度的区域；以及
注入源区，包括所述第一类型的掺杂剂；以及
安置栅极，所述栅极相对于所述源区是自对准的并且电耦连至所述栅极电极。
CN201480057825.5A 2013-10-21 2014-08-29 采用高能量掺杂剂注入技术的半导体结构 Pending CN105723516A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/058,933 US20150108568A1 (en) 2013-10-21 2013-10-21 Semiconductor structure with high energy dopant implantation
US14/058,933 2013-10-21
PCT/US2014/053592 WO2015060947A1 (en) 2013-10-21 2014-08-29 Semiconductor structure with high energy dopant implantation technology

Publications (1)

Publication Number Publication Date
CN105723516A true CN105723516A (zh) 2016-06-29

Family

ID=52825445

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480057825.5A Pending CN105723516A (zh) 2013-10-21 2014-08-29 采用高能量掺杂剂注入技术的半导体结构

Country Status (6)

Country Link
US (1) US20150108568A1 (zh)
EP (1) EP3061135A4 (zh)
JP (1) JP2016537809A (zh)
KR (1) KR101899697B1 (zh)
CN (1) CN105723516A (zh)
WO (1) WO2015060947A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108231900A (zh) * 2017-12-28 2018-06-29 中山汉臣电子科技有限公司 一种功率半导体器件及其制备方法
CN109087952A (zh) * 2018-08-23 2018-12-25 电子科技大学 具有低比导通电阻的分离栅vdmos器件及制造方法
CN110335895A (zh) * 2019-07-31 2019-10-15 上海昱率科技有限公司 功率器件及其制造方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9947770B2 (en) 2007-04-03 2018-04-17 Vishay-Siliconix Self-aligned trench MOSFET and method of manufacture
US9443974B2 (en) 2009-08-27 2016-09-13 Vishay-Siliconix Super junction trench power MOSFET device fabrication
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
US9178027B1 (en) * 2014-08-12 2015-11-03 Freescale Semiconductor, Inc. Bidirectional trench FET with gate-based resurf
CN107078161A (zh) 2014-08-19 2017-08-18 维西埃-硅化物公司 电子电路
KR102098996B1 (ko) 2014-08-19 2020-04-08 비쉐이-실리코닉스 초접합 금속 산화물 반도체 전계 효과 트랜지스터
DE102014114230B4 (de) * 2014-09-30 2021-10-07 Infineon Technologies Ag Halbleitervorrichtung und Herstellungsverfahren hierfür
JP6400545B2 (ja) * 2015-09-11 2018-10-03 株式会社東芝 半導体装置
TWI615889B (zh) * 2016-05-18 2018-02-21 杰力科技股份有限公司 功率金氧半導體場效電晶體的製造方法
CN105845579A (zh) * 2016-05-31 2016-08-10 上海华虹宏力半导体制造有限公司 沟槽型双层栅mos的工艺方法
US10439054B2 (en) * 2017-06-29 2019-10-08 Kabushiki Kaisha Toshiba Insulated gate bipolar transistor
CN107799585A (zh) * 2017-12-01 2018-03-13 苏州凤凰芯电子科技有限公司 一种具有渐变深槽的屏蔽栅mos结构
JP7061954B2 (ja) * 2018-11-07 2022-05-02 三菱電機株式会社 半導体装置
US11189702B2 (en) * 2019-01-30 2021-11-30 Vishay SIliconix, LLC Split gate semiconductor with non-uniform trench oxide
JP2020167333A (ja) * 2019-03-29 2020-10-08 ローム株式会社 半導体装置
US11217541B2 (en) 2019-05-08 2022-01-04 Vishay-Siliconix, LLC Transistors with electrically active chip seal ring and methods of manufacture
US11218144B2 (en) 2019-09-12 2022-01-04 Vishay-Siliconix, LLC Semiconductor device with multiple independent gates

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5674766A (en) * 1994-12-30 1997-10-07 Siliconix Incorporated Method of making a trench MOSFET with multi-resistivity drain to provide low on-resistance by varying dopant concentration in epitaxial layer
US6764889B2 (en) * 1998-10-26 2004-07-20 Silicon Semiconductor Corporation Methods of forming vertical mosfets having trench-based gate electrodes within deeper trench-based source electrodes
CN1520616A (zh) * 2001-04-11 2004-08-11 ��˹�������뵼�幫˾ 具有防止基区穿通的横向延伸基区屏蔽区的功率半导体器件及其制造方法
CN1794434A (zh) * 2004-11-26 2006-06-28 因芬尼昂技术股份公司 在半导体本体内制造接触孔的方法以及半导体结构
US20060211179A1 (en) * 2005-02-28 2006-09-21 Infineon Technologies Austria Ag Field effect controllable semiconductor component with improved inverse diode and production methods therefor
CN101626033A (zh) * 2008-07-09 2010-01-13 飞兆半导体公司 屏蔽栅沟槽fet结构及其形成方法
US20100078718A1 (en) * 2008-09-30 2010-04-01 Infineon Technologies Austria Ag Semiconductor device and methods for producing a semiconductor device
CN102339861A (zh) * 2010-07-16 2012-02-01 株式会社东芝 半导体装置
JP2012216675A (ja) * 2011-03-31 2012-11-08 Toyota Motor Corp 半導体装置及びその製造方法
US20130069145A1 (en) * 2011-09-16 2013-03-21 Kabushiki Kaisha Toshiba Power semiconductor device
US20130214348A1 (en) * 2012-02-20 2013-08-22 Renesas Electronics Corporation Semiconductor device and method of manufacturing semiconductor device

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6008520A (en) * 1994-12-30 1999-12-28 Siliconix Incorporated Trench MOSFET with heavily doped delta layer to provide low on- resistance
US5689128A (en) * 1995-08-21 1997-11-18 Siliconix Incorporated High density trenched DMOS transistor
US5814858A (en) * 1996-03-15 1998-09-29 Siliconix Incorporated Vertical power MOSFET having reduced sensitivity to variations in thickness of epitaxial layer
US6545316B1 (en) * 2000-06-23 2003-04-08 Silicon Wireless Corporation MOSFET devices having linear transfer characteristics when operating in velocity saturation mode and methods of forming and operating same
US6784486B2 (en) * 2000-06-23 2004-08-31 Silicon Semiconductor Corporation Vertical power devices having retrograded-doped transition regions therein
DE102005009020B4 (de) * 2005-02-28 2012-04-26 Infineon Technologies Austria Ag Verfahren zur Erzeugung eines Leistungstransistors und damit erzeugbare integrierte Schaltungsanordnung
JP2008546189A (ja) * 2005-05-26 2008-12-18 フェアチャイルド・セミコンダクター・コーポレーション トレンチゲート電界効果トランジスタ及びその製造方法
DE102006007096B4 (de) * 2006-02-15 2008-07-17 Infineon Technologies Austria Ag MOSFET mit Kompensationsstruktur und Randabschluss sowie Verfahren zu dessen Herstellung
US7615847B2 (en) * 2007-03-23 2009-11-10 Infineon Technologies Austria Ag Method for producing a semiconductor component
US8642459B2 (en) * 2008-08-28 2014-02-04 Infineon Technologies Ag Method for forming a semiconductor device with an isolation region on a gate electrode
US8039877B2 (en) * 2008-09-09 2011-10-18 Fairchild Semiconductor Corporation (110)-oriented p-channel trench MOSFET having high-K gate dielectric
US8362550B2 (en) * 2011-01-20 2013-01-29 Fairchild Semiconductor Corporation Trench power MOSFET with reduced on-resistance
US8466513B2 (en) * 2011-06-13 2013-06-18 Semiconductor Components Industries, Llc Semiconductor device with enhanced mobility and method
US8633539B2 (en) * 2011-06-27 2014-01-21 Infineon Technologies Austria Ag Trench transistor and manufacturing method of the trench transistor

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5674766A (en) * 1994-12-30 1997-10-07 Siliconix Incorporated Method of making a trench MOSFET with multi-resistivity drain to provide low on-resistance by varying dopant concentration in epitaxial layer
US6764889B2 (en) * 1998-10-26 2004-07-20 Silicon Semiconductor Corporation Methods of forming vertical mosfets having trench-based gate electrodes within deeper trench-based source electrodes
CN1520616A (zh) * 2001-04-11 2004-08-11 ��˹�������뵼�幫˾ 具有防止基区穿通的横向延伸基区屏蔽区的功率半导体器件及其制造方法
CN1794434A (zh) * 2004-11-26 2006-06-28 因芬尼昂技术股份公司 在半导体本体内制造接触孔的方法以及半导体结构
US20060211179A1 (en) * 2005-02-28 2006-09-21 Infineon Technologies Austria Ag Field effect controllable semiconductor component with improved inverse diode and production methods therefor
CN101626033A (zh) * 2008-07-09 2010-01-13 飞兆半导体公司 屏蔽栅沟槽fet结构及其形成方法
US20100078718A1 (en) * 2008-09-30 2010-04-01 Infineon Technologies Austria Ag Semiconductor device and methods for producing a semiconductor device
CN102339861A (zh) * 2010-07-16 2012-02-01 株式会社东芝 半导体装置
JP2012216675A (ja) * 2011-03-31 2012-11-08 Toyota Motor Corp 半導体装置及びその製造方法
US20130069145A1 (en) * 2011-09-16 2013-03-21 Kabushiki Kaisha Toshiba Power semiconductor device
US20130214348A1 (en) * 2012-02-20 2013-08-22 Renesas Electronics Corporation Semiconductor device and method of manufacturing semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108231900A (zh) * 2017-12-28 2018-06-29 中山汉臣电子科技有限公司 一种功率半导体器件及其制备方法
CN109087952A (zh) * 2018-08-23 2018-12-25 电子科技大学 具有低比导通电阻的分离栅vdmos器件及制造方法
CN110335895A (zh) * 2019-07-31 2019-10-15 上海昱率科技有限公司 功率器件及其制造方法

Also Published As

Publication number Publication date
EP3061135A4 (en) 2017-07-05
KR101899697B1 (ko) 2018-09-17
US20150108568A1 (en) 2015-04-23
KR20160073379A (ko) 2016-06-24
WO2015060947A1 (en) 2015-04-30
JP2016537809A (ja) 2016-12-01
EP3061135A1 (en) 2016-08-31

Similar Documents

Publication Publication Date Title
CN105723516A (zh) 采用高能量掺杂剂注入技术的半导体结构
US9865678B2 (en) High voltage field balance metal oxide field effect transistor (FBM)
TWI393254B (zh) 具有降低米勒電容之金屬氧化物半導體（ｍｏｓ）閘控的電晶體
TWI433316B (zh) 電荷平衡絕緣閘極雙極電晶體
US8659076B2 (en) Semiconductor device structures and related processes
KR102066310B1 (ko) 전력용 반도체 소자
CN101180739B (zh) 具有边缘末端的半导体器件
CN203205426U (zh) 横向晶体管
JP2018186270A (ja) トレンチ下部にオフセットを有するＳｉＣ半導体デバイス
CN110556388B (zh) 一种可集成功率半导体器件及其制造方法
KR101929639B1 (ko) 측면 확산된 금속 산화 반도체 디바이스 및 그 제조 방법
CN102549753A (zh) 超结型沟槽功率mosfet器件
KR102068842B1 (ko) 반도체 전력소자
CN108091685A (zh) 一种提高耐压的半超结mosfet结构及其制备方法
CN113066865B (zh) 降低开关损耗的半导体器件及其制作方法
KR101315699B1 (ko) 초접합 트렌치 구조를 갖는 파워 모스펫 및 그 제조방법
CN103681850A (zh) 功率mosfet及其形成方法
CN110600552B (zh) 具有快速反向恢复特性的功率半导体器件及其制作方法
EP3158589A1 (en) Semiconductor device with composite trench and implant columns
JP6990890B2 (ja) 半導体パワーデバイス
CN100369264C (zh) 三维多栅高压n型横向双扩散金属氧化物半导体管
CN106206742B (zh) 一种具有错位排列的超结p区的高压mosfet及其制造方法
WO2023202275A1 (zh) 绝缘体上硅横向器件及其制造方法
JP2008227318A (ja) 半導体装置及びその製造方法
KR101216897B1 (ko) 고전압 반도체 소자

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20160629

RJ01 Rejection of invention patent application after publication