JP2008227318A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】高耐圧横型ＩＧＢＴにおいて耐圧向上を図ることができる半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１０１上に分離絶縁膜１０２を介して設けられた第１導電型（Ｐ）のＳＯＩ層１０３にベース領域１０５が形成され、ＳＯＩ層にベース領域と隣接してドリフト領域が形成され、ベース領域の表面にエミッタ領域１０６が形成され、ドリフト領域とエミッタ領域の間におけるベース領域の上にゲート絶縁膜１０８を介して制御電極部１０９が形成され、ドリフト領域と隣接してベース領域とは反対側の位置にＳＯＩ層の表面より分離絶縁膜にまで到達するようにバッファ領域が形成され、バッファ領域１１５の表面にコレクタ領域１１６が形成され、ドリフト領域１０４と分離絶縁膜の間に拡散領域１１７が形成され、拡散領域は分離絶縁膜の上部に接し、バッファ領域に隣接している。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、より特定的には、ＳＯＩ（Silicon On Insulator ）基板に高耐圧横型ＩＧＢＴ（ Insulated Gate Bipolar Transistor ）が形成された半導体装置およびその製造方法に関する。

近年、ＩＣ回路と高耐圧素子とが複合化された半導体装置が各種の用途に利用されている。特に、プラズマディスプレイの駆動回路に利用される半導体装置では、高耐圧横型ＩＧＢＴが採用されている。

以下に、従来の高耐圧横型ＩＧＢＴの構造について図面を参照しながら詳細に説明する。
図５は、ＳＯＩ基板に形成された従来の高耐圧横型ＩＧＢＴの断面図である。図５において、支持基板１０１は、横型ＩＧＢＴを形成するためのベースとなる基板であり、その上には、埋め込み酸化膜１０２が形成されている。埋め込み酸化膜１０２の上には、Ｐ型のＳＯＩ層１０３が形成されている。支持基板１０１およびＳＯＩ層１０３は、元々は個別のシリコン単結晶基板であるが、埋め込み酸化膜１０２を介して接合されることにより、１つの基板を構成する。このときＳＯＩ層１０３の比抵抗は１〜１０Ω程度である。以下、このような構成を有する基板をＳＯＩ基板と称す。

ベース領域１０５は、Ｐ型不純物をＳＯＩ層１０３に注入することによって形成される。ドリフト領域１０４は、ベース領域１０５に隣接して比較的低濃度のＮ型不純物をＳＯＩ層１０３に注入することによって形成される。エミッタ領域１０６は、ベース領域１０５の表面に高濃度のＮ型不純物を注入することによって形成される。

バッファ領域１１５は、ドリフト領域１０４と隣接して前記ベース領域１０５とは反対側のエリアのＳＯＩ層１０３に比較的高濃度のＮ型不純物を注入し、例えば１０００℃〜１２００℃の高温の熱処理を用いて埋め込み酸化膜１０２に到達するように形成される。

コレクタ領域１１６は、バッファ領域１１５内のＳＯＩ層１０３の表面に比較的高濃度のＰ型不純物を注入することによって形成される。
ＬＯＣＯＳ酸化膜１０７は、ＳＯＩ層１０３の表面に形成された酸化膜であり、熱酸化法により形成される。ゲート酸化膜１０８は、エミッタ領域１０６とＬＯＣＯＳ酸化膜１０７との間におけるドリフト領域１０４の上およびベース領域１０５の上に形成された絶縁膜であり、ＬＯＣＯＳ酸化膜１０７と接するように形成される。

ゲート電極１０９は、多結晶シリコン製の電極であり、ゲート酸化膜１０８の上に形成される。層間絶縁膜１１０は、ゲート電極１０９やＬＯＣＯＳ酸化膜１０７などを覆うようにＳＯＩ層１０３の表面に形成される。

エミッタ電極１１１は、層間絶縁膜１１０の上に形成された金属製の電極であり、その一部はエミッタ領域１０６に接続される。コレクタ電極１１２は、層間絶縁膜１１０の上に形成された金属製の電極であり、その一部はコレクタ領域１１６に接続される。分離溝１１３は、隣接する素子を電気的に分離するための溝であり、分離溝１１３の内にはＣＶＤ法により、ＴＥＯＳ(テトラエトキシシラン)またはＢＰＳＧ（ホウ素燐ケイ酸ガラス）などの充填絶縁膜１１４が充填されている。

上記のように構成された高耐圧横型ＩＧＢＴにおいて動作原理を説明する。
エミッタ電極１０６が０ボルトに対してコレクタ電極１１２に正の電圧が印加され、ゲート電極１０９に閾値電圧以上の正の電圧が印加されるとオン状態に至る。オン状態ではゲート電極１０９の下部のベース領域１０５の表面においてチャネルが形成され、電子がエミッタ電極１１１よりドリフト領域１０４に注入される。

その際に電荷中性条件を満たそうとしてコレクタ領域１１６よりバッファ領域１１５およびドリフト領域１０４にホールが注入される。そのためドリフト領域１０４およびバッファ領域１１５において伝導度変調が発生することでオン電圧が大きく低減される。

またオフ状態では、ゲート電極１０９とエミッタ電極１０６および支持基板１０１の電位は同電位であり、通常０ボルトである。それに対してコレクタ電極１１２に正の電圧が印加されている。このとき比較的低濃度なドリフト領域１０４にポテンシャルが分布し、比較的高濃度なバッファ領域１１５の付近でポテンシャルが集中している。また支持基板１０１とコレクタ電極１１２の間の電位差により、ドリフト領域１０４に分布するポテンシャル分布は、図５中に示すようにバッファ領域１０４の形状に沿って埋め込み酸化膜１０２にも分布する。

そのため、バッファ領域１１５の底部曲面付近においてポテンシャルがカーブし、その曲率により、さらに電界が集中し高電界となっている。そこで特許文献１ではバッファ領域１１５は埋め込み酸化膜１０２に到達するまで形成されており、バッファ領域１１５の底部曲面部付近にかかる電圧を埋め込み酸化膜１０２と分担することでバッファ領域１１５の底部曲面部付近での電界緩和を図っている。

このようなＩＧＢＴ動作において、バッファ領域１１５は、オン時におけるコレクタ領域１１６からのホールの注入効率を調整する役割を担う。もし、バッファ領域１１５が無い場合は、比較的低濃度のドリフト領域１０４とコレクタ領域１１６での濃度差が大きくなるためホール注入効率が増加することで、オン電圧をさらに低下させることが可能であるが、オン時の状態からオフ状態となるターンオフ時においては、再結合により消滅するまでコレクタ電流として流れ続けるホールが、ドリフト領域１０４およびバッファ領域１１５により多く残存するためスイッチング損失が増加してしまう。

そのため従来構造ではエミッタ電極１１１から注入されるホールを調整する比較的高濃度のバッファ領域１１５を有している。
特開平７−５８３１９号公報

しかしながら、従来の構造ではドリフト領域１０４の下部におけるＳＯＩ層１０３と埋め込み酸化膜１０２との界面付近においては、ＳＯＩ層１０３の中の不純物であるボロンの偏析によりＰ型不純物濃度が低下している。またバッファ領域１１５が埋め込み酸化膜１０２まで到達するまで形成しているため、バッファ領域１１５の底部にてエミッタ側に側方拡散することで局所的にＮ型不純物濃度が大きくなっている。

そのため図５でのＡ点にてポテンシャルが大きく変化し、バッファ領域１１５の底部付近での電界が増加しているため、高耐圧化を図ることが困難であるという課題を有している。

また、オン時でのオン電圧低減のためドリフト領域１０４の抵抗成分を低減させる一手段として、ＳＯＩ層１０３の膜厚を厚くすることが有効であるが、その場合、ドリフト領域１０４のバッファ領域１１５をさらに深く形成する必要があり、そのときドリフト領域１０４への横方向の拡散広がりも大きくなることからドリフト領域１０４の幅が低減されて耐圧の低下を招くという課題を有している。

本発明は上記従来の課題を解決するものであり、さらに高耐圧化を図ることができる半導体装置および半導体装置の製造方法を提供することを目的とする。

上記目的を達成するために、本発明に係る第１の半導体装置は、半導体基板上に分離絶縁膜を介して設けられた第１導電型のＳＯＩ層と、前記ＳＯＩ層内に形成された第１導電型のベース領域と、前記ＳＯＩ層内に前記ベース領域と隣接して形成された第２導電型のドリフト領域と、前記ベース領域の表面に形成された第２導電型のエミッタ領域と、前記ドリフト領域と前記エミッタ領域の間における前記ベース領域の上にゲート絶縁膜を介して形成された制御電極部と、ドリフト領域と隣接してベース領域とは反対側の位置に前記ＳＯＩ層の表面より前記分離絶縁膜にまで到達するように形成された第２導電型のバッファ領域と、前記バッファ領域の表面に形成された第１導電型のコレクタ領域と、前記ドリフト領域と前記分離絶縁膜の間に第１導電型の拡散領域とを備えており、前記拡散領域は前記分離絶縁膜の上部に接し、前記バッファ領域に隣接していることを特徴とする。

また、本発明に係る第２の半導体装置は、半導体基板上に分離絶縁膜を介して設けられた第１導電型のＳＯＩ層と、前記ＳＯＩ層内に形成された第１導電型のベース領域と、前記ＳＯＩ層内に前記ベース領域と隣接して形成された第２導電型のドリフト領域と、記ベース領域の表面に形成された第２導電型のエミッタ領域と、前記ドリフト領域と前記エミッタ領域の間における前記ベース領域の上にゲート絶縁膜を介して形成された制御電極部と、前記ドリフト領域に隣接し、前記ＳＯＩ層の表面より形成された第２導電型のバッファ領域と、前記バッファ領域の表面に形成された第１導電型のコレクタ領域と、前記ドリフト領域と前記分離絶縁膜の間に前記分離絶縁の上部に接し、前記バッファ領域に隣接した第１導電型の拡散領域とを備えており、前記バッファ領域は少なくとも２つ以上で構成され、前記ＳＯＩ層の表面から前記分離絶縁膜にかけて互い隣接して積層され前記分離絶縁膜に到達するまで形成されていることを特徴とする。

また、本発明に係る第３の半導体装置は、半導体基板上に分離絶縁膜を介して設けられた第１導電型のＳＯＩ層と、前記ＳＯＩ層内に形成された第１導電型のベース領域と、前記ＳＯＩ層内に前記ベース領域と隣接して形成された第２導電型のドリフト領域と、前記ベース領域の表面に形成された第２導電型のエミッタ領域と、前記ドリフト領域と前記エミッタ領域の間における前記ベース領域の上にゲート絶縁膜を介して形成された制御電極部と、前記ドリフト領域に隣接し、前記ＳＯＩ層の表面より形成された第２導電型のバッファ領域と、前記バッファ領域の表面に形成された第１導電型のコレクタ領域と、前記ドリフト領域と前記分離絶縁膜の間に前記分離絶縁の上部に接し、前記バッファ領域に隣接した第１導電型の拡散領域とを備えており、前記バッファ領域は少なくとも２つ以上で構成され、前記ＳＯＩ層の表面から前記分離絶縁膜にかけて互い隣接して積層され前記分離絶縁膜に到達するまで形成されており、かつ、前記ＳＯＩ層の表面から前記分離絶縁膜にかけて段階的に前記ベース領域より離れるような位置に形成されていることを特徴とする。

また、本発明に係る半導体装置の製造方法は、第１導電型の半導体基板の上に分離絶縁膜を介して設けられた第１導電型の薄膜シリコン基板の表面より選択的に第１導電型の不純物を導入し拡散領域を形成する工程と、前記薄膜シリコン基板の表面にエピタキシャル成長法により第１導電型のＳＯＩ層を形成する工程と、第１導電型の不純物を前記ＳＯＩ層に注入することによってベース領域を形成する工程を実行し、前記ＳＯＩ層に形成したベース領域と隣接し第２導電型の選択的に不純物を導入してドリフト領域を形成する工程と、前記ドリフト領域に隣接し前記ベース領域とは反対側の位置に前記ＳＯＩ層の表面より前記分離絶縁膜に到達するまで第２導電型の不純物を導入してバッファ領域を形成する工程と、前記バッファ領域の表面に第１導電型の不純物を導入しコレクタ領域を形成する工程と、前記ベース領域表面に第２導電型の不純物を導入してエミッタ領域を形成する工程と、前記ドリフト領域と前記エミッタ領域の間における前記ベース領域上にゲート絶縁膜を介して形成された制御電極部を形成する工程とを備え、前記拡散領域を形成する工程では、前記ドリフト領域の下部となる位置で、前記バッファ領域に隣接し位置となるように前記拡散領域を形成することを特徴とする。

本発明に係る第１の半導体装置によれば、従来構造にて埋め込み酸化膜とＳＯＩ層界面付近に、ＳＯＩ層のボロンの偏析によりＰ型不純物濃度が低下する領域にＰ型不純物領域を形成しているため、ＳＯＩ層における前記界面付近でのポテンシャルの変化を抑制することができ、さらに埋め込み酸化膜に到達するまで深く形成したバッファ領域底部においても、Ｐ型不純物領域に接していることから、バッファ領域からのリンなどのＮ型不純物のエミッタ側への側方拡散を抑制し、バッファ領域底部曲面部付近でのオフ時におけるポテンシャルの変化が低減されることで電界を緩和することが出来、高耐圧化を図ることが出来るという効果が得られる。

また、本発明に係る第２の半導体装置によれば、バッファ領域下部に少なくとも１つ以上のバッファ領域で構成することにより、熱処理による縦方向の拡散広がりを必要とせず、バッファとなる領域を埋め込み酸化膜までに到達した深く形成することができるため、バッファ領域および追加バッファ領域の横方向拡散によるドリフト領域幅低減を抑制することが可能である。さらに追加バッファ領域はＰ型不純物領域に接していることから、埋め込み酸化膜上のＳＯＩ層界面付近へのリンの拡散が抑制されることで、オフ時において追加バッファ領域の底部曲面部付近での、ポテンシャル変化が低減されることで電界集中が緩和され高耐圧化を図ることが出来るという効果が得られる。

また、本発明に係る第３の半導体装置によれば、バッファ領域下部の追加バッファ領域は、バッファ領域端よりもベース領域から遠ざかるように形成している。これによりドリフト領域に形成されているバッファ領域および追加バッファ領域付近のポテンシャルの曲率を緩和することで電界集中が緩和され高耐圧化を図ることが出来るという効果を有する。

また、本発明に係る半導体装置の製造方法によれば、ドリフト領域下部における埋め込み酸化膜界面上の薄膜シリコン基板に、Ｐ型不純物領域を選択的に形成し、その後、ＳＯＩ層をエピタキシャル成長することで形成することで、ＳＯＩ層膜厚のバラツキが発生した場合、およびＳＯＩ膜厚をより厚く設定した場合でも確実に埋め込み酸化膜界面付近にＰ型不純物領域を形成することができ、さらに高加速エネルギー注入法でＰ型不純物を注入した場合でのゲート酸化膜下部のドリフト領域表面にダメージを与えることなくＰ型不純物領域を形成することができるため、高品質で高耐圧化を図ることが出来るという効果を有する。

以下、図面を参照しながら実施形態を説明する。
（第１の実施形態）
図１は本発明の第１の実施形態に係る横型ＩＧＢＴを示す。

図１において、第１導電型の例えば、Ｐ型の半導体基板としての支持基板１０１は、横型ＩＧＢＴを形成するためのベースとなる基板であり、その上には分離絶縁膜としての埋め込み酸化膜１０２が形成されている。埋め込み酸化膜１０２の上には、第１導電型としての例えばＰ型のＳＯＩ層１０３が形成されている。支持基板１０１およびＳＯＩ層１０３は、元々は個別のシリコン単結晶基板であるが、１〜４μｍ程度の厚みを有する埋め込み酸化膜１０２を介して接合されることにより、１つのＳＯＩ基板を構成する。ＳＯＩ層１０３は、表面より１〜４μｍ程度の厚みに研磨され平坦化処理されている。このときＳＯＩ層１０３の比抵抗は１〜１０Ω程度である。

ドリフト領域１０４は、第２導電型としての例えば、比較的低濃度の例えば１×１０^１２〜１×１０^１３ｃｍ^−２程度のリンなどのＮ型不純物をＳＯＩ層１０３に注入することによって形成される。ドリフト領域１０４と隣接してベース領域１０５とは反対側の位置に形成されたバッファ領域１１５は、比較的高濃度の例えば１×１０^１４〜５×１０^１４ｃｍ^−２程度のリンなどのＮ型不純物をＳＯＩ層１０３に注入し埋め込み酸化膜１０２に到達するまで深く形成される。

コレクタ領域１１６は、バッファ領域１１５内のＳＯＩ層１０３の表面に比較的高濃度のボロンなどのＰ型不純物を注入することによって形成される。ベース領域１０５は、１×１０^１２〜１×１０^１３ｃｍ^−２程度のボロンなどのＰ型不純物をＳＯＩ層１０３に注入することによって形成される。エミッタ領域１０６は、ベース領域１０５に高濃度のリンなどのＮ型不純物を注入することによって形成される。

ドリフト領域１０４と埋め込み酸化膜１０２の間に形成された拡散領域としての第１導電型の例えばＰ型不純物領域１１７は、埋め込み酸化膜１０２とドリフト領域１０４の界面に選択に高加速エネルギー注入法を用いて０．４〜３ＭｅＶ程度の加速エネルギーで１×１０^１２〜１×１０^１３ｃｍ^−２程度のボロンなどのＰ型不純物を注入することによって、埋め込み酸化膜１０２の上部に接し、バッファ領域１１５に隣接するように形成される。

ＬＯＣＯＳ酸化膜１０７は、ＳＯＩ層１０３の表面に熱酸化法により１００〜１０００ｎｍ程度の膜厚で形成された絶縁膜である。ゲート絶縁膜としてのゲート酸化膜１０８は、エミッタ領域１０６とＬＯＣＯＳ酸化膜１０７との間におけるドリフト領域１０４およびベース領域１０５の上に熱酸化法を用いて２０〜５０ｎｍ程度の膜厚にて形成された絶縁膜であり、ＬＯＣＯＳ酸化膜１０７と接するように形成される。制御電極部としてのゲート電極１０９は、多結晶シリコン製の電極であり、ゲート酸化膜１０８上に形成される。層間絶縁膜１１０は、ゲート電極１０９やＬＯＣＯＳ酸化膜１０７などを覆うようにＳＯＩ層１０３の表面に形成される。エミッタ電極１１１は、層間絶縁膜１１０の上に形成された金属製の電極であり、その一部はエミッタ領域１０６に接続される。コレクタ電極１１２は、層間絶縁膜１１０の上に形成された金属製の電極であり、その一部はコレクタ領域１１６に接続される。分離溝１１３は、隣接する素子を電気的に分離するための溝であり、分離溝１１３の内部にはＣＶＤ法によりＴＥＯＳやＢＰＳＧなどの絶縁膜が充填されている。

以上にように構成された本実施形態によれば、ＳＯＩ層１０３と埋め込み酸化膜１０２界面にＰ型不純物領域１１７を有するため、埋め込み酸化膜１０２の界面での偏析によるボロン濃度の低下を補填し、さらにバッファ領域１１５が埋め込み酸化膜１０２まで深く形成しても、バッファ領域１１５の底部におけるリンの局所的なエミッタ側への側方拡散を抑制することができるため、バッファ領域１１５の底部曲面付近での電界集中を緩和し、高耐圧化を図ることができるという効果が得られる。

（第２の実施形態）
図２は本発明の第２の実施形態に係る横型ＩＧＢＴを示す。
図２において、支持基板１０１は、横型ＩＧＢＴを形成するためのベースとなる基板であり、その上には、埋め込み酸化膜１０２が形成されている。埋め込み酸化膜１０２の上には、Ｐ型のＳＯＩ層１０３が形成されている。支持基板１０１およびＳＯＩ層１０３は、元々は個別のシリコン単結晶基板であるが、１〜４μｍ程度の厚みを有する埋め込み酸化膜１０２を介して接合されることにより、１つのＳＯＩ基板を構成する。ＳＯＩ層１０３は、表面より１〜４μｍ程度の厚みに研磨され平坦化処理されている。このときＳＯＩ層１０３の比抵抗は１〜１０Ω程度である。

ドリフト領域１０４は、比較的低濃度の例えば１×１０^１２〜１×１０^１３ｃｍ^−２程度のリンなどのＮ型不純物をＳＯＩ層１０３に注入することによって形成される。バッファ領域１１５は、ドリフト領域１０４と隣接して比較的高濃度の例えば１×１０^１４〜５×１０^１４ｃｍ^−２程度のリンなどのＮ型不純物をＳＯＩ層１０３に注入することにより形成される。コレクタ領域１１６は、バッファ領域１１５内のＳＯＩ層１０３の表面に比較的高濃度のボロンなどのＰ型不純物を注入することによって形成される。追加バッファ領域１１８は、少なくとも１つ以上で構成され、ＳＯＩ層１０３の表面から埋め込み酸化膜１０２にかけて互い隣接して積層され埋め込み酸化膜１０２に到達するまで形成されている。つまり、バッファ領域としては、バッファ領域１１５と少なくとも１つの追加バッファ領域１１８との少なくとも２つ以上で構成されており、ＳＯＩ層１０３の表面から埋め込み酸化膜１０２にかけて互い隣接して積層され埋め込み酸化膜１０２に到達するまで形成されている。具体的には、バッファ領域１１５と埋め込み酸化膜１０２の間に高加速イオン注入法により例えば０．８〜６ＭｅＶ程度の間で深さ位置に応じて加速エネルギーを変えて、リンなどのＮ型不純物を注入して形成される。このとき注入設備の制約により加速エネルギーが低い場合でＮ型不純物がＳＯＩ層１０３下部にまで到達しない場合においても、例えば１０００℃〜１２００℃程度の高温処理により埋め込み酸化膜１０２にまで到達するように拡散して形成してもよい。ベース領域１０５は例えば１×１０^１２〜１×１０^１３ｃｍ^−２程度のボロンなどのＰ型不純物をＳＯＩ層１０３に注入することによって形成される。エミッタ領域１０６は、ベース領域１０５に高濃度のリンおよび砒素などのＮ型不純物を注入することによって形成される。Ｐ型不純物領域１１７は、埋め込み酸化膜１０２とドリフト領域１０４の界面に選択に高加速エネルギー注入法を用いて０．４〜３ＭｅＶ程度の加速エネルギーで１×１０^１２〜１×１０^１３ｃｍ^−２程度のボロンなどのＰ型不純物を注入することによって形成される。ＬＯＣＯＳ酸化膜１０７は、ＳＯＩ層１０３の表面に熱酸化法により１００〜１０００ｎｍ程度の膜厚で形成された絶縁膜である。ゲート酸化膜１０８は、エミッタ領域１０６とＬＯＣＯＳ酸化膜１０７との間におけるドリフト領域１０４およびベース領域１０５上に熱酸化法を用いて２０〜５０ｎｍ程度の膜厚にて形成された絶縁膜であり、ＬＯＣＯＳ酸化膜１０７と接するように形成される。ゲート電極１０９は、多結晶シリコン製の電極であり、ゲート酸化膜１０８上に形成される。層間絶縁膜１１０は、ゲート電極１０９やＬＯＣＯＳ酸化膜１０７などを覆うようにＳＯＩ層１０３の表面に形成される。エミッタ電極１１１は、層間絶縁膜１１０上に形成された金属製の電極であり、その一部はエミッタ領域１０６に接続される。コレクタ電極１１２は、層間絶縁膜１１０の上に形成された金属製の電極であり、その一部はコレクタ領域１１６に接続される。分離溝１１３は、隣接する素子を電気的に分離するための溝であり、分離溝１１３にはＣＶＤ法によりＴＥＯＳやＢＰＳＧなどの充填絶縁膜１１４が充填されている。

以上のように本実施形態によれば、バッファ領域１１５の下部に少なくとも１つ以上の追加バッファ領域１１８を形成しているため、従来構造に比べて熱処理による縦方向の拡散広がりを必要としないため、横方向への拡散広がりを抑制しながら、バッファとなる領域を埋め込み酸化膜１０２に到達するまで深く形成することが可能である。さらにドリフト領域１０４と埋め込み酸化膜１０２の界面にＰ型不純物領域１１７を有するため、埋め込み酸化膜１０２の界面付近で偏析によるボロン濃度の低下を補填し、さらにバッファ領域１１５が埋め込み酸化膜１０２まで深く形成しても、バッファ領域１１５の底部におけるリンの局所的なエミッタ側への側方拡散を抑制することができるためバッファ領域１１５の底部曲面付近での電界集中を緩和し、高耐圧化を図ることができるという効果が得られる。

（第３の実施形態）
図３は本発明の第３の実施形態に係る横型ＩＧＢＴの構造を示す断面図である。
第３の実施形態では、上記第２の実施形態でのバッファ領域１１５および、追加バッファ領域１１８は、ＳＯＩ層１０３から埋め込み酸化膜１０２にかけてＢ１，Ｂ２のように、段階的にベース領域１０５から遠ざかるように形成している。これによりドリフト領域１０４に形成されているバッファ領域１１５および追加バッファ領域１１８付近のポテンシャルの曲率を緩和することで電界が緩和され高耐圧化を図ることが出来るという効果を有する。

（第４の実施形態）
図４（ａ）〜（ｄ）は、本発明の第４の実施形態に係る横型ＩＧＢＴの製造方法を示す。

図４（ａ）において、支持基板１０１は、横型ＩＧＢＴを形成するためのベースとなる基板であり、その上には、埋め込み酸化膜１０２が熱酸化処理により形成されている。埋め込み酸化膜１０２の上には、比較的薄膜の例えば厚さが１μｍよりも薄いＰ型の薄膜シリコン基板１１９が形成されている。次に、後述するドリフト領域１０４となる箇所と埋め込み酸化膜１０２との間にて、薄膜シリコン基板１１９の表面より埋め込み酸化膜１０２の界面上に到達するまで形成されるように１×１０^１２〜１×１０^１３ｃｍ^−２程度のＰ型不純物を選択的に注入することでＰ型不純物領域１１７を形成する。次に、薄膜シリコン基板１１９にエピタキシャル成長法により所望の膜厚、例えば３〜１０μｍ程度までＰ型のＳＯＩ層１０３をエピタキシャル成長させる。このときＳＯＩ層１０３および薄膜シリコン基板の比抵抗は１〜１０Ω程度である。

その後の図４（ｂ）では、Ｐ型不純物をＳＯＩ層１０３に注入することによってベース領域１０５を形成し、ＳＯＩ層１０３の表面より比較的低濃度の例えば１×１０^１２〜１×１０^１３ｃｍ^−２程度のＮ型不純物をＳＯＩ層１０３に注入することによってドリフト領域１０４を形成する工程を実行し、ドリフト領域１０４と隣接した領域に比較的高濃度の例えば１×１０^１４〜５×１０^１４ｃｍ^−２程度のＮ型不純物をＳＯＩ層１０３に注入することによってバッファ領域１１５を形成する工程を実行する。

図４（ｃ）では、バッファ領域１１５内のＳＯＩ層１０３の表面に比較的高濃度の１×１０^１５〜５×１０^１５ｃｍ^−２程度のＰ型不純物を注入することによってコレクタ領域１１６を形成する工程を実行し、さらに、ベース領域１０５に例えば１×１０^１２〜１×１０^１３ｃｍ^−２程度のＰ型不純物を注入することによってエミッタ領域１０６を形成する工程を実行し、ＳＯＩ層１０３の表面に形成された酸化膜であるＬＯＣＯＳ酸化膜１０７を、熱酸化法によって１００〜１０００ｎｍ程度の膜厚で形成する工程を実行し、エミッタ領域１０６とＬＯＣＯＳ酸化膜１０７との間におけるドリフト領域１０４およびベース領域１０５上に熱酸化によって２０〜５０ｎｍ程度の膜厚のゲート酸化膜１０８を形成する工程を実行し、ゲート酸化膜１０８の上に多結晶シリコンをＣＶＤ法によってゲート電極１０９を形成する工程を実行する。

図４（ｄ）では、ゲート電極１０９やＬＯＣＯＳ酸化膜１０７などを覆うようにＳＯＩ層１０３の表面にＣＶＤ法によってＴＥＯＳ膜、ＢＰＳＧ膜などの層間絶縁膜１１０を形成する工程を実行し、層間絶縁膜１１０の上に、Ａｌなどの金属材料を用いて一部がエミッタ領域１０６に接続されたエミッタ電極１１１を形成する工程を実行し、層間絶縁膜１１０の上に、Ａｌなどの金属材料を用いて一部がコレクタ領域１１６に接続されコレクタ電極１１２を形成する工程を実行し、隣接する素子を電気的に分離するための溝を反応性イオンエッチング(Reactive Ion Etching; ＲＩＥ)ＲＩＥ等によりＳＯＩ層１０３をエッチングにより分離溝１１３を形成する工程を実行し、分離溝１１３を充填するためにＣＶＤ法によりＴＥＯＳ膜、ＢＰＳＧ膜などの充填絶縁膜１１４を形成する工程を実行する。

以上にように、本実施形態によれば、ＳＯＩ層１０３の膜厚バラツキが大きい場合や、ＳＯＩ層１０３の膜厚を厚く設定した場合においても確実に埋め込み酸化膜１０２の上にＰ型不純物領域１１７を形成することができ、さらに高加速エネルギー注入法でＰ型不純物１１７を注入した場合でのゲート酸化膜１０８の下部のドリフト領域１０４の表面へのダメージを与えることなくＰ型不純物領域１１７を形成することができる。そのため上記実施形態と同様にバッファ領域１１５が埋め込み酸化膜１０２に到達した場合においても高品質で、高耐圧化が可能となるという効果が得られる。

また、上記説明では横型ＩＧＢＴを例に挙げて説明したが、本発明はこれに限定されるものではなく、ＳＯＩ基板に形成された高耐圧横型ＭＯＳトランジスタ、高耐圧ダイオードや、スーパージャンクション型トランジスタにおいても適用できる。

本発明にかかる半導体装置および半導体の製造方法は、ＩＣ回路と高耐圧素子の複合化された半導体装置などに有用である。

本発明の第１の実施形態に係る高耐圧横型ＩＧＢＴの断面図 本発明の第２の実施形態に係る高耐圧横型ＩＧＢＴの断面図 本発明の第３の実施形態に係る高耐圧横型ＩＧＢＴの断面図 本発明の第４の実施形態に係る高耐圧横型ＩＧＢＴの製造方法の工程を示す断面図 従来構造における高耐圧横型ＩＧＢＴの断面図

符号の説明

１０１ 支持基板（半導体基板）
１０２ 埋め込み酸化膜（分離絶縁膜）
１０３ ＳＯＩ層
１０４ ドリフト領域
１０５ ベース領域
１０６ エミッタ領域
１０７ ＬＯＣＯＳ酸化膜
１０８ ゲート酸化膜（ゲート絶縁膜）
１０９ ゲート電極（制御電極部）
１１０ 層間絶縁膜
１１１ エミッタ電極
１１２ コレクタ電極
１１３ 分離溝
１１４ 充填絶縁膜
１１５ バッファ領域
１１６ コレクタ領域
１１７ Ｐ型不純物領域（拡散領域）
１１８ 追加バッファ領域
１１９ 薄膜シリコン基板

Claims (4)

1. 半導体基板上に分離絶縁膜を介して設けられた第１導電型のＳＯＩ層と、
   前記ＳＯＩ層内に形成された第１導電型のベース領域と、
   前記ＳＯＩ層内に前記ベース領域と隣接して形成された第２導電型のドリフト領域と、
   前記ベース領域の表面に形成された第２導電型のエミッタ領域と、
   前記ドリフト領域と前記エミッタ領域の間における前記ベース領域の上にゲート絶縁膜を介して形成された制御電極部と、
   ドリフト領域と隣接してベース領域とは反対側の位置に前記ＳＯＩ層の表面より前記分離絶縁膜にまで到達するように形成された第２導電型のバッファ領域と、
   前記バッファ領域の表面に形成された第１導電型のコレクタ領域と、
   前記ドリフト領域と前記分離絶縁膜の間に第１導電型の拡散領域と
   を備えており、前記拡散領域は前記分離絶縁膜の上部に接し、前記バッファ領域に隣接していることを特徴とする半導体装置。
2. 半導体基板上に分離絶縁膜を介して設けられた第１導電型のＳＯＩ層と、
   前記ＳＯＩ層内に形成された第１導電型のベース領域と、
   前記ＳＯＩ層内に前記ベース領域と隣接して形成された第２導電型のドリフト領域と、
   前記ベース領域の表面に形成された第２導電型のエミッタ領域と、
   前記ドリフト領域と前記エミッタ領域の間における前記ベース領域の上にゲート絶縁膜を介して形成された制御電極部と、
   前記ドリフト領域に隣接し、前記ＳＯＩ層の表面より形成された第２導電型のバッファ領域と、
   前記バッファ領域の表面に形成された第１導電型のコレクタ領域と、
   前記ドリフト領域と前記分離絶縁膜の間に前記分離絶縁の上部に接し、前記バッファ領域に隣接した第１導電型の拡散領域と
   を備えており、前記バッファ領域は少なくとも２つ以上で構成され、前記ＳＯＩ層の表面から前記分離絶縁膜にかけて互い隣接して積層され前記分離絶縁膜に到達するまで形成されていることを特徴とする半導体装置。
3. 半導体基板上に分離絶縁膜を介して設けられた第１導電型のＳＯＩ層と、
   前記ＳＯＩ層内に形成された第１導電型のベース領域と、
   前記ＳＯＩ層内に前記ベース領域と隣接して形成された第２導電型のドリフト領域と、
   前記ベース領域の表面に形成された第２導電型のエミッタ領域と、
   前記ドリフト領域と前記エミッタ領域の間における前記ベース領域の上にゲート絶縁膜を介して形成された制御電極部と、
   前記ドリフト領域に隣接し、前記ＳＯＩ層の表面より形成された第２導電型のバッファ領域と、
   前記バッファ領域の表面に形成された第１導電型のコレクタ領域と、
   前記ドリフト領域と前記分離絶縁膜の間に前記分離絶縁の上部に接し、前記バッファ領域に隣接した第１導電型の拡散領域と
   を備えており、前記バッファ領域は少なくとも２つ以上で構成され、前記ＳＯＩ層の表面から前記分離絶縁膜にかけて互い隣接して積層され前記分離絶縁膜に到達するまで形成されており、かつ、前記ＳＯＩ層の表面から前記分離絶縁膜にかけて段階的に前記ベース領域より離れるような位置に形成されていることを特徴とする半導体装置。
4. 第１導電型の半導体基板の上に分離絶縁膜を介して設けられた第１導電型の薄膜シリコン基板の表面より選択的に第１導電型の不純物を導入し拡散領域を形成する工程と、
   前記薄膜シリコン基板の表面にエピタキシャル成長法により第１導電型のＳＯＩ層を形成する工程と、
   第１導電型の不純物を前記ＳＯＩ層に注入することによってベース領域を形成する工程を実行し、
   前記ＳＯＩ層に形成したベース領域と隣接し第２導電型の選択的に不純物を導入してドリフト領域を形成する工程と、
   前記ドリフト領域に隣接し前記ベース領域とは反対側の位置に前記ＳＯＩ層の表面より前記分離絶縁膜に到達するまで第２導電型の不純物を導入してバッファ領域を形成する工程と、
   前記バッファ領域の表面に第１導電型の不純物を導入しコレクタ領域を形成する工程と、
   前記ベース領域表面に第２導電型の不純物を導入してエミッタ領域を形成する工程と、
   前記ドリフト領域と前記エミッタ領域の間における前記ベース領域上にゲート絶縁膜を介して形成された制御電極部を形成する工程と
   を備え、前記拡散領域を形成する工程では、前記ドリフト領域の下部となる位置で、前記バッファ領域に隣接し位置となるように前記拡散領域を形成する
   半導体装置の製造方法。

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