JP2008227318A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】高耐圧横型IGBTにおいて耐圧向上を図ることができる半導体装置およびその製造方法を提供する。
【解決手段】半導体基板101上に分離絶縁膜102を介して設けられた第1導電型(P)のSOI層103にベース領域105が形成され、SOI層にベース領域と隣接してドリフト領域が形成され、ベース領域の表面にエミッタ領域106が形成され、ドリフト領域とエミッタ領域の間におけるベース領域の上にゲート絶縁膜108を介して制御電極部109が形成され、ドリフト領域と隣接してベース領域とは反対側の位置にSOI層の表面より分離絶縁膜にまで到達するようにバッファ領域が形成され、バッファ領域115の表面にコレクタ領域116が形成され、ドリフト領域104と分離絶縁膜の間に拡散領域117が形成され、拡散領域は分離絶縁膜の上部に接し、バッファ領域に隣接している。
【選択図】図1
【解決手段】半導体基板101上に分離絶縁膜102を介して設けられた第1導電型(P)のSOI層103にベース領域105が形成され、SOI層にベース領域と隣接してドリフト領域が形成され、ベース領域の表面にエミッタ領域106が形成され、ドリフト領域とエミッタ領域の間におけるベース領域の上にゲート絶縁膜108を介して制御電極部109が形成され、ドリフト領域と隣接してベース領域とは反対側の位置にSOI層の表面より分離絶縁膜にまで到達するようにバッファ領域が形成され、バッファ領域115の表面にコレクタ領域116が形成され、ドリフト領域104と分離絶縁膜の間に拡散領域117が形成され、拡散領域は分離絶縁膜の上部に接し、バッファ領域に隣接している。
【選択図】図1
Description
本発明は、半導体装置およびその製造方法に関し、より特定的には、SOI(Silicon On Insulator )基板に高耐圧横型IGBT( Insulated Gate Bipolar Transistor )が形成された半導体装置およびその製造方法に関する。
近年、IC回路と高耐圧素子とが複合化された半導体装置が各種の用途に利用されている。特に、プラズマディスプレイの駆動回路に利用される半導体装置では、高耐圧横型IGBTが採用されている。
以下に、従来の高耐圧横型IGBTの構造について図面を参照しながら詳細に説明する。
図5は、SOI基板に形成された従来の高耐圧横型IGBTの断面図である。図5において、支持基板101は、横型IGBTを形成するためのベースとなる基板であり、その上には、埋め込み酸化膜102が形成されている。埋め込み酸化膜102の上には、P型のSOI層103が形成されている。支持基板101およびSOI層103は、元々は個別のシリコン単結晶基板であるが、埋め込み酸化膜102を介して接合されることにより、1つの基板を構成する。このときSOI層103の比抵抗は1〜10Ω程度である。以下、このような構成を有する基板をSOI基板と称す。
図5は、SOI基板に形成された従来の高耐圧横型IGBTの断面図である。図5において、支持基板101は、横型IGBTを形成するためのベースとなる基板であり、その上には、埋め込み酸化膜102が形成されている。埋め込み酸化膜102の上には、P型のSOI層103が形成されている。支持基板101およびSOI層103は、元々は個別のシリコン単結晶基板であるが、埋め込み酸化膜102を介して接合されることにより、1つの基板を構成する。このときSOI層103の比抵抗は1〜10Ω程度である。以下、このような構成を有する基板をSOI基板と称す。
ベース領域105は、P型不純物をSOI層103に注入することによって形成される。ドリフト領域104は、ベース領域105に隣接して比較的低濃度のN型不純物をSOI層103に注入することによって形成される。エミッタ領域106は、ベース領域105の表面に高濃度のN型不純物を注入することによって形成される。
バッファ領域115は、ドリフト領域104と隣接して前記ベース領域105とは反対側のエリアのSOI層103に比較的高濃度のN型不純物を注入し、例えば1000℃〜1200℃の高温の熱処理を用いて埋め込み酸化膜102に到達するように形成される。
コレクタ領域116は、バッファ領域115内のSOI層103の表面に比較的高濃度のP型不純物を注入することによって形成される。
LOCOS酸化膜107は、SOI層103の表面に形成された酸化膜であり、熱酸化法により形成される。ゲート酸化膜108は、エミッタ領域106とLOCOS酸化膜107との間におけるドリフト領域104の上およびベース領域105の上に形成された絶縁膜であり、LOCOS酸化膜107と接するように形成される。
LOCOS酸化膜107は、SOI層103の表面に形成された酸化膜であり、熱酸化法により形成される。ゲート酸化膜108は、エミッタ領域106とLOCOS酸化膜107との間におけるドリフト領域104の上およびベース領域105の上に形成された絶縁膜であり、LOCOS酸化膜107と接するように形成される。
ゲート電極109は、多結晶シリコン製の電極であり、ゲート酸化膜108の上に形成される。層間絶縁膜110は、ゲート電極109やLOCOS酸化膜107などを覆うようにSOI層103の表面に形成される。
エミッタ電極111は、層間絶縁膜110の上に形成された金属製の電極であり、その一部はエミッタ領域106に接続される。コレクタ電極112は、層間絶縁膜110の上に形成された金属製の電極であり、その一部はコレクタ領域116に接続される。分離溝113は、隣接する素子を電気的に分離するための溝であり、分離溝113の内にはCVD法により、TEOS(テトラエトキシシラン)またはBPSG(ホウ素燐ケイ酸ガラス)などの充填絶縁膜114が充填されている。
上記のように構成された高耐圧横型IGBTにおいて動作原理を説明する。
エミッタ電極106が0ボルトに対してコレクタ電極112に正の電圧が印加され、ゲート電極109に閾値電圧以上の正の電圧が印加されるとオン状態に至る。オン状態ではゲート電極109の下部のベース領域105の表面においてチャネルが形成され、電子がエミッタ電極111よりドリフト領域104に注入される。
エミッタ電極106が0ボルトに対してコレクタ電極112に正の電圧が印加され、ゲート電極109に閾値電圧以上の正の電圧が印加されるとオン状態に至る。オン状態ではゲート電極109の下部のベース領域105の表面においてチャネルが形成され、電子がエミッタ電極111よりドリフト領域104に注入される。
その際に電荷中性条件を満たそうとしてコレクタ領域116よりバッファ領域115およびドリフト領域104にホールが注入される。そのためドリフト領域104およびバッファ領域115において伝導度変調が発生することでオン電圧が大きく低減される。
またオフ状態では、ゲート電極109とエミッタ電極106および支持基板101の電位は同電位であり、通常0ボルトである。それに対してコレクタ電極112に正の電圧が印加されている。このとき比較的低濃度なドリフト領域104にポテンシャルが分布し、比較的高濃度なバッファ領域115の付近でポテンシャルが集中している。また支持基板101とコレクタ電極112の間の電位差により、ドリフト領域104に分布するポテンシャル分布は、図5中に示すようにバッファ領域104の形状に沿って埋め込み酸化膜102にも分布する。
そのため、バッファ領域115の底部曲面付近においてポテンシャルがカーブし、その曲率により、さらに電界が集中し高電界となっている。そこで特許文献1ではバッファ領域115は埋め込み酸化膜102に到達するまで形成されており、バッファ領域115の底部曲面部付近にかかる電圧を埋め込み酸化膜102と分担することでバッファ領域115の底部曲面部付近での電界緩和を図っている。
このようなIGBT動作において、バッファ領域115は、オン時におけるコレクタ領域116からのホールの注入効率を調整する役割を担う。もし、バッファ領域115が無い場合は、比較的低濃度のドリフト領域104とコレクタ領域116での濃度差が大きくなるためホール注入効率が増加することで、オン電圧をさらに低下させることが可能であるが、オン時の状態からオフ状態となるターンオフ時においては、再結合により消滅するまでコレクタ電流として流れ続けるホールが、ドリフト領域104およびバッファ領域115により多く残存するためスイッチング損失が増加してしまう。
そのため従来構造ではエミッタ電極111から注入されるホールを調整する比較的高濃度のバッファ領域115を有している。
特開平7−58319号公報
しかしながら、従来の構造ではドリフト領域104の下部におけるSOI層103と埋め込み酸化膜102との界面付近においては、SOI層103の中の不純物であるボロンの偏析によりP型不純物濃度が低下している。またバッファ領域115が埋め込み酸化膜102まで到達するまで形成しているため、バッファ領域115の底部にてエミッタ側に側方拡散することで局所的にN型不純物濃度が大きくなっている。
そのため図5でのA点にてポテンシャルが大きく変化し、バッファ領域115の底部付近での電界が増加しているため、高耐圧化を図ることが困難であるという課題を有している。
また、オン時でのオン電圧低減のためドリフト領域104の抵抗成分を低減させる一手段として、SOI層103の膜厚を厚くすることが有効であるが、その場合、ドリフト領域104のバッファ領域115をさらに深く形成する必要があり、そのときドリフト領域104への横方向の拡散広がりも大きくなることからドリフト領域104の幅が低減されて耐圧の低下を招くという課題を有している。
本発明は上記従来の課題を解決するものであり、さらに高耐圧化を図ることができる半導体装置および半導体装置の製造方法を提供することを目的とする。
上記目的を達成するために、本発明に係る第1の半導体装置は、半導体基板上に分離絶縁膜を介して設けられた第1導電型のSOI層と、前記SOI層内に形成された第1導電型のベース領域と、前記SOI層内に前記ベース領域と隣接して形成された第2導電型のドリフト領域と、前記ベース領域の表面に形成された第2導電型のエミッタ領域と、前記ドリフト領域と前記エミッタ領域の間における前記ベース領域の上にゲート絶縁膜を介して形成された制御電極部と、ドリフト領域と隣接してベース領域とは反対側の位置に前記SOI層の表面より前記分離絶縁膜にまで到達するように形成された第2導電型のバッファ領域と、前記バッファ領域の表面に形成された第1導電型のコレクタ領域と、前記ドリフト領域と前記分離絶縁膜の間に第1導電型の拡散領域とを備えており、前記拡散領域は前記分離絶縁膜の上部に接し、前記バッファ領域に隣接していることを特徴とする。
また、本発明に係る第2の半導体装置は、半導体基板上に分離絶縁膜を介して設けられた第1導電型のSOI層と、前記SOI層内に形成された第1導電型のベース領域と、前記SOI層内に前記ベース領域と隣接して形成された第2導電型のドリフト領域と、記ベース領域の表面に形成された第2導電型のエミッタ領域と、前記ドリフト領域と前記エミッタ領域の間における前記ベース領域の上にゲート絶縁膜を介して形成された制御電極部と、前記ドリフト領域に隣接し、前記SOI層の表面より形成された第2導電型のバッファ領域と、前記バッファ領域の表面に形成された第1導電型のコレクタ領域と、前記ドリフト領域と前記分離絶縁膜の間に前記分離絶縁の上部に接し、前記バッファ領域に隣接した第1導電型の拡散領域とを備えており、前記バッファ領域は少なくとも2つ以上で構成され、前記SOI層の表面から前記分離絶縁膜にかけて互い隣接して積層され前記分離絶縁膜に到達するまで形成されていることを特徴とする。
また、本発明に係る第3の半導体装置は、半導体基板上に分離絶縁膜を介して設けられた第1導電型のSOI層と、前記SOI層内に形成された第1導電型のベース領域と、前記SOI層内に前記ベース領域と隣接して形成された第2導電型のドリフト領域と、前記ベース領域の表面に形成された第2導電型のエミッタ領域と、前記ドリフト領域と前記エミッタ領域の間における前記ベース領域の上にゲート絶縁膜を介して形成された制御電極部と、前記ドリフト領域に隣接し、前記SOI層の表面より形成された第2導電型のバッファ領域と、前記バッファ領域の表面に形成された第1導電型のコレクタ領域と、前記ドリフト領域と前記分離絶縁膜の間に前記分離絶縁の上部に接し、前記バッファ領域に隣接した第1導電型の拡散領域とを備えており、前記バッファ領域は少なくとも2つ以上で構成され、前記SOI層の表面から前記分離絶縁膜にかけて互い隣接して積層され前記分離絶縁膜に到達するまで形成されており、かつ、前記SOI層の表面から前記分離絶縁膜にかけて段階的に前記ベース領域より離れるような位置に形成されていることを特徴とする。
また、本発明に係る半導体装置の製造方法は、第1導電型の半導体基板の上に分離絶縁膜を介して設けられた第1導電型の薄膜シリコン基板の表面より選択的に第1導電型の不純物を導入し拡散領域を形成する工程と、前記薄膜シリコン基板の表面にエピタキシャル成長法により第1導電型のSOI層を形成する工程と、第1導電型の不純物を前記SOI層に注入することによってベース領域を形成する工程を実行し、前記SOI層に形成したベース領域と隣接し第2導電型の選択的に不純物を導入してドリフト領域を形成する工程と、前記ドリフト領域に隣接し前記ベース領域とは反対側の位置に前記SOI層の表面より前記分離絶縁膜に到達するまで第2導電型の不純物を導入してバッファ領域を形成する工程と、前記バッファ領域の表面に第1導電型の不純物を導入しコレクタ領域を形成する工程と、前記ベース領域表面に第2導電型の不純物を導入してエミッタ領域を形成する工程と、前記ドリフト領域と前記エミッタ領域の間における前記ベース領域上にゲート絶縁膜を介して形成された制御電極部を形成する工程とを備え、前記拡散領域を形成する工程では、前記ドリフト領域の下部となる位置で、前記バッファ領域に隣接し位置となるように前記拡散領域を形成することを特徴とする。
本発明に係る第1の半導体装置によれば、従来構造にて埋め込み酸化膜とSOI層界面付近に、SOI層のボロンの偏析によりP型不純物濃度が低下する領域にP型不純物領域を形成しているため、SOI層における前記界面付近でのポテンシャルの変化を抑制することができ、さらに埋め込み酸化膜に到達するまで深く形成したバッファ領域底部においても、P型不純物領域に接していることから、バッファ領域からのリンなどのN型不純物のエミッタ側への側方拡散を抑制し、バッファ領域底部曲面部付近でのオフ時におけるポテンシャルの変化が低減されることで電界を緩和することが出来、高耐圧化を図ることが出来るという効果が得られる。
また、本発明に係る第2の半導体装置によれば、バッファ領域下部に少なくとも1つ以上のバッファ領域で構成することにより、熱処理による縦方向の拡散広がりを必要とせず、バッファとなる領域を埋め込み酸化膜までに到達した深く形成することができるため、バッファ領域および追加バッファ領域の横方向拡散によるドリフト領域幅低減を抑制することが可能である。さらに追加バッファ領域はP型不純物領域に接していることから、埋め込み酸化膜上のSOI層界面付近へのリンの拡散が抑制されることで、オフ時において追加バッファ領域の底部曲面部付近での、ポテンシャル変化が低減されることで電界集中が緩和され高耐圧化を図ることが出来るという効果が得られる。
また、本発明に係る第3の半導体装置によれば、バッファ領域下部の追加バッファ領域は、バッファ領域端よりもベース領域から遠ざかるように形成している。これによりドリフト領域に形成されているバッファ領域および追加バッファ領域付近のポテンシャルの曲率を緩和することで電界集中が緩和され高耐圧化を図ることが出来るという効果を有する。
また、本発明に係る半導体装置の製造方法によれば、ドリフト領域下部における埋め込み酸化膜界面上の薄膜シリコン基板に、P型不純物領域を選択的に形成し、その後、SOI層をエピタキシャル成長することで形成することで、SOI層膜厚のバラツキが発生した場合、およびSOI膜厚をより厚く設定した場合でも確実に埋め込み酸化膜界面付近にP型不純物領域を形成することができ、さらに高加速エネルギー注入法でP型不純物を注入した場合でのゲート酸化膜下部のドリフト領域表面にダメージを与えることなくP型不純物領域を形成することができるため、高品質で高耐圧化を図ることが出来るという効果を有する。
以下、図面を参照しながら実施形態を説明する。
(第1の実施形態)
図1は本発明の第1の実施形態に係る横型IGBTを示す。
(第1の実施形態)
図1は本発明の第1の実施形態に係る横型IGBTを示す。
図1において、第1導電型の例えば、P型の半導体基板としての支持基板101は、横型IGBTを形成するためのベースとなる基板であり、その上には分離絶縁膜としての埋め込み酸化膜102が形成されている。埋め込み酸化膜102の上には、第1導電型としての例えばP型のSOI層103が形成されている。支持基板101およびSOI層103は、元々は個別のシリコン単結晶基板であるが、1〜4μm程度の厚みを有する埋め込み酸化膜102を介して接合されることにより、1つのSOI基板を構成する。SOI層103は、表面より1〜4μm程度の厚みに研磨され平坦化処理されている。このときSOI層103の比抵抗は1〜10Ω程度である。
ドリフト領域104は、第2導電型としての例えば、比較的低濃度の例えば1×1012〜1×1013cm−2程度のリンなどのN型不純物をSOI層103に注入することによって形成される。ドリフト領域104と隣接してベース領域105とは反対側の位置に形成されたバッファ領域115は、比較的高濃度の例えば1×1014〜5×1014cm−2程度のリンなどのN型不純物をSOI層103に注入し埋め込み酸化膜102に到達するまで深く形成される。
コレクタ領域116は、バッファ領域115内のSOI層103の表面に比較的高濃度のボロンなどのP型不純物を注入することによって形成される。ベース領域105は、1×1012〜1×1013cm−2程度のボロンなどのP型不純物をSOI層103に注入することによって形成される。エミッタ領域106は、ベース領域105に高濃度のリンなどのN型不純物を注入することによって形成される。
ドリフト領域104と埋め込み酸化膜102の間に形成された拡散領域としての第1導電型の例えばP型不純物領域117は、埋め込み酸化膜102とドリフト領域104の界面に選択に高加速エネルギー注入法を用いて0.4〜3MeV程度の加速エネルギーで1×1012〜1×1013cm−2程度のボロンなどのP型不純物を注入することによって、埋め込み酸化膜102の上部に接し、バッファ領域115に隣接するように形成される。
LOCOS酸化膜107は、SOI層103の表面に熱酸化法により100〜1000nm程度の膜厚で形成された絶縁膜である。ゲート絶縁膜としてのゲート酸化膜108は、エミッタ領域106とLOCOS酸化膜107との間におけるドリフト領域104およびベース領域105の上に熱酸化法を用いて20〜50nm程度の膜厚にて形成された絶縁膜であり、LOCOS酸化膜107と接するように形成される。制御電極部としてのゲート電極109は、多結晶シリコン製の電極であり、ゲート酸化膜108上に形成される。層間絶縁膜110は、ゲート電極109やLOCOS酸化膜107などを覆うようにSOI層103の表面に形成される。エミッタ電極111は、層間絶縁膜110の上に形成された金属製の電極であり、その一部はエミッタ領域106に接続される。コレクタ電極112は、層間絶縁膜110の上に形成された金属製の電極であり、その一部はコレクタ領域116に接続される。分離溝113は、隣接する素子を電気的に分離するための溝であり、分離溝113の内部にはCVD法によりTEOSやBPSGなどの絶縁膜が充填されている。
以上にように構成された本実施形態によれば、SOI層103と埋め込み酸化膜102界面にP型不純物領域117を有するため、埋め込み酸化膜102の界面での偏析によるボロン濃度の低下を補填し、さらにバッファ領域115が埋め込み酸化膜102まで深く形成しても、バッファ領域115の底部におけるリンの局所的なエミッタ側への側方拡散を抑制することができるため、バッファ領域115の底部曲面付近での電界集中を緩和し、高耐圧化を図ることができるという効果が得られる。
(第2の実施形態)
図2は本発明の第2の実施形態に係る横型IGBTを示す。
図2において、支持基板101は、横型IGBTを形成するためのベースとなる基板であり、その上には、埋め込み酸化膜102が形成されている。埋め込み酸化膜102の上には、P型のSOI層103が形成されている。支持基板101およびSOI層103は、元々は個別のシリコン単結晶基板であるが、1〜4μm程度の厚みを有する埋め込み酸化膜102を介して接合されることにより、1つのSOI基板を構成する。SOI層103は、表面より1〜4μm程度の厚みに研磨され平坦化処理されている。このときSOI層103の比抵抗は1〜10Ω程度である。
図2は本発明の第2の実施形態に係る横型IGBTを示す。
図2において、支持基板101は、横型IGBTを形成するためのベースとなる基板であり、その上には、埋め込み酸化膜102が形成されている。埋め込み酸化膜102の上には、P型のSOI層103が形成されている。支持基板101およびSOI層103は、元々は個別のシリコン単結晶基板であるが、1〜4μm程度の厚みを有する埋め込み酸化膜102を介して接合されることにより、1つのSOI基板を構成する。SOI層103は、表面より1〜4μm程度の厚みに研磨され平坦化処理されている。このときSOI層103の比抵抗は1〜10Ω程度である。
ドリフト領域104は、比較的低濃度の例えば1×1012〜1×1013cm−2程度のリンなどのN型不純物をSOI層103に注入することによって形成される。バッファ領域115は、ドリフト領域104と隣接して比較的高濃度の例えば1×1014〜5×1014cm−2程度のリンなどのN型不純物をSOI層103に注入することにより形成される。コレクタ領域116は、バッファ領域115内のSOI層103の表面に比較的高濃度のボロンなどのP型不純物を注入することによって形成される。追加バッファ領域118は、少なくとも1つ以上で構成され、SOI層103の表面から埋め込み酸化膜102にかけて互い隣接して積層され埋め込み酸化膜102に到達するまで形成されている。つまり、バッファ領域としては、バッファ領域115と少なくとも1つの追加バッファ領域118との少なくとも2つ以上で構成されており、SOI層103の表面から埋め込み酸化膜102にかけて互い隣接して積層され埋め込み酸化膜102に到達するまで形成されている。具体的には、バッファ領域115と埋め込み酸化膜102の間に高加速イオン注入法により例えば0.8〜6MeV程度の間で深さ位置に応じて加速エネルギーを変えて、リンなどのN型不純物を注入して形成される。このとき注入設備の制約により加速エネルギーが低い場合でN型不純物がSOI層103下部にまで到達しない場合においても、例えば1000℃〜1200℃程度の高温処理により埋め込み酸化膜102にまで到達するように拡散して形成してもよい。ベース領域105は例えば1×1012〜1×1013cm−2程度のボロンなどのP型不純物をSOI層103に注入することによって形成される。エミッタ領域106は、ベース領域105に高濃度のリンおよび砒素などのN型不純物を注入することによって形成される。P型不純物領域117は、埋め込み酸化膜102とドリフト領域104の界面に選択に高加速エネルギー注入法を用いて0.4〜3MeV程度の加速エネルギーで1×1012〜1×1013cm−2程度のボロンなどのP型不純物を注入することによって形成される。LOCOS酸化膜107は、SOI層103の表面に熱酸化法により100〜1000nm程度の膜厚で形成された絶縁膜である。ゲート酸化膜108は、エミッタ領域106とLOCOS酸化膜107との間におけるドリフト領域104およびベース領域105上に熱酸化法を用いて20〜50nm程度の膜厚にて形成された絶縁膜であり、LOCOS酸化膜107と接するように形成される。ゲート電極109は、多結晶シリコン製の電極であり、ゲート酸化膜108上に形成される。層間絶縁膜110は、ゲート電極109やLOCOS酸化膜107などを覆うようにSOI層103の表面に形成される。エミッタ電極111は、層間絶縁膜110上に形成された金属製の電極であり、その一部はエミッタ領域106に接続される。コレクタ電極112は、層間絶縁膜110の上に形成された金属製の電極であり、その一部はコレクタ領域116に接続される。分離溝113は、隣接する素子を電気的に分離するための溝であり、分離溝113にはCVD法によりTEOSやBPSGなどの充填絶縁膜114が充填されている。
以上のように本実施形態によれば、バッファ領域115の下部に少なくとも1つ以上の追加バッファ領域118を形成しているため、従来構造に比べて熱処理による縦方向の拡散広がりを必要としないため、横方向への拡散広がりを抑制しながら、バッファとなる領域を埋め込み酸化膜102に到達するまで深く形成することが可能である。さらにドリフト領域104と埋め込み酸化膜102の界面にP型不純物領域117を有するため、埋め込み酸化膜102の界面付近で偏析によるボロン濃度の低下を補填し、さらにバッファ領域115が埋め込み酸化膜102まで深く形成しても、バッファ領域115の底部におけるリンの局所的なエミッタ側への側方拡散を抑制することができるためバッファ領域115の底部曲面付近での電界集中を緩和し、高耐圧化を図ることができるという効果が得られる。
(第3の実施形態)
図3は本発明の第3の実施形態に係る横型IGBTの構造を示す断面図である。
第3の実施形態では、上記第2の実施形態でのバッファ領域115および、追加バッファ領域118は、SOI層103から埋め込み酸化膜102にかけてB1,B2のように、段階的にベース領域105から遠ざかるように形成している。これによりドリフト領域104に形成されているバッファ領域115および追加バッファ領域118付近のポテンシャルの曲率を緩和することで電界が緩和され高耐圧化を図ることが出来るという効果を有する。
図3は本発明の第3の実施形態に係る横型IGBTの構造を示す断面図である。
第3の実施形態では、上記第2の実施形態でのバッファ領域115および、追加バッファ領域118は、SOI層103から埋め込み酸化膜102にかけてB1,B2のように、段階的にベース領域105から遠ざかるように形成している。これによりドリフト領域104に形成されているバッファ領域115および追加バッファ領域118付近のポテンシャルの曲率を緩和することで電界が緩和され高耐圧化を図ることが出来るという効果を有する。
(第4の実施形態)
図4(a)〜(d)は、本発明の第4の実施形態に係る横型IGBTの製造方法を示す。
図4(a)〜(d)は、本発明の第4の実施形態に係る横型IGBTの製造方法を示す。
図4(a)において、支持基板101は、横型IGBTを形成するためのベースとなる基板であり、その上には、埋め込み酸化膜102が熱酸化処理により形成されている。埋め込み酸化膜102の上には、比較的薄膜の例えば厚さが1μmよりも薄いP型の薄膜シリコン基板119が形成されている。次に、後述するドリフト領域104となる箇所と埋め込み酸化膜102との間にて、薄膜シリコン基板119の表面より埋め込み酸化膜102の界面上に到達するまで形成されるように1×1012〜1×1013cm−2程度のP型不純物を選択的に注入することでP型不純物領域117を形成する。次に、薄膜シリコン基板119にエピタキシャル成長法により所望の膜厚、例えば3〜10μm程度までP型のSOI層103をエピタキシャル成長させる。このときSOI層103および薄膜シリコン基板の比抵抗は1〜10Ω程度である。
その後の図4(b)では、P型不純物をSOI層103に注入することによってベース領域105を形成し、SOI層103の表面より比較的低濃度の例えば1×1012〜1×1013cm−2程度のN型不純物をSOI層103に注入することによってドリフト領域104を形成する工程を実行し、ドリフト領域104と隣接した領域に比較的高濃度の例えば1×1014〜5×1014cm−2程度のN型不純物をSOI層103に注入することによってバッファ領域115を形成する工程を実行する。
図4(c)では、バッファ領域115内のSOI層103の表面に比較的高濃度の1×1015〜5×1015cm−2程度のP型不純物を注入することによってコレクタ領域116を形成する工程を実行し、さらに、ベース領域105に例えば1×1012〜1×1013cm−2程度のP型不純物を注入することによってエミッタ領域106を形成する工程を実行し、SOI層103の表面に形成された酸化膜であるLOCOS酸化膜107を、熱酸化法によって100〜1000nm程度の膜厚で形成する工程を実行し、エミッタ領域106とLOCOS酸化膜107との間におけるドリフト領域104およびベース領域105上に熱酸化によって20〜50nm程度の膜厚のゲート酸化膜108を形成する工程を実行し、ゲート酸化膜108の上に多結晶シリコンをCVD法によってゲート電極109を形成する工程を実行する。
図4(d)では、ゲート電極109やLOCOS酸化膜107などを覆うようにSOI層103の表面にCVD法によってTEOS膜、BPSG膜などの層間絶縁膜110を形成する工程を実行し、層間絶縁膜110の上に、Alなどの金属材料を用いて一部がエミッタ領域106に接続されたエミッタ電極111を形成する工程を実行し、層間絶縁膜110の上に、Alなどの金属材料を用いて一部がコレクタ領域116に接続されコレクタ電極112を形成する工程を実行し、隣接する素子を電気的に分離するための溝を反応性イオンエッチング(Reactive Ion Etching; RIE)RIE等によりSOI層103をエッチングにより分離溝113を形成する工程を実行し、分離溝113を充填するためにCVD法によりTEOS膜、BPSG膜などの充填絶縁膜114を形成する工程を実行する。
以上にように、本実施形態によれば、SOI層103の膜厚バラツキが大きい場合や、SOI層103の膜厚を厚く設定した場合においても確実に埋め込み酸化膜102の上にP型不純物領域117を形成することができ、さらに高加速エネルギー注入法でP型不純物117を注入した場合でのゲート酸化膜108の下部のドリフト領域104の表面へのダメージを与えることなくP型不純物領域117を形成することができる。そのため上記実施形態と同様にバッファ領域115が埋め込み酸化膜102に到達した場合においても高品質で、高耐圧化が可能となるという効果が得られる。
また、上記説明では横型IGBTを例に挙げて説明したが、本発明はこれに限定されるものではなく、SOI基板に形成された高耐圧横型MOSトランジスタ、高耐圧ダイオードや、スーパージャンクション型トランジスタにおいても適用できる。
本発明にかかる半導体装置および半導体の製造方法は、IC回路と高耐圧素子の複合化された半導体装置などに有用である。
101 支持基板(半導体基板)
102 埋め込み酸化膜(分離絶縁膜)
103 SOI層
104 ドリフト領域
105 ベース領域
106 エミッタ領域
107 LOCOS酸化膜
108 ゲート酸化膜(ゲート絶縁膜)
109 ゲート電極(制御電極部)
110 層間絶縁膜
111 エミッタ電極
112 コレクタ電極
113 分離溝
114 充填絶縁膜
115 バッファ領域
116 コレクタ領域
117 P型不純物領域(拡散領域)
118 追加バッファ領域
119 薄膜シリコン基板
102 埋め込み酸化膜(分離絶縁膜)
103 SOI層
104 ドリフト領域
105 ベース領域
106 エミッタ領域
107 LOCOS酸化膜
108 ゲート酸化膜(ゲート絶縁膜)
109 ゲート電極(制御電極部)
110 層間絶縁膜
111 エミッタ電極
112 コレクタ電極
113 分離溝
114 充填絶縁膜
115 バッファ領域
116 コレクタ領域
117 P型不純物領域(拡散領域)
118 追加バッファ領域
119 薄膜シリコン基板
Claims (4)
- 半導体基板上に分離絶縁膜を介して設けられた第1導電型のSOI層と、
前記SOI層内に形成された第1導電型のベース領域と、
前記SOI層内に前記ベース領域と隣接して形成された第2導電型のドリフト領域と、
前記ベース領域の表面に形成された第2導電型のエミッタ領域と、
前記ドリフト領域と前記エミッタ領域の間における前記ベース領域の上にゲート絶縁膜を介して形成された制御電極部と、
ドリフト領域と隣接してベース領域とは反対側の位置に前記SOI層の表面より前記分離絶縁膜にまで到達するように形成された第2導電型のバッファ領域と、
前記バッファ領域の表面に形成された第1導電型のコレクタ領域と、
前記ドリフト領域と前記分離絶縁膜の間に第1導電型の拡散領域と
を備えており、前記拡散領域は前記分離絶縁膜の上部に接し、前記バッファ領域に隣接していることを特徴とする半導体装置。 - 半導体基板上に分離絶縁膜を介して設けられた第1導電型のSOI層と、
前記SOI層内に形成された第1導電型のベース領域と、
前記SOI層内に前記ベース領域と隣接して形成された第2導電型のドリフト領域と、
前記ベース領域の表面に形成された第2導電型のエミッタ領域と、
前記ドリフト領域と前記エミッタ領域の間における前記ベース領域の上にゲート絶縁膜を介して形成された制御電極部と、
前記ドリフト領域に隣接し、前記SOI層の表面より形成された第2導電型のバッファ領域と、
前記バッファ領域の表面に形成された第1導電型のコレクタ領域と、
前記ドリフト領域と前記分離絶縁膜の間に前記分離絶縁の上部に接し、前記バッファ領域に隣接した第1導電型の拡散領域と
を備えており、前記バッファ領域は少なくとも2つ以上で構成され、前記SOI層の表面から前記分離絶縁膜にかけて互い隣接して積層され前記分離絶縁膜に到達するまで形成されていることを特徴とする半導体装置。 - 半導体基板上に分離絶縁膜を介して設けられた第1導電型のSOI層と、
前記SOI層内に形成された第1導電型のベース領域と、
前記SOI層内に前記ベース領域と隣接して形成された第2導電型のドリフト領域と、
前記ベース領域の表面に形成された第2導電型のエミッタ領域と、
前記ドリフト領域と前記エミッタ領域の間における前記ベース領域の上にゲート絶縁膜を介して形成された制御電極部と、
前記ドリフト領域に隣接し、前記SOI層の表面より形成された第2導電型のバッファ領域と、
前記バッファ領域の表面に形成された第1導電型のコレクタ領域と、
前記ドリフト領域と前記分離絶縁膜の間に前記分離絶縁の上部に接し、前記バッファ領域に隣接した第1導電型の拡散領域と
を備えており、前記バッファ領域は少なくとも2つ以上で構成され、前記SOI層の表面から前記分離絶縁膜にかけて互い隣接して積層され前記分離絶縁膜に到達するまで形成されており、かつ、前記SOI層の表面から前記分離絶縁膜にかけて段階的に前記ベース領域より離れるような位置に形成されていることを特徴とする半導体装置。 - 第1導電型の半導体基板の上に分離絶縁膜を介して設けられた第1導電型の薄膜シリコン基板の表面より選択的に第1導電型の不純物を導入し拡散領域を形成する工程と、
前記薄膜シリコン基板の表面にエピタキシャル成長法により第1導電型のSOI層を形成する工程と、
第1導電型の不純物を前記SOI層に注入することによってベース領域を形成する工程を実行し、
前記SOI層に形成したベース領域と隣接し第2導電型の選択的に不純物を導入してドリフト領域を形成する工程と、
前記ドリフト領域に隣接し前記ベース領域とは反対側の位置に前記SOI層の表面より前記分離絶縁膜に到達するまで第2導電型の不純物を導入してバッファ領域を形成する工程と、
前記バッファ領域の表面に第1導電型の不純物を導入しコレクタ領域を形成する工程と、
前記ベース領域表面に第2導電型の不純物を導入してエミッタ領域を形成する工程と、
前記ドリフト領域と前記エミッタ領域の間における前記ベース領域上にゲート絶縁膜を介して形成された制御電極部を形成する工程と
を備え、前記拡散領域を形成する工程では、前記ドリフト領域の下部となる位置で、前記バッファ領域に隣接し位置となるように前記拡散領域を形成する
半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007065935A JP2008227318A (ja) | 2007-03-15 | 2007-03-15 | 半導体装置及びその製造方法 |
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JP2007065935A JP2008227318A (ja) | 2007-03-15 | 2007-03-15 | 半導体装置及びその製造方法 |
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Publication Number | Publication Date |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106024872A (zh) * | 2015-03-31 | 2016-10-12 | 拉碧斯半导体株式会社 | 半导体装置以及半导体装置的制造方法 |
CN112133740A (zh) * | 2020-08-06 | 2020-12-25 | 互升科技(深圳)有限公司 | 一种多层外延mos管器件及其制备方法 |
-
2007
- 2007-03-15 JP JP2007065935A patent/JP2008227318A/ja active Pending
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CN106024872B (zh) * | 2015-03-31 | 2022-12-02 | 拉碧斯半导体株式会社 | 半导体装置以及半导体装置的制造方法 |
CN112133740A (zh) * | 2020-08-06 | 2020-12-25 | 互升科技(深圳)有限公司 | 一种多层外延mos管器件及其制备方法 |
CN112133740B (zh) * | 2020-08-06 | 2024-05-24 | 互升科技(深圳)有限公司 | 一种多层外延mos管器件及其制备方法 |
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