CN105493291A - 沟槽屏蔽连接结型场效应晶体管 - Google Patents

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Abstract

描述了一种具有栅极沟槽和屏蔽沟槽的屏蔽结型场效应晶体管(JFET)，屏蔽沟槽比栅极沟槽深且窄。栅极沟槽可以与屏蔽沟槽完全对准、部分地对准、或者与屏蔽沟槽间隔开。

Description

沟槽屏蔽连接结型场效应晶体管
相关申请的交叉引用
本申请要求2013年6月6日提交的美国临时专利申请序列号61/831,906以及2013年6月10日提交的美国临时专利申请序列号61/833,217的权益，其全部内容通过引用并入本文中，就如同在本文中完全阐述。
技术领域
本公开内容涉及高电流及高电压半导体器件，例如常通和常断垂直结型场效应晶体管(VJFET)及其制造方法的领域。
发明内容
基于碳化硅(SiC)和其他宽带隙材料制造的高电压垂直结型场效应晶体管(VJFET)因其与基于硅(Si)制造的类似器件相比具有优异的性能而在高功率转换应用方面获得极大的关注。与允许使用较薄且较高掺杂的电压支持漂移区的硅相比，宽带隙半导体具有更高的击穿电场。相比于具有相同电压额定值的硅器件，这会直接导致在导通状态下器件电阻的幅值减小许多数量级。
VJFET是单极器件，原因是VJFET使用多数载流子，并且通常不经受与少数载流子存储有关的问题。VJFET通常提供较快的开关速度以及减少的开关损耗。这使得能够通过减小无源部件和冷却部件的尺寸而获得更紧凑的功率电子电路。对于单极器件，开关速度可以通过器件电容来确定。在硬开关应用例如大多数电感负载(如马达)中，低的栅-漏电容(CGD)对于快速器件性能很关键。
发明内容
根据本发明，示出并描述了屏蔽结型场效应晶体管(JFET)及其制造方法。该屏蔽JFET可以包括源极接触部、沟道区域、第一沟槽、栅极接触部、第二沟槽、以及屏蔽接触部。
第一导电类型的沟道区域可以沿第一方向设置在源极电极之下，该沟道区域包括第一导电类型的一个或多个平面层，该沟道区域具有沿第一方向间隔开的上部平面表面和下部平面表面。
第一沟槽，所述第一沟槽可以具有：第一底表面，所述第一底表面沿所述第一方向位于所述上部平面表面与所述下部平面表面之间，所述第一底表面沿所述第一方向延伸；第一深度，所述第一深度沿所述第一方向从沟道层的所述上部平面表面朝向所述第一底表面延伸第一距离，进入所述沟道区域中；第一中心线；第一侧壁对，所述第一侧壁对沿垂直于所述第一方向的第二方向彼此间隔开，所述第一侧壁对从所述第一沟槽的所述第一底表面向所述沟道区域的所述上部平面表面延伸；所述沟道区域中的第二导电类型的第一注入U型导电区，所述第一注入U型导电区包括：(1)沿所述第一沟槽的所述底表面延伸的第一部分，以及(2)沿所述侧壁对中的每一个侧壁从所述第一沟槽的所述第一底表面向所述沟道区域的所述上部平面表面延伸的第二部分。栅极接触部可以被设置在所述第一沟槽中，并且邻近所述第一沟槽的所述第一底表面。
第二沟槽，所述第二沟槽可以具有：第二底表面，所述第二底表面沿所述第一方向位于所述上部平面表面与所述下部平面表面之间，所述第一底表面沿所述第一方向延伸；第二深度，所述第二深度沿所述第一方向从所述沟道层的所述上部平面表面朝向所述第二底表面延伸第二距离，进入所述沟道区域中，所述第二深度大于所述第一深度；第二中心线；第二侧壁对，所述第二侧壁对沿所述第二方向彼此间隔开，所述第二侧壁对(1)从所述第一沟槽的所述第二底表面朝向所述沟道区域的所述上部平面表面延伸，以及(2)至少部分地在所述第二沟槽的所述第二底表面与所述沟道区域的所述上部平面表面之间延伸；所述沟道区域中的所述第二导电类型的第二注入U型导电区，所述第二注入U型导电区包括：(1)沿第二U型沟槽的所述第二底表面延伸的第一部分，(2)沿所述第二侧壁对中的每一个侧壁至少部分地在所述第二沟槽的所述第二底表面与所述沟道区域的所述上部平面表面之间延伸的第二部分。屏蔽接触部可以邻近所述第二沟槽的所述第二底表面。
附图说明
图1A至图1B示出了现有技术的垂直JFET。
图2A至图2B示出了沟槽屏蔽VJFET的示例性实施例，其中屏蔽沟槽的中心与栅极沟槽的中心对准，并且屏蔽沟槽被连接至源极电势或栅极电势。
图2C至图2D示出了沟槽屏蔽VJFET的示例性实施例，其中屏蔽沟槽的中心未与栅极沟槽的中心对准，并且屏蔽沟槽的侧壁被部分地或全部地注入有与屏蔽部相同的掺杂剂。
图3A至图3K示出了用于制造屏蔽垂直JFET的过程，其中屏蔽沟槽的中心与栅极沟槽的中心对准，并且屏蔽沟槽被连接至源极电势或栅极电势。
图4A至图4K示出了用于制造屏蔽垂直JFET的过程，其中屏蔽沟槽的中心未与栅极沟槽的中心对准，并且屏蔽沟槽被连接至源极电势或栅极电势。
图5A至图5D示出了用于实现沟槽屏蔽垂直JFET的示例性布局技术。
具体实施方式
通过参考结合附图和示例所作的以下详细描述，可以更容易地理解本公开内容，这些附图和示例形成本公开内容的一部分。应理解，本公开内容不限于本文描述和/或示出的具体器件、方法、应用、条件或参数，并且本文所用的术语只是为了通过举例来描述特定实施例，而不意图限制所要求保护的实施例。此外，如在包括所附权利要求的说明书中使用的，单数形式“一个”、“一种”和“所述”包括复数形式，并且提及特定数值至少包括该特定值，除非上下文明确指出并非如此。本文所用的术语“多个”意指不止一个。当表述值的范围时，另一个实施例包括从一个特定值和/或到另一个特定值。类似地，当通过使用先行词“约”来将值表述为近似值时，应理解该特定值形成另一个实施例。所有范围包括端值并且可以组合。
应理解，出于清楚起见而在分开的实施例的上下文中描述的本公开内容的某些特征还可以在单个实施例中组合地提供。相反地，出于简洁起见而在单个实施例的上下文中描述的本公开内容的各种特征还可以分开地或以任何子组合来提供。另外，提及以范围来描述的值包括所述范围内的每一个值。如本文中示出和描述的，用于描述或标记各个实施例的特征的公共附图标记意图表示相同或类似的特征。
相比于其他类型的单极功率开关器件例如MOSFET，VJFET可以提供用于高功率和高温应用的优点。MOSFET器件的关键特性是半导体氧化物界面的质量。在碳化硅中，该界面可以包括与高密度的碳相关表面状态，这导致在沟道表面处低的电子迁移率。由于VJFET通常具有体沟道(bulkchannel)而非反转层，所以与具有同等电压额定值的MOSFET相比，VJFET可以被制造成具有更低的导通电阻。关注的是碳化硅MOSFET在高温及高电场下的可靠性。对于MOSFET应用来说碳化硅相比于碳的固有缺点是碳化硅氧化物界面相比于硅氧化物的更小的导带不连续性。此外，如果要利用碳化硅的较高的击穿电场，则氧化物会经受甚至更大的应力(stress)。由于栅极氧化物中俘获载流子，这可能导致阈值电压不稳定，以及导致过早氧化物击穿，特别是在高温下。另一方面，由于VJFET不含栅极氧化物并且在发生高电场应力的有源器件区域中仅使用p-n结，所以VJFET不经受与氧化物有关的可靠性问题。因此，在电压控制开关器件中JFET可以完全利用碳化硅的高温能力。
基于碳化硅和其他宽带隙材料制造的器件提供了性能优势，然而该材料比硅更昂贵。因此，能够减小晶片尺寸的器件结构有助于使器件更具成本效益并且使其广泛应用。
在常规VJFET中，垂直沟道需要提供用于高电压阻挡的高电势势垒，同时提供低的导通电阻，这是两个矛盾的要求。为了在施加高的漏极电压时减小漏极引起的势垒降低效应，以及提供高的阻挡电压和合理的导通电阻，沟道需要被设计成对于给定掺杂具有某个最小的长度宽度比。在沟槽及注入结构中，制造窄且长的垂直沟槽是较具挑战性的处理任务，原因是蚀刻深、窄且紧密间隔的沟槽并且具有良好控制的垂直轮廓比较困难，并且随着关键尺寸缩小，处理不均匀性对垂直沟道区域宽度(台面宽度)变化具有较大的影响。另外，由于所形成的高台面(mesa)的遮蔽效应，通过离子注入来掺杂非常深的沟槽的侧壁变成限制因素。对于给定的沟道掺杂和宽度，如果能够减小沟道的下端处的电场，则较短的垂直沟道设计就可以提供较优的导通电阻。
单纯的垂直沟道型结构提供了最低的器件导通电阻。图1A的沟槽及注入VJFET(TIVFET)是单纯垂直沟道型结构的示例。然而，该结构的主要缺点是其限制器件速度的高的栅-漏电容CGD。为了减小CGD，已经采用了不同的结构，例如图1B中示出的JFET的类型，该类型使用连接至源极的屏蔽区100。这些结构减小了CGD，但是这是以增大的导通电阻为代价，原因是这些结构产生了添加到器件导通电阻的另外的侧向沟道元件。此外，图1A和图1B的两个结构需要外延再生长(epiregrowth)。但是长的侧向沟道致使高的特定导通电阻RdsA。
图1A和图1B的VJFET结构可以在给定电压额定值下的单位面积的导通电阻方面以及在减小CGD并增强开关速度方面都得到改进。这些结构也可以被实施为并入内置的PiN二极管或JBS肖特基二极管以适应需要双向电流的电路。本公开内容涉及这些和其他重要的需求。
本公开内容提供了高电压VJFET的改进的设计结构以克服上述设计缺点。例如，本公开内容的一个方面提供了具有低的导通电阻和低的栅-漏电容CGD的VJFET。这可以采用利用双沟槽结构的沟槽屏蔽方法来完成，其中浅沟槽提供较短的垂直沟道和栅极沟道控制，并且较深的沟槽提供在漏极处对高电压的更好的沟道屏蔽。本公开内容的目的还在于提供上述结构的制造方法。
图2A和图2B的前两个示例性实施例采用双沟槽方法，其中较深的沟槽位于或者“嵌套”在较宽且较浅的沟槽中。较深的沟槽(可以被称为屏蔽沟槽204)用作屏蔽部，并且较浅的沟槽(可以被称为栅极沟槽203)用作栅极。图2C和图2D的第三和第四示例性实施例使用两个彼此邻近的不同的沟槽，较深的沟槽用作屏蔽部并且较浅的沟槽用作栅极。这些器件结构的示例性制造方法在剩余的附图中示出和描述。
图2A描绘了采用双沟槽方法的屏蔽沟槽VJFET结构的示意性截面图，其中第二沟槽“嵌套”在比第二沟槽宽且浅的第一沟槽中。由此，第二沟槽可以被理解为重叠第一沟槽。如图2A所示，屏蔽沟槽VJFET构建在晶圆上，该晶圆包括衬底200、一个或多个缓冲层201、一个或多个漂移层202a、包括一个或多个屏蔽层的屏蔽层区域202b、包括一个或多个沟道层的沟道层区域202c、一个或多个源极层216、以及源极接触层210。衬底200、缓冲层201、漂移层202a、屏蔽层区域202b中的屏蔽层、沟道区域202c中的沟道层、源极层216中的每一个是第一导电类型。衬底200、缓冲层201、漂移层202a、屏蔽层区域202b中的屏蔽层、沟道区域202c中的沟道层、沟道层区域202b、以及源极层216中的每一个应被理解为是包括第一平面表面219a和第二平面表面219b的平面层，这两个平面表面在第一方向例如横向方向T上以及在垂直于第一方向的第二方向例如侧向方向A上延伸。当沿纵向方向L(垂直于横向方向T和侧向方向A两者)从衬底200朝向源极层216移动时，每一个第一表面219a可以被理解为是位于下部的第二表面219b上方的上部表面。衬底200、缓冲层201、漂移层202a、屏蔽层区域202b中的屏蔽层、沟道区域202c中的沟道层、以及源极层216中的每一个还具有在第一表面219a与第二表面219b之间在第三方向例如纵向方向L上延伸的厚度。如图2A所示，沿纵向方向L，缓冲层201可以位于衬底200的顶上，漂移层202a可以位于缓冲层201的顶上，屏蔽层区域202b中的屏蔽层可以位于漂移层202a的顶上，沟道区域202c中的沟道层可以位于屏蔽层区域202b中的屏蔽层的顶上，源极层216可以位于沟道区域202c中的沟道层的顶上，并且源极接触层210可以位于源极层216的顶上。
进一步如图2A所示，屏蔽沟槽VJFET还包括至少一个栅极沟槽203和至少一个屏蔽沟槽204。每一个栅极沟槽203和屏蔽沟槽204分别具有基本上在一个方向例如纵向方向L上延伸的两个侧壁217a和217b、218a和218b，以及在两个侧壁之间在不同的方向例如横向方向T上延伸的宽度。如图2A所描绘的，栅极沟槽203的宽度大于屏蔽沟槽204的宽度。
每一个栅极沟槽203和屏蔽沟槽204还具有在另一方向例如垂直于宽度的纵向方向L上延伸的深度。栅极沟槽203的深度D1可以被定义为源极层216的上部表面219a与栅极沟槽203的底表面220之间的距离。屏蔽沟槽204的深度D2可以被定义为源极层216的上部表面219a与屏蔽沟槽204的底表面221之间的距离。栅极沟槽203和屏蔽沟槽204中的每一个的底表面220、221在横向方向T上延伸。栅极沟槽203和源极沟槽204的底表面220、221分别位于沟道层区域202c的上部表面219a和下部表面219b与屏蔽层区域202b之间。如图2A所描绘的，每一个栅极沟槽203具有相同的深度D1，并且每一个屏蔽沟槽204具有相同的深度D2。此外，沿纵向方向L，每一个屏蔽沟槽204的深度D2大于栅极沟槽203的深度D1。应理解的是，沿纵向方向L，栅极沟槽203中的每一个可以至少部分地延伸通过沟道层区域202c，并且屏蔽沟槽204中的每一个可以至少部分地延伸通过屏蔽层区域202b。
每一个栅极沟槽203的宽度可以被理解为以中心线215a为中心，其中中心线215a在纵向方向L上延伸。类似地，每一个屏蔽沟槽204的宽度可以被理解为以中心线215b为中心，其中中心线215b在纵向方向L上延伸。使用中心线215a和215b作为参考，屏蔽沟槽204可以被理解为以各种方式位于(例如，嵌套在)栅极沟槽203中。例如，中心线215a和215b可以如图2A和2B所示沿横向方向T彼此对准，使得屏蔽沟槽204位于栅极沟槽203中的中心。或者，中心线215a和215b可以沿横向方向T偏移(例如，未对准)一定距离，使得屏蔽沟槽204位于栅极沟槽203中，但不是位于栅极沟槽203的中心。例如，中心线215a和215b可以沿横向方向T偏移，使得(1)栅极沟槽203的侧壁217a与屏蔽沟槽204的侧壁218a和218b之一对准，或者(2)栅极沟槽203的侧壁217b与屏蔽沟槽204的侧壁218a和218b之一对准。
如图2A所描绘的，栅极沟槽203的侧壁217a、217b从栅极沟槽203的底表面220向源极层216的上部表面219a延伸。此外，屏蔽沟槽204的侧壁218a、218b(1)从底表面221朝向源极层216的上部表面219a延伸，并且(2)延伸底表面221与源极层216的上部表面219a之间的距离(例如，深度D2)的至少一部分。例如，侧壁218a、218b之一或两者可以在栅极沟槽203的第一底表面220与屏蔽沟槽204的第二底表面221之间延伸。或者，侧壁218a、218b之一或两者可以在屏蔽沟槽204的第二底表面221与源极层216的上部表面219a之间延伸。作为示例，图2A中示出的示例示出了在栅极沟槽203的第一底表面220与屏蔽沟槽204的第二底表面221之间延伸的侧壁218a、218b两者。
第二导电类型的注入区可以位于栅极沟槽203和屏蔽沟槽204中的每一个的侧壁和底部中。栅极沟槽203的底部220可以包括注入区207，该注入区207连接至栅极沟槽203的侧壁217a、217b中的每一个中的注入区206，以在栅极沟槽203中共同地形成第二导电类型的U型导电区222。此外，注入区206可以沿侧壁217a、217b仅延伸通过沟道区域202c中的沟道层，具有第一导电类型的掺杂浓度的N+层216足够大，以防止通过注入产生第二导电类型的区。为了附图的简洁，第一导电类型被示出为n型，并且第二导电类型被示出为p型，然而第一导电类型为p型并且第二导电类型为n型的相反配置也是可以的。栅极沟槽的底部220和屏蔽沟槽的底部221可以在表面处被注入至较高的掺杂浓度，以减缓欧姆接触的形成。
继续参照图2A，屏蔽沟槽204的侧壁218a、218b和底部可以包括第二导电类型的注入区。例如，屏蔽沟槽204的底部221可以包括注入区209，并且每一个侧壁218a、218b可以包括注入区208，以在屏蔽沟槽204中共同地形成第二导电类型的U型导电区223。注入区208可以在外延层202中部分地沿侧壁218a、218b延伸。例如，如图2A所描绘的，注入区208仅沿侧壁218a、218b的一部分从栅极沟槽203的底表面220朝向屏蔽沟槽204的底部221延伸。第一导电类型的未注入区224沿侧壁217a、217b的剩余部分延伸，未注入区224被沿纵向方向L设置在屏蔽沟槽204的底表面221与注入区208之间。
留在图2A，在VJFET结构的顶部处的金属区提供源极接触部210，并且与各个屏蔽沟槽中的每一个的底部邻近的金属区提供屏蔽接触部212。在该示例中，屏蔽沟槽204的底部处的屏蔽接触部212在设置在器件其他地方的屏蔽拾取位置(shieldpickuplocation)处连接至源极接触部210，以使屏蔽接触部212保持在源极电势。例如，屏蔽拾取位置可以如本公开内容其他地方所讨论的设置成靠近器件的边缘处。相比于常规VJFET结构，通过将屏蔽区208中的一个或多个连接至源极，可以减小栅-漏电容。与各个栅极沟槽203中的每一个的底部邻近的金属区按每个栅极沟槽203提供至少一个栅极接触部211。晶圆背侧的金属区提供漏极接触部213。沟槽203和204的侧壁217、218上的介电间隔部214提供栅极-源极隔离和栅极-屏蔽部隔离。
根据本文中公开的各种实施例，单独的垂直沟道区205可以被定义为位于第一栅极沟槽203与第二沟槽(其可以为栅极沟槽203或屏蔽沟槽204)之间的沟道层区域的区，该区沿横向方向T邻近于第一栅极沟槽203以及邻近沟槽的侧壁217a、217b、218a、218b中的注入区206、207、208。第二邻近的沟槽可以沿横向方向T位于第一沟槽的任一侧。例如，在图2A描绘的实施例中，垂直沟道区205的一个示例可以被定义为沿横向方向T在第一栅极沟槽203的侧壁217b中的注入区206与第二邻近的栅极沟槽203的侧壁217a中的注入区206之间的沟道层区域202c的区。
在各种实施例中，设置成沿例如横向方向T彼此隔开一定距离的两个沟槽可以形成由沟道层区域202c和屏蔽层区域202b之一或两者构成并且通过所述距离来限定的台面。例如，在图2A中，第一嵌套栅极沟槽203和屏蔽沟槽204对(pair)与第二嵌套栅极沟槽203和屏蔽沟槽204对沿横向方向T间隔开一定距离。沿横向方向T位于第一对与第二对之间的屏蔽层区域202b中的屏蔽层、沟道区域202c中的沟道层、以及源极层216中的一个或多个的部分可以被理解为形成台面226。在一个实施例中，在第一嵌套对和第二嵌套对之一或两者包括与屏蔽沟槽204完全对准的栅极沟槽203的情况下，台面226可以包括一个或两个台阶228。台阶228指的是沿横向方向与屏蔽沟槽204邻近的栅极沟槽203底表面220的部分。
在如图2A所描绘的实施例中，在侧壁被部分地注入的情况下，可以利用屏蔽沟槽204的底部中的注入区209以提供静电屏蔽，从而减小垂直沟道区205处的电场。这使得能够使用更短的垂直沟道区205来减小器件导通电阻。此外，p区208与209之间的间隔可以被设计成确保栅极与源极/屏蔽部之间的穿通(punch-through)电压具有比垂直沟道区205夹断(pinch-off)电压更大的量级。这可以通过确保p区208与209之间足够的间隙来完成。
图2B示出了具有对准的栅极沟槽和屏蔽沟槽以及连接至栅极的屏蔽部的沟槽屏蔽VJFET的另一示例的截面图。在图2B的器件中，与各个屏蔽沟槽204中的每一个的底部邻近的屏蔽接触部212在该示例中在器件其他地方所设置的屏蔽拾取位置处连接至栅极接触部211，以使屏蔽接触部212保持在栅极电势。例如，如本公开内容其他地方所讨论的，屏蔽拾取位置可以被设置成靠近器件的边缘处。或者，注入区208可以延伸屏蔽层区域202b中的屏蔽外延层(2)中的侧壁218a、218b的整个长度。当注入区208延伸侧壁218a和218b的整个长度时，与屏蔽接触部212的连接也可以通过注入区208来提供。该实施例可以提供与图2A的实施例相同的导通电阻的改进。但是，相比于常规VJFET结构，通过将屏蔽区连接至栅极，栅-漏电容可能不再减小。然而，图2A的实施例的制造复杂度可以通过图2B的实施例而减小，针对通过屏蔽沟槽204注入侧壁区208以及金属区211和212的栅极-源极短接，图2B的实施例消除了与图2A的器件有关的顾虑。
图2C示出了各个栅极沟槽203和屏蔽沟槽204被隔开使得它们不重叠的沟槽屏蔽VJFET的另一实施例的示例性截面图。图2C的栅极沟槽203和屏蔽沟槽204因此可以被理解为是偏移的。特别地，图2C示出了栅极沟槽203的中心线215a和屏蔽沟槽204的中心线215b沿横向方向偏移(例如，没有对准)一定距离的示例，使得屏蔽沟槽204与栅极沟槽203完全隔开。换言之，栅极沟槽203和屏蔽沟槽204偏移一定距离，该距离足以防止栅极沟槽203与屏蔽沟槽204之间的任何重叠。此外，虽然图2C描绘了沿横向方向T以交替模式定位的屏蔽沟槽204和栅极沟槽203，但是应理解的是，栅极沟槽203和屏蔽沟槽204可以以任何顺序布置。也可以存在不均等数目的栅极沟槽203和屏蔽沟槽204。如上所述，在各个栅极沟槽203中，区206连接至栅极电势，同时单个区208可以连接至栅极电势或源极电势。栅极沟槽203的底部220被注入以形成具有第二导电类型的连接至侧壁注入区206的区207。屏蔽沟槽204的侧壁218a、218b可以被部分地注入以形成具有第二导电类型的区208，以及屏蔽沟槽204的底部221被注入以形成具有第二导电类型的区209，区209提供静电屏蔽以减小垂直沟道区205的电场，使得可以使用沿纵向方向L更短的垂直沟道区205以减小器件导通电阻。在一个示例性实施例中，在屏蔽沟槽的底部处的接触部212在屏蔽拾取位置处连接至源极电势。在该实施例中，如果侧壁p区208连接至栅极电势，则可以在区208与209之间设计足够的间隔以确保区208与209之间的穿通电压比沟道205夹断电压超过足够的余量(margin)。如果相反地，区208连接至源极电势，则垂直沟道区205掺杂可以被设计成确保区208与206之间的穿通电压比垂直沟道区205夹断电压超过足够的余量。应理解的是，相同结构的配置是可以的，其中屏蔽部连接至栅极电势。
在图2C所描绘的示例中，垂直沟道205可以被定义为分别在第一栅极沟槽203的侧壁217a、217b中的注入区206与邻近的屏蔽沟槽204的侧壁218a、218b中的注入区208之间的沟道层区域202c的区。
图2C所描绘的实施例包括两种类型的台面：沟道台面226a和组合的沟道-屏蔽部台面226b。例如，一个或多个沟道台面226a可以通过邻近的栅极沟槽203-屏蔽沟槽204对来限定，该对沿横向方向T间隔开一定距离。沟道区域202c中的一个或多个沟道层和源极层216的位于栅极沟槽203-屏蔽沟槽204对之间的部分可以被理解为形成单个台面226a。此外，一个或多个组合的沟道-屏蔽部台面226b可以通过沿横向方向T间隔开一定距离的一对邻近的屏蔽沟槽204来限定。屏蔽层区域202b中的一个或多个屏蔽层、沟道区域202c中的沟道层、以及源极层216的位于屏蔽沟槽204对之间的部分可以被理解为形成单个台面226b。单个台面226b也可以被理解为包括两个沟道台面226a和栅极沟槽203。
图2D示出了具有隔开的栅极沟槽203和屏蔽沟槽204以及连接至源极电势的屏蔽部的沟槽屏蔽VJFET的示例性截面图。图2D中的区206被连接至栅极电势，同时区208被连接至屏蔽(源极)电势。此外，屏蔽沟槽204的底部221中的区209被连接至侧壁注入区208，该侧壁注入区208延伸沟道外延层区域202c和屏蔽外延层区域202b中的侧壁218a、218b的整个长度。屏蔽沟槽的侧壁被完全注入以形成具有第二导电类型的区208，并且屏蔽沟槽的底部被注入以形成具有第二导电类型的区209，该区209提供静电屏蔽以减小沟道处的电场，使得可以使用更短的垂直沟道区205以减小器件导通电阻。设置成邻近于屏蔽沟槽的底部的金属接触部在器件上其他地方的屏蔽拾取位置处连接至源极电势。此外，沟道205掺杂可以被设计成确保区208与206之间的穿通电压比垂直沟道区205夹断电压超过足够的余量。在该实施例中，也可以通过在屏蔽沟槽204中选择性地向下蚀刻侧壁间隔部214，暴露出在源极电极形成时要与源极210短接的侧壁注入区208的部分，来在屏蔽部与源极之间实现局部短接。应理解的是，相同结构的配置是可以的，其中屏蔽部连接至栅极电势。
应理解的是，器件可以包括图2A、2B、2C和2D中的每一个中所描绘的沟槽的组合。
图3A至图3K示出了制造屏蔽垂直JFET(例如结合图2A和图2B示出和描述的器件)的示例性过程。
图3A示出了示例性起始晶圆。如图3A所示，该过程开始于在衬底200上生长一个或多个外延缓冲层201，接着生长一个或多个漂移外延层202a、屏蔽层区域202b中的一个或多个屏蔽层、一个或多个沟道层、然后是一个或多个源极层。应理解的是，衬底200也可以被称为衬底层。应理解的是，外延缓冲层201也可以被称为缓冲层。或者，屏蔽层区域202b中的屏蔽层和沟道层区域202c可以通过向漂移层202a中注入来形成，在这种情况下，在外延生长期间将形成这些层的掺杂保持为轻掺杂，以使得在生长之后通过注入精确地设置实际的掺杂。
图3B至图3D示出了用于通过沉积和光刻，然后是氧化和浅沟槽蚀刻，来形成复合氧化物或SiO2掩模303和金属掩模304a(硬掩模)的示例性过程。图3B示出了注入SiO2掩模303的形成。图3C示出了第一蚀刻金属掩模304a的形成。图3D示出了产生栅极沟槽203的第一沟槽蚀刻。
图3E示出了利用第二蚀刻掩模层304b的示例性过程。图3E示出了在较浅的沟槽底部平面中沉积并且图案化具有开口的第二蚀刻掩模层304b。应理解的是，第二蚀刻掩模层304b也可以被称为第二金属掩模层。相比于第一蚀刻掩模304a，第二蚀刻掩模层304b的开口较小。例如，可以通过在形成第二蚀刻掩模304b之前移除第一蚀刻掩模304a，或者通过向第一蚀刻掩模304a沉积另外的材料以形成第二蚀刻掩模304b，来形成第二蚀刻掩模层304b。
图3F示出了用于进行第二沟槽蚀刻的示例性过程。图3F示出了在通过蚀刻(使用具有窄的开口的第二金属掩模304b作为硬掩模)形成较深的屏蔽沟槽204之后的晶圆的外观。图3F被示出为具有例如通过选择性湿法蚀刻而移除的金属。
如图3F所示，对于有源区域(activearea)320可以形成具有至少一个台阶228的台面226的阵列，同时终端区域(terminationarea)321和屏蔽拾取区域501(图5A)被向下蚀刻至屏蔽沟槽204的以下水平：在该水平处将形成终端区和屏蔽拾取区。在栅极拾取区域502(图5A)中，通过确保栅极拾取区域502在沟槽蚀刻期间仍被第二金属掩模304b覆盖，在将成为栅极拾取区的地方不进行较深的屏蔽沟槽204蚀刻。应理解的是，终端区域321可以被称为保护环(guardring)终端区域。
图3G示出了用于形成栅极注入部的示例性过程。图3G示出了保护环掩模的应用，其中光致抗蚀剂掩模305限定保护环空间，同时在有源区域320中被完全清除。可以理解的是，光致抗蚀剂掩模305也可以被称为PR掩模。然后在室温下进行垂直和倾斜的p注入，以形成围绕栅极沟槽203和屏蔽沟槽204的注入区(例如栅极沟槽203和屏蔽沟槽204的侧壁217a、217b、218a、218b中的注入区206、207、208、209)以及p注入306a区(也被称为保护环注入)。将理解的是，注入区206和208可以在注入区207和209之前、期间或之后形成，这导致图3G与图2A和图2B中描绘的注入区206、207、208、209的配置之间的变化。垂直和倾斜的p注入可以具有不同的剂量，并且可以在沟槽203和204的底部上、在区207和209中、以及在沟槽侧壁217a、217b、218a、218b上产生不同的掺杂浓度。靠近沟槽203和204的表面的注入浓度区207和209可以较高以减缓欧姆接触的形成。基于单元几何形状的注入角度控制可以确保沿着深沟槽侧壁没有短接形成。如果需要高温注入，则光致抗蚀剂掩模305可能需要被诸如难熔金属、多晶硅、氧化物或氮化物等的材料替代。在该示例中，一旦抗蚀剂被剥离，氧化物被剥离，晶圆就可以被清洗并且经受注入退火(anneal)。可以应用诸如表面石墨化的技术，并且选择退火环境和温度以实现掺杂剂活化。然后可以清洗晶圆以去除石墨盖，并且然后可以生长薄的氧化物以消耗受损的表面并且改善表面特性。可以理解的是，所示出的保护环终端类型可以用不同类型的终端例如结终端扩展(JTE)来取代。在这样的情况下，形成JTE所需的注入可能需要在单独的注入步骤中进行，在该步骤期间有源区域可以被注入或可以不被注入。
图3H示出了欧姆接触窗的示例性钝化和示例性形成。如图3H所描绘的，介电间隔部214被沉积，并且被利用保护终端区的掩模(未示出)进行回蚀(etchback)，以在有源区320中形成间隔部，并且在终端区域321中形成SiO2钝化层307。该掩模可以被称为欧姆接触窗掩模。
图3I示出了欧姆接触部的示例性形成。图3I示出了接触金属(例如镍)如何被沉积，并且利用诸如快速热退火或熔炉退火的技术被硅化，接着湿法蚀刻多余的未反应的镍，以形成与栅极211、源极210、屏蔽部212、以及屏蔽拾取接触区501(图5A)的欧姆接触。在该示例中，为了形成具有相同退火的漏极接触部213，首先剥离背侧膜，并且前侧受光致抗蚀剂保护，在背部上沉积诸如镍的材料的层，移除保护性抗蚀剂，然后使顶表面和底表面两者经受单个退火。
图3J示出了示例性沟槽填充。图3J示出了如何通过诸如二氧化硅(SiO2)的电介质312填充沟槽(也被称为沟槽填充钝化)。可以使用诸如BPSG填充和回流、多氧化物沉积以及回蚀序列等的技术来实现这点。
图3K示出了示例性金属覆盖和最终钝化。图3K示出了可以如何在器件上对覆盖金属313(也被称为源极金属覆盖部)进行图案化，以形成栅极金属焊盘和源极金属焊盘。器件现在完成，并且可选的步骤可以被进行，以进一步钝化具有图案化的低温氧化物、氮化物、聚酰亚胺或BCB的器件表面，以及在其中限定接合焊盘开口。
图4A至图4K示出了用于制造图2C示出的示例性器件的示例性过程，该过程可以容易地适用于图2D示出的示例性器件。
图4A示出了起始晶圆。如图4A所示，该过程开始于在衬底200上生长外延缓冲层201，接着生长漂移层202a，然后生长屏蔽层区域202b、沟道层区域202c以及n+源极层216。如果优选的是通过注入形成区域202b、202c、216中的层的一些或全部，则在外延生长期间将对于这些层的掺杂保持为轻掺杂，以使得能够通过注入精确地设置实际的掺杂。
图4B至图4D示出了用于通过沉积和光刻、接着是氧化和浅沟槽蚀刻，来形成复合氧化物或SiO2掩模303以及金属掩模304a(硬掩模)的示例性过程。图4B示出了示例性氧化沉积(即，注入n+的情况下的注入退火)。图4C示出了示例性第一蚀刻掩模。图4D示出了第一沟槽蚀刻和如图2A所描述的台面226。
图4E示出了示例性第二金属沉积，例如金属掩模304b和图案化。图4F示出了示例性第二蚀刻掩模304b。
图4F示出了使用该第二蚀刻金属掩模304b(硬掩模)的示例性氧化和更深的沟槽蚀刻，接着是使用不影响材料(如碳化硅)的氧化的技术(诸如湿法蚀刻)的金属剥离。图4F示出了示例性第二沟槽蚀刻。注意，在有源区域320中形成交替的浅和深的沟槽，并且在终端区域321的较深的水平处形成宽的蚀刻区。
图4G示出了以下示例性结构：该结构具有用于终端区域321中的保护环的经掩模图案(maskedpattern)，并且从有源区域320清除所有抗蚀剂。图4G示出了栅极注入。然后进行对围绕栅极沟槽203和屏蔽沟槽204的区(例如，栅极沟槽203和屏蔽沟槽204的侧壁217a、217b、218a、218b中的注入区206、207、208、209)以及P注入306a区的垂直和倾斜的p注入(也被称为保护环注入)，以及剥离抗蚀剂。在该示例中，如之前示例性过程所述，然后对注入物进行活化，并且进行热氧化生长以改善表面特性。
图4H示出了在沉积二氧化硅(或其他电介质)307并且使用掩模回蚀以保护终端区域321之后的示例性晶圆。图4H还示出了钝化及欧姆接触窗。这将电介质307(例如SiO2钝化部307)留在了终端区域321上，同时在有源区域320沟槽中形成了间隔部214(例如介电间隔部)。该掩模被称为欧姆接触掩模，因为其留下了后续将形成硅化接触部的开口区域。
图4I示出了欧姆接触部的示例性形成。图4I示出了在沉积欧姆接触金属(例如，镍)，通过诸如适当退火的技术形成硅化物，以及去除多余金属之后的晶圆。如图4I所示，形成了诸如栅极接触部211、源极接触部210、屏蔽接触部212和屏蔽拾取接触区接触部501(图5A)、以及漏极接触部213的欧姆接触部。在该示例中，为了形成具有相同退火的漏极接触部213，首先对背侧膜进行剥离，并且前侧受光致抗蚀剂保护，在背部上沉积诸如镍的材料的层，去除保护性抗蚀剂，然后使顶表面和底表面两者经受单个退火。
图4J示出了示例性沟槽填充。如图4J所示，对沟槽进行填充并且使用掩模(例如，用于在钝化区域上方保持厚的电介质307的沟槽填充部312)对该结构进行平坦化。在该阶段，对于将屏蔽部连接至源极电势可以存在例如两个选项。
图4K示出了具有在器件边缘处连接至源极的屏蔽部以及源极金属覆盖部的第一示例性处理流选项。图4K示出了在器件边缘处发生屏蔽部与源极之间的连接的位置。通过与本公开内容中其他地方所述相同的沟槽填充技术来填充浅沟槽和深沟槽两者。在该示例中，使用单独的掩模来蚀刻附图中未示出的位置中的沟槽填充电介质，以使得源极覆盖金属313能够将屏蔽部连接至源极。
图4L示出了具有在每个单位单元(unitcell)处连接至源极的屏蔽部以及屏蔽沟槽金属填充部的第二示例性处理流选项。图4L示出了掩模被用于将沟槽填充材料从较深的沟槽移除的不同的示例性过程。在该示例中，然后这些沟槽被再次填充金属414(或屏蔽沟槽填充部414)例如CVD钨，同时栅极沟槽保持填充有电介质以确保栅极-源极隔离。
图4M示出了具有在每个单位单元处连接至源极的屏蔽部以及金属覆盖部的第二示例性处理流选项。在该示例中，如图4M所示，源极覆盖金属然后被图案化，以允许在单位单元水平上形成屏蔽部-源极短接。也可以使用掩模来简单地在较深的沟槽中完全或部分地蚀刻沟槽填充部和间隔材料，使得当在覆盖金属沉积期间填充沟槽时，在每个单元(cell)中局部地产生屏蔽部-源极短接。
图5A示出了用于以下沟槽屏蔽VJFET的示例性布局技术：该VJFET具有公共中心线的栅极沟槽和屏蔽沟槽以及连接至源极的屏蔽部。图5A示出了有源结合例如图2A和图2B示出和描述的沟槽屏蔽VJFET的示例性布局技术，其中对于简单的条状布局的情况，栅极沟槽和屏蔽沟槽具有公共的中心线。栅极沟槽203、屏蔽沟槽204以及源极台面226形成有源单元阵列。保护环终端区域321形成围绕器件有源单元阵列的环。321中的单个保护环的细节未示出，但是最接近有源区域的第一保护环连接至源极屏蔽电势。屏蔽拾取部501例如被示出在单元阵列的顶部，在该处形成了宽的p+区，并且沟槽填充电介质被蚀刻掉，所以源极覆盖金属313将源极台面连接至屏蔽部。在器件的另一侧上，栅极沟槽在形成有栅极p+区的宽区域中终止，并且大区域接触部被打开，以允许形成栅极拾取区域502和栅极焊盘503。栅极焊盘503还可以具有金属覆盖部，以例如提供线路接合能力。在该示例中，栅极拾取部502/栅极焊盘区503通过一个或多个浮置的保护环而与保护环终端隔离，并且被适当地间隔开以提供超过器件的栅-源电压额定值的电压绝缘。
图5B示出了用于以下沟槽屏蔽VJFET的示例性布局技术：该VJFET具有公共中心线的栅极沟槽和屏蔽沟槽，以及连接至栅极的屏蔽部。图5B示出了有源图2B所示结构的沟槽屏蔽VJFET的另一示例性布局技术，其中对于简单的条状布局的情况，栅极沟槽和屏蔽沟槽具有公共的中心。栅极沟槽203、屏蔽沟槽204以及源极台面226形成有源单元阵列。在该示例中，保护环终端区域321形成了围绕器件有源单元阵列的环。321中的单个保护环的细节未示出，但是最靠近有源区域的第一保护环被连接至源极屏蔽电势。例如，屏蔽拾取部501被示出在与栅极拾取部502相同侧上。在该实例中，屏蔽部可以被容易地与栅极电势短接。
图5C示出了用于以下沟槽屏蔽VJFET的示例性布局技术：该VJFET没有公共中心线的栅极沟槽和屏蔽沟槽，并且屏蔽部连接至源极。图5C示出了用于图2C所示结构的沟槽屏蔽VJFET的示例性布局技术，其中对于简单的条状布局，栅极沟槽和屏蔽沟槽具有交错的中心线215a、215b。栅极沟槽203、屏蔽沟槽204以及源极台面226形成有源单元阵列。在该示例中，保护环终端区域321形成了围绕器件有源单元阵列的环。321中的单个保护环的细节未示出，但是最靠近有源区域的第一保护环被连接至源极屏蔽电势。例如，屏蔽拾取部501被示出为在单元阵列的顶部，在该处形成了宽的p+区，并且沟槽填充电介质被蚀刻掉，所以源极覆盖金属313将源极台面连接至屏蔽部。在器件的另一侧上，栅极沟槽在形成有栅极p+区的宽区域中终止，并且大区域接触部被打开，使得能够形成栅极焊盘503。该区通过一个或多个浮置的保护环而与保护环终端隔离，被适当地间隔以提供超过器件的栅-源电压额定值的电压隔离。对于某个屏蔽沟槽204注入侧壁区208需要被连接至源极的配置，需要在倾斜注入期间仔细地设计源极拾取区501和晶圆旋转角度，以便将所期望的注入侧壁区208连接至源极电势。例如，通过使用具有不同长度(沿方向A)的栅极台面和屏蔽台面以及注入期间适当的晶圆旋转角度，可以去除相邻台面的遮蔽效应，以使得注入的屏蔽侧壁区208能够沿方向A连接至屏蔽沟槽的端部。或者，可以使用另外的光掩模来移除一些屏蔽沟槽侧壁218a上的间隔物214，使得源极接触部210金属也连接至一些注入区208。
图5D示出了用于以下沟槽屏蔽VJFET的示例性布局技术：该VJFET没有公共中心线的栅极沟槽和屏蔽沟槽，并且屏蔽部连接至栅极。图5D示出了用于图2C所示结构的屏蔽沟槽VJFET的另一示例性布局技术，其中对于简单的条状布局的情况，栅极沟槽和屏蔽沟槽没有公共的中心。栅极沟槽203、屏蔽沟槽204以及源极台面226形成有源单元阵列。在该示例中，保护环终端区域321形成了围绕器件有源单元阵列的环。321中的单个环的细节未示出，但是最靠近有源区域的第一保护环被连接至源极屏蔽电势。例如，屏蔽拾取部501被示出为在与栅极拾取部502的相同侧上。在该实例中，屏蔽部可以被容易地与栅极电势短接。
图5E示出了用于以下沟槽屏蔽VJFET的示例性布局技术：该VJFET没有公共中心线的栅极沟槽和屏蔽沟槽，并且屏蔽部在单位单元水平上连接至源极。图5E示出了使用六角形单元的替选单元阵列。内部六角形是屏蔽沟槽204，并且允许使用如上所述技术在屏蔽部与源极覆盖金属之间进行局部短接。屏蔽沟槽被源极台面226和栅极沟槽203围绕，如所示的。在该示例中，源极覆盖金属313将源极台面顶部连接至有源区域中每个地方的屏蔽沟槽。单元阵列被相同的终端保护环区321围绕。例如，栅极焊盘被连接至栅极沟槽阵列，如所示的，以形成栅极焊盘503。该类型的单元布局可以帮助增加器件的沟道密度，使得在例如低电压器件中，在沟道贡献高的情况下，能够使每单位面积的导通电阻降低。
应理解的是，对于屏蔽部需要被连接至源极电势的配置，由于通过完全地注入屏蔽沟槽侧壁一直到屏蔽沟槽的底部，没有经由台面侧壁建立屏蔽区与栅极区之间的连接，所以可能需要仔细地设计在注入期间的倾斜注入和晶圆旋转(如对应于图3G和图4G的制造中所需的)，以避免垂直于轴A注入栅极和屏蔽台面侧壁(图5A和图5C中)。

Claims (20)

1.一种屏蔽结型场效应晶体管(JFET)，所述屏蔽JFET包括：
源极接触部，
沿第一方向设置在源极电极之下的第一导电类型的沟道区域，所述沟道区域包括所述第一导电类型的一个或多个平面层，所述沟道区域具有沿所述第一方向间隔开的上部平面表面和下部平面表面；
第一沟槽，所述第一沟槽具有：
第一底表面，所述第一底表面沿所述第一方向位于所述上部平面表面与所述下部平面表面之间，所述第一底表面沿所述第一方向延伸，
第一深度，所述第一深度沿所述第一方向从沟道层的所述上部平面表面朝向所述第一底表面延伸第一距离，进入所述沟道区域中，
第一中心线，
第一侧壁对，所述第一侧壁对沿垂直于所述第一方向的第二方向彼此间隔开，所述第一侧壁对从所述第一沟槽的所述第一底表面向所述沟道区域的所述上部平面表面延伸；
所述沟道区域中的第二导电类型的第一注入U型导电区，所述第一注入U型导电区包括：(1)沿所述第一沟槽的所述底表面延伸的第一部分；以及(2)沿所述侧壁对中的每一个侧壁从所述第一沟槽的所述第一底表面向所述沟道区域的所述上部平面表面延伸的第二部分；以及
栅极接触部，所述栅极接触部设置在所述第一沟槽中，并且邻近所述第一沟槽的所述第一底表面；以及
第二沟槽，所述第二沟槽具有：
第二底表面，所述第二底表面沿所述第一方向位于所述上部平面表面与所述下部平面表面之间，所述第一底表面沿所述第一方向延伸，
第二深度，所述第二深度沿所述第一方向从所述沟道层的所述上部平面表面朝向所述第二底表面延伸第二距离，进入所述沟道区域中，所述第二深度大于所述第一深度；
第二中心线，
第二侧壁对，所述第二侧壁对沿所述第二方向彼此间隔开，所述第二侧壁对(1)从所述第一沟槽的所述第二底表面朝向所述沟道区域的所述上部平面表面延伸，以及(2)至少部分地在所述第二沟槽的所述第二底表面与所述沟道区域的所述上部平面表面之间延伸；
所述沟道区域中的所述第二导电类型的第二注入U型导电区，所述第二注入U型导电区包括：(1)沿第二U型沟槽的所述第二底表面延伸的第一部分；(2)沿所述第二侧壁对中的每一个侧壁至少部分地在所述第二沟槽的所述第二底表面与所述沟道区域的所述上部平面表面之间延伸的第二部分；以及
屏蔽接触部，所述屏蔽接触部被设置成邻近所述第二沟槽的所述第二底表面。
2.根据权利要求1所述的屏蔽JFET，其中所述屏蔽接触部被电连接至所述源极接触部，以将所述屏蔽接触部保持在源极电势。
3.根据权利要求1所述的屏蔽JFET，其中所述屏蔽接触部被电连接至所述栅极接触部，以将所述屏蔽接触部保持在栅极电势。
4.根据权利要求1至3中任一项所述的屏蔽JFET，还包括：
沿所述第二沟槽的所述侧壁对中的每一个侧壁延伸的第一未注入区，第一未注入部分沿所述第一方向被设置在所述第二沟槽的所述第二U型导电区的所述第二底表面与所述第二部分之间。
5.根据权利要求1至3中任一项所述的屏蔽JFET，其中所述第二沟槽的所述第二U型导电区的所述第二部分在所述第一方向上沿所述第二侧壁对的整个长度从所述第二沟槽的所述第二底表面延伸。
6.根据权利要求1至4中任一项所述的屏蔽JFET，其中所述第一中心线与所述第二中心线完全对准。
7.根据权利要求1至6中任一项所述的屏蔽JFET，其中所述第二侧壁对沿所述第一方向在所述第一沟槽的所述第一底表面与所述第二沟槽的所述第二底表面之间延伸。
8.根据权利要求1至5中任一项所述的屏蔽JFET，其中所述第一中心线沿所述第二方向与所述第二中心线间隔第三距离。
9.根据权利要求1至5中任一项所述的屏蔽JFET，其中所述第一中心线沿所述第二方向与所述第二中心线间隔第四距离，使得所述第一沟槽与所述第二沟槽分隔开。
10.一种制造屏蔽JFET的方法，所述方法包括：
沿第一方向形成设置在源极电极之下的第一导电类型的沟道区域，所述沟道区域包括所述第一导电类型的一个或多个平面层，所述沟道区域具有沿所述第一方向间隔开的上部平面表面和下部平面表面；
沿第一方向在所述沟道区域上方形成源极接触部，
形成第一沟槽，所述第一沟槽具有：
第一底表面，所述第一底表面沿所述第一方向位于所述上部平面表面与所述下部平面表面之间，所述第一底表面沿所述第一方向延伸，
第一深度，所述第一深度沿所述第一方向从沟道层的所述上部平面表面朝向所述第一底表面延伸第一距离，进入所述沟道区域中，
第一中心线，
第一侧壁对，所述第一侧壁对沿垂直于所述第一方向的第二方向彼此间隔开，所述第一侧壁对从所述第一沟槽的所述第一底表面向所述沟道区域的所述上部平面表面延伸；
在所述沟道区域中形成第二导电类型的第一注入U型导电区，所述第一注入U型导电区包括：(1)沿所述第一沟槽的所述底表面延伸的第一部分；和(2)沿所述侧壁对中的每一个侧壁从所述第一沟槽的所述第一底表面向所述沟道区域的所述上部平面表面延伸的第二部分；以及
形成栅极接触部，所述栅极接触部设置在所述第一沟槽中，并且邻近所述第一沟槽的所述第一底表面；以及
形成第二沟槽，所述第二沟槽具有：
第二底表面，所述第二底表面沿所述第一方向位于所述上部平面表面与所述下部平面表面之间，所述第一底表面沿所述第一方向延伸，
第二深度，所述第二深度沿所述第一方向从所述沟道层的所述上部平面表面朝向所述第二底表面延伸第二距离，进入所述沟道区域中，所述第二深度大于所述第一深度；
第二中心线，
第二侧壁对，所述第二侧壁对沿所述第二方向彼此间隔开，所述第二侧壁对(1)从所述第一沟槽的所述第二底表面朝向所述沟道区域的所述上部平面表面延伸，以及(2)至少部分地在所述第二沟槽的所述第二底表面与所述沟道区域的所述上部平面表面之间延伸；
在所述沟道区域中形成所述第二导电类型的第二注入U型导电区，所述第二注入U型导电区包括：(1)沿第二U型沟槽的所述第二底表面延伸的第一部分；(2)沿所述第二侧壁对中的每一个侧壁至少部分地在所述第二沟槽的所述第二底表面与所述沟道区域的所述上部平面之间延伸的第二部分；以及
形成屏蔽接触部，所述屏蔽接触部被设置成邻近所述第二沟槽的所述第二底表面。
11.根据权利要求10所述的方法，其中所述屏蔽接触部被电连接至所述源极接触部，以将所述屏蔽接触部保持在源极电势。
12.根据权利要求10所述的方法，其中所述屏蔽接触部被电连接至所述栅极接触部，以将所述屏蔽接触部保持在栅极电势。
13.根据权利要求10至12中任一项所述的方法，其中所述第二沟槽的所述第二U型导电区的所述第二部分在所述第一方向上沿所述第二侧壁对的整个长度从所述第二沟槽的所述第二底表面延伸。
14.根据权利要求10至13中任一项所述的方法，其中所述第一中心线与所述第二中心线完全对准。
15.根据权利要求10至14中任一项所述的方法，其中所述第二侧壁对沿所述第一方向在所述第一沟槽的所述第一底表面与所述第二沟槽的所述第二底表面之间延伸。
16.根据权利要求10至15中任一项所述的方法，其中所述第一中心线沿所述第二方向与所述第二中心线间隔第三距离。
17.根据权利要求10至15中任一项所述的方法，其中所述第一中心线沿所述第二方向与所述第二中心线间隔第四距离，使得所述第一沟槽与所述第二沟槽间隔开。
18.根据权利要求10-12以及14-17中任一项所述的方法，还包括：
防止在沿所述第二沟槽的所述第二侧壁对中的每一个侧壁延伸的第一未注入区中的离子注入，所述第一未注入部分沿所述第一方向被设置在所述第二沟槽的所述第二U型导电区的所述第二底表面与所述第二部分之间。
19.根据权利要求18所述的方法，其中所述防止步骤还包括在邻近于所述第一未注入区的所述第二侧壁对中的每一个侧壁上沉积电介质。
20.根据权利要求18所述的方法，其中所述防止步骤还包括进行热氧化。
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