CN113097309A - 结型场效应晶体管及半导体器件 - Google Patents

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CN113097309A CN202110354801.8A CN202110354801A CN113097309A CN 113097309 A CN113097309 A CN 113097309A CN 202110354801 A CN202110354801 A CN 202110354801A CN 113097309 A CN113097309 A CN 113097309A
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毛焜
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Abstract

本发明涉及一种结型场效应晶体管及半导体器件，包括一衬底、一漂移区、一源接触区、一栅接触区、一沟道区及一漏接触区。所述衬底具有一第一导电类型。所述漂移区形成于所述衬底。所述漂移区具有一第二导电类型。所述源接触区形成于所述漂移区。所述源接触区具有所述第二导电类型。所述栅接触区形成于所述漂移区。所述栅接触区具有所述第一导电类型。所述栅接触区下方形成一沟道区。所述栅接触区相隔于所述源接触区。所述栅接触区包括一栅电极。所述栅电极包括2个次栅电极。所述2个次栅电极彼此相隔。所述沟道区形成于所述衬底之上且相邻于所述漂移区。所述漏接触区形成于所述漂移区且与所述栅接触区相隔。所述漏接触区具有所述第二导电类型。

Description

结型场效应晶体管及半导体器件
技术领域
本发明是有关于一种晶体管，且特别关于一种结型场效应晶体管及半导体器件。
背景技术
随着半导体技术的不断发展，使得例如电脑以及周边数字产品日益更新。在电脑及周边数字产品的应用集成电路中，由于半导体工艺的快速发展，造成集成电路电源的更多样化需求，升压器、降压器等各种不同组合的电压调节器被用来实现各种集成电路的不同电源需求，也成为能否提供各种多样化数字产品的重要因素之一。
在各种电压调节电路中，结型场效应晶体管(Junction Field EffectTransistor，JFET)由于具有极为方便的电压调节性能，成为前级电压调节器的优良选择。与金属-氧化物层-半导体场效应管相比，结型场效应晶体管的栅电流比较大，但是比双极性晶体管小。同时，结型场效应晶体管的跨导比金属-氧化物层-半导体场效应管高，因此被用于一些低噪声、高输入阻抗的运算放大器中。
然而，现有的结型场效应晶体管工艺复杂，生产成本较高。因此，在结型场效应晶体管中提升效能、降低工艺复杂度及成本是亟需解决的问题。
“背景技术”段落只是用来帮助了解本发明内容，因此在“背景技术”段落所披露的内容可能包含一些没有构成所属技术领域中普通技术人员所知道的现有技术。在“背景技术”段落所披露的内容，不代表所述内容或者本发明一个或多个实施例所要解决的问题，在本发明申请前已被所属技术领域中普通技术人员所知晓或认知。
发明内容
本发明提供一种结型场效应晶体管，可以大幅提高效能及应用范围。
本发明另提供一种半导体器件，可以大幅提高效能及应用范围。
本发明的其他目的和优点可以从本发明所披露的技术特征中得到进一步的了解。
本发明的结型场效应晶体管包括：一衬底，具有一第一导电类型；一漂移区，形成于所述衬底之上，所述漂移区具有一第二导电类型；一源接触区，形成于所述漂移区，所述源接触区具有所述第二导电类型；至少一栅接触区，形成于所述漂移区，所述栅接触区具有所述第一导电类型，所述栅接触区下方形成一沟道区，所述栅接触区相隔于所述源接触区，所述栅接触区包括2个次栅接触区，所述2个次栅接触区彼此相隔；一沟道区，形成于所述衬底之上且相邻于所述漂移区，以及一漏接触区，形成于所述漂移区且与所述栅接触区相隔，所述漏接触区具有所述第二导电类型。
在本发明的一实施例中，相邻的所述次栅接触区之间具有一横向间距，所述横向间距介于1μm至20μm之间。
在本发明的一实施例中，所述栅接触区为多个，其中至少一个所述栅接触区中的2个所述次栅接触区之间的间距不同于其他所述栅接触区中的2个所述次栅接触区之间的间距。
在本发明的一实施例中，还包括一第一介电层，所述第一介电层形成于所述栅接触区和所述源接触区之间，所述第一介电层是一局部场氧化层或一沟槽场氧化层。
在本发明的一实施例中，还包括一第二介电层，所述第二介电层形成于所述次栅接触区之间，所述第二介电层是一局部场氧化层或一沟槽场氧化层。
在本发明的一实施例中，还包括一第三介电层，所述第三介电层形成于所述栅接触区和所述漏接触区之间，所述第三介电层是一局部场氧化层或一沟槽场氧化层。
在本发明的一实施例中，所述栅接触区沿所述结型场效应晶体管的一平面形成一圆形、一椭圆形或一多边形。
在本发明的一实施例中，所述漂移区包括一深阱区或一外延层。
本发明的半导体器件包括一前述的结型场效应晶体管；以及一横向扩散金属氧化物场效应晶体管(LDMOS)，所述LDMOS以及所述结型场效应晶体管共享所述漂移区及所述漏接触区，所述LDMOS包括一LDMOS体接触区、一LDMOS阱区、一LDMOS源接触区及一LDMOS栅接触区，所述LDMOS阱区形成于所述结型场效应晶体管的所述漂移区的一端，所述LDMOS体接触区及所述LDMOS源接触区形成于所述LDMOS阱区上，所述LDMOS栅接触区的一侧连接至所述LDMOS阱区的表面，从而在LDMOS栅接触区下方的所述LDMOS阱区之中形成一LDMOS沟道区。
在本发明的一实施例中，所述LDMOS体接触区与所述结型场效应晶体管分离地设置于所述LDMOS阱区上。
在本发明的一实施例中，所述LDMOS体接触区同所述结型场效应晶体管的所述次栅接触区整合为一设置于所述LDMOS阱区上的单一结构，以供所述LDMOS以及所述结型场效应晶体管复用该单一结构。
在本发明的一实施例中，所述结型场效应晶体管还包括一阱区，所述阱区相邻且部分地包围至少一所述次栅接触区，且所述阱区同所述LDMOS阱区整合为一设置于所述LDMOS阱区上的单一结构，以供所述LDMOS以及所述结型场效应晶体管复用该单一结构。
在本发明的一实施例中，所述半导体器件还包括至少一栅接触区，所述栅接触区包括2个彼此相隔的部分，所述部分之间以一介电层隔开，借此降低所述结型场效应晶体管的一漏端引入的势垒降低效应。
在本发明的一实施例中，所述栅接触区为多个，其中至少一个所述栅接触区中的2个所述部分之间的间距不同于其他所述栅接触区中的2个所述部分之间的间距。在本发明的一实施例中，所述部分相隔一介于1μm至20μm之间的横向间距。
本发明的结型场效应晶体管包括一第一栅接触区以及一第二栅接触区，所述第一栅接触区包括2个彼此相隔的第一部分，所述第二栅接触区包括2个彼此相隔的第二部分，所述第一部分之间相隔一第一横向间距，所述第二部分之间相隔一第二横向间距，所述第一横向间距和所述第二横向间距为相异。
在本发明的一实施例中，所述第一栅接触区的所述第一部分之间的一横向间距不同于所述第二栅接触区的所述第二部分之间的一横向间距。
在本发明的一实施例中，所述第一部分相隔一介于1μm至20μm之间的横向间距，所述第二部分相隔一介于1μm至20μm之间的横向间距。
基于上述，本发明提供的结型场效应晶体管及半导体器件，可以在不调整工艺，不增加生产成本的前提下，显著降低结型场效应晶体管的漏端引入的势垒降低效应，还可以将多个不同夹断电压的结型场效应晶体管集成在同一电路里。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1是本发明一实施例的结型场效应晶体管的剖面示意图。
图2是本发明一实施例的结型场效应晶体管的一实验结果的示意图。
图3是本发明一实施例的结型场效应晶体管的另一实验结果的示意图。
图4是本发明另一实施例的结型场效应晶体管的剖面示意图。
图5是本发明一实施例的结型场效应晶体管的一种可能的结构的示意图。
图6是本发明一实施例的结型场效应晶体管的另一种可能的结构的示意图。
图7是本发明一实施例的半导体器件的剖面示意图。
图8是本发明另一实施例的半导体器件的剖面示意图。
具体实施方式
有关本发明前述及其他技术内容、特点与功效，在以下配合参考附图的一优选实施例的详细说明中，将可清楚的呈现。除非上下文另外明确地表明，或非刻意限定组件的数量，否则本文所用的单数形式「一」、「一个」及「该」也包含复数形式。另一方面，术语「包括」和「包含」旨在被包括在内，意指可存在除列出的组件之外的附加组件；当一个组件被表述为「连接」到另一组件时，该组件可以直接或通过中间组件连接至该另一组件；当描述层、区域或衬底的组件被称为在另一组件「上」时，是指可直接在该另一组件上或彼此间可存在一中间组件，相对来说，当组件被称作「直接在另一组件上」时，彼此间不存在该中间组件；另外，各实施例的描述的顺序不应被解释为暗示操作或步骤必须依赖于字面上的顺序。
在本文中，各层和/或区域被表征为具有如n型或p型的导电类型，其指的是层和/或区域中的多数载子种类，n型材料包括一平衡过量电子，而p型材料包括一平衡过量电洞。一些材料可用「+」或「-」(如n+、n-、p+、p-)标示以指示与另一层或区域相比具有相对较大(+)或较小(-)的多数载子浓度，该记号并不代表载子的具体浓度。在图标中，各层和/或区域的厚度被放大以使图示更加清楚。
请参照图1，图1是本发明一实施例的结型场效应晶体管(Junction Field EffectTransistor，JFET)1的剖面示意图。所述JFET1包括一衬底11、一漂移层12、一源接触区13、一栅接触区14、一漏接触区15和一沟道区16。所述衬底11具有一第一导电类型。所述沟道区16和所述漂移层12形成于所述衬底11之上，在图示实施例中，所述漂移层12包括一漂移区12a，所述沟道区16和所述漂移区12a在水平方向上并列。所述沟道区16和所述漂移层12(以及所述漂移区12a)具有一第二导电类型，所述源接触区13形成于所述沟道区16的一侧，所述源接触区13具有所述第二导电类型，且所述源接触区13相邻于一第一阱区131，所述第一阱区131部分地包围所述源接触区13，所述第一阱区131是所述第二导电类型的重掺杂。本发明中，所述栅接触区14包括多个次栅接触区，所述次栅接触区在平面方向彼此隔开。相邻的所述次栅接触区之间具有一横向间距，所述横向间距介于1μm至20μm之间。在其他实施例中，所述栅接触区14为多个。
本实施例中，所述栅接触区14包括一第一次栅接触区141以及一第二次栅接触区142，所述第一次栅接触区141靠近所述源接触区13，所述第二次栅接触区142靠近所述漂移区12a，所述第一次栅接触区141和所述第二次栅接触区142彼此分隔开来。在本发明中，“所述次栅接触区”特指共同形成结型场效应管1其中一个栅极的多段栅区；而“所述第一次栅接触区”和“所述第二次栅接触区”特指共同形成结型场效应管1其中一个栅极的两段栅区。
所述第一次栅接触区141和所述第二次栅接触区142均具有所述第一导电类型，且为重掺杂。在图示实施例中，所述第一次栅接触区141和所述第二次栅接触区142可由一介电层隔开。所述漏接触区15形成于所述漂移区12a远离于所述第二次栅接触区142的另一侧。所述漏接触区15具有所述第二导电类型，且所述漏接触区15相邻于一第二阱区151，所述第二阱区151部分地包围所述漏接触区15，所述第二阱区151是所述第二导电类型的重掺杂。
进一步地，所述源接触区13、所述第一次栅接触区141、所述第二次栅接触区142以及所述漏接触区15分别电性连接至一源电极、一栅电极以及一漏电极(图中未示出)而分别形成接触(图中未示出)，以分别形成一源极、一第一栅极、一第二栅极和一漏极。其中，所述第一栅极和所述第二栅极可共同作为一上栅极，所述衬底11可引出另一电极作为一下栅极，在所述上栅极和所述下栅极的共同作用下，实现沟道的控制。
可选的，在图示实施例中，所述JFET1还包括至少一第三阱区1411、1421，均具有所述第一导电类型，其中，所述第三阱区1411形成于所述第一次栅接触区141之中，所述第三阱区1421形成于第二次栅接触区142之中。所述第三阱区1411、1421彼此分隔开。
在本实施例中，所述衬底11可以由一块体硅(Bulk Si)或者一半绝缘衬底来实现。在本实施例中，所述第一导电类型例如是包括P型掺质而形成的P型导电类型，所述第二导电类型例如是包括N型掺质而形成的N型导电类型。而所述JFET1是一N沟道JFET。
在本发明的其他实施例中，所述第一导电类型例如是包括N型掺质而形成的N型导电类型，所述第二导电类型例如是包括P型掺质而形成的P型导电类型。而所述JFET是一P沟道JFET。所述P沟道JFET的结构与功能与所述JFET1相似，其细节并不赘述。
在本实施例中，所述JFET1是一高压N型沟道JFET。所述沟道区16用于控制所述JFET1的导通与关断。所述漂移区12a用于承受高电压(如后述)。
具有所述第一导电类型的所述衬底11与所述栅接触区14控制所述沟道区16的导通与关断。所述JFET1在操作时，所述漏接触区15接受一高电压(未图示)。所述衬底11所引出的所述下栅极及所述第一次栅接触区141、所述第二次栅接触区142所引出的所述上栅极接地，而所述源接触区13的电压会产生改变。当所述源接触区13的电压为0V时，所述JFET1的耗尽区(Depletion region)(未图示)小，不会挤占所述沟道区16，所述JFET1导通。当所述源接触区13的电压增大时，所述JFET1的反向偏压加剧，耗尽区变宽，所述沟道区16变窄，所述漏接触区15到所述源接触区13的电流减小。当所述源接触区13的电压继续增大时，耗尽区继续变宽，所述沟道区16继续变窄。当所述沟道区16的宽度变为0时，所述JFET1处于关断状态，此时所述源接触区13的电压是一夹断电压VP(示出于图2)。
如前所述，注入所述JFET1的高电压主要由所述漂移区12a承受。增长所述漂移区12a的长度，可以提高所述JFET1的击穿电压(Breakdown voltage)。
在本实施例中，高压的所述JFET1的所述沟道区16为纵向夹断(图1所示的所述沟道区16的上下两侧的耗尽区会随着电压逐渐展宽，最终将所述沟道区16夹断)。
现有的JFET会有明显的漏端引入的势垒降低(Drain Induced BarrierLowering，DIBL)效应，即随着漏区的电极的电压增大，夹断电压会增大。一般而言，沟道区的长度增加，可以降低漏端引入的势垒降低效应，但是会大幅增大器件的面积。
本实施例具有两段式栅区，即所述第一次栅接触区141、所述第二次栅接触区142。在所述沟道区16长度相等的情况下，包括2个彼此相隔的栅区，相比于没有分隔的一段式栅区，可以显著的降低DIBL效应。优选的，在一个实施例中，所述第一次栅接触区141、所述第二次栅接触区142之间相隔一介于1μm至20μm之间的距离，对应的，所述沟道区16长度可以大于10μm。
请同时参照图2，图2是图1所示的所述JFET1的夹断电压VP的变化率(纵轴)随所述沟道区16长度(横轴)变化的实验结果的示意图。曲线S2示出本实施例的所述JFET1的实验结果，曲线S1示出现有的JFET的实验结果。当所述沟道区16的长度相同时，本实施例的所述JFET1的夹断电压VP的变化率明显比现有的JFET低，即所述JFET1的夹断电压VP较不随所述漏接触区15的电压的变化而变化，漏端引入的势垒降低效应明显降低。在夹断电压VP的变化率相同时，本实施例的所述JFET1可以显著的降低所述沟道区16的长度，从而减小所述JFET1的面积。
请同时参照图3，图3是图1所示的所述JFET1的夹断电压VP(纵轴)随横向间距d1(横轴)变化的实验结果的示意图。曲线S3示出本实施例的所述JFET1的实验结果。所述JFET1的所述第一次栅接触区141、所述第二次栅接触区142之间具有一横向间距d1(如图1所示)。自所述横向间距d1为0开始，逐渐增大所述横向间距d1至18μm左右，选择其中数个点进行测试形成曲线。由曲线趋势可以看出，在本实施例中，在所述沟道区16的长度固定的情况下，增加所述第一次栅接触区141、所述第二次栅接触区142之间的所述横向间距d1，夹断电压VP会对应的增大。
如图1所示，在本实施例中，所述第一次栅接触区141、所述第二次栅接触区142在制造中可以由一次或多次注入对应的材料来形成。每次注入所用的能量和剂量可以不同。所述源接触区13及所述漏接触区15可以是通过外延形成或通过注入形成的深N井区(DeepN-well)。
具体而言，所述JFET1还包括一第一介电层171、一第二介电层172以及一第三介电层173。所述第一介电层171形成于所述第一次栅接触区141和所述源接触区13之间，所述第二介电层172形成于所述第一次栅接触区141、所述第二次栅接触区142之间，所述第三介电层173形成于所述第二次栅接触区142和所述漏接触区15之间。所述第一介电层171、所述第二介电层172以及所述第三介电层173是一局部场氧化层或一沟槽场氧化层。
在本实施例中，所述JFET1的所述第三阱区1411、1412具有一介于1e15cm-3至4e20cm-3之间的掺杂浓度。
在本发明一实施例中，所述JFET1的所述第三阱区1411、1412具有一由上而下(即图1所示的Z轴方向)减少的掺杂浓度；所述源接触区13具有一介于1e15cm-3至4e20cm-3之间的掺杂浓度；所述JFET1的所述漏接触区15具有一介于1e15cm-3至4e20cm-3之间的掺杂浓度。
在本实施例中，所述JFET1的所述漂移层12和所述沟道区16由一深阱区(未图示)或一外延层(未图示)形成。即所述JFET1可以采用深阱注入工艺于所述衬底11上形成所述漂移层12和所述沟道区16，或者所述JFET1可以采用外延工艺于所述衬底11上方外延形成所述漂移层12和所述沟道区16。
请参照图4，图4是本发明另一实施例的JFET2的剖面示意图。本实施例的所述JFET2与图1所示的所述JFET1具有相似的结构与功能，本实施例与图1所示的实施例不同之处即在于：所述JFET2还包括一第二栅接触区14a，所述第二栅接触区14a包括一第三次栅接触区143以及一第四次栅接触区144，所述第三次栅接触区143以及所述第四次栅接触区144彼此相隔。为了方便说明，所述栅接触区14是第一栅接触区。所述JFET2进一步包括一第一介电层171a、一第二介电层172a以及一第三介电层173a，且所述第二栅接触区14a的下方形成一沟道区16a。
可选的，在图示实施例中，所述JFET2还包括至少一第四阱区1431、1441，均具有所述第一导电类型，其中，所述第四阱区1431形成于所述第三次栅接触区143之中，所述第四阱区1441形成于第四次栅接触区144之中。所述第四阱区1431、1441彼此分隔开。
在本实施例中，所述JFET2的所述第一次栅接触区141以及所述第二次栅接触区142之间具有所述横向间距d1，所述横向间距d1是第一横向间距。所述第三次栅接触区143以及所述第四次栅接触区144之间具有一第二横向间距d2，所述横向间距d1不等于所述第二横向间距d2。由于所述横向间距d1不等于所述第二横向间距d2，所述JFET2可以具有2个不同夹断电压的JFET。在本实施例中，具有不同夹断电压的JFET可以集成在同一电路里，无须调整工艺、增加光罩层数等复杂工艺，就可以得到具有不同夹断电压的JFET器件，从而提升功能并降低生产成本。
在集成电路的应用中，可能需要同时用到多种夹断电压的JFET器件，此时本实施例的所述JFET2可以具有很大的优势。本实施例仅以所述JFET2包括2个不同夹断电压的JFET作为举例说明，但本发明并不限制包括的JFET的数量。
请参照图5，图5是图1所示所述JFET1的一种可能的结构的示意图。在本实施例中，所述第一次栅接触区141以及所述第二次栅接触区142沿所述JFET1的一平面(X-Y平面)形成一圆形。所述栅区的结构为包围式封闭环结构，可以以较小的占用面积获得需要的所述JFET1的所述沟道区16的有效宽度(示出于图1)。在保证所述沟道区16有效宽度的情况下，可以降低所述JFET1的夹断电压。在本实施例中，所述封闭环结构的形状为圆形，但本发明并不以此为限。在本发明的所述封闭环结构的形状例如可以是圆形、椭圆形或多边形等。
在本发明的其他实施例中，JFET的栅区可以是间断式环结构(未图示)，能够保证JFET具有较低的夹断电压的同时，还能有效降低JFET的导通电阻。
请参照图6，图6是图1所示所述JFET1的另一种可能的结构的示意图。在本实施例中，所述第一次栅接触区141以及所述第二次栅接触区142沿所述JFET1的一平面(X-Y平面)形成一椭圆形。
根据本发明，所述JFET1可以进一步地和一横向扩散金属氧化物场效应晶体管(laterally-diffused metal-oxide semiconductor，LDMOS)整合。
请参照图7，图7是本发明一实施例的半导体器件3a的剖面示意图。本实施例的半导体器件3a包括如图1所示实施例的JFET1及一LDMOS。本实施例中，所述JFET1及所述LDMOS为部分分离地整合于所述半导体器件3a中，所述LDMOS以及所述JFET1共享漂移区及漏区。所述LDMOS包括一LDMOS体接触区21、一LDMOS阱区23、一LDMOS源接触区25以及一LDMOS栅接触区27。本实施例中，所述LDMOS体接触区21为一P+区域，所述LDMOS阱区23为一P型阱区，所述P型阱区作为LDMOS体接触区，所述LDMOS源接触区25为一N+区域。所述JFET1还包括2个第三介电层173a、173b。
如图7所示，所述LDMOS阱区23形成于所述漂移区12a远离所述漏接触区15的一端，所述第三介电层173a设置于所述LDMOS阱区23以及所述漏接触区15之间。所述LDMOS阱区23与所述JFET1的栅区和漏区分离地设置并通过第三介电层173b隔开。LDMOS体接触区21形成于所述LDMOS阱区23上，所述LDMOS源接触区25也形成于所述LDMOS阱区23上。所述LDMOS栅接触区27的一侧部分覆盖至所述LDMOS阱区23的上表面，从而在LDMOS栅接触区27下方的所述LDMOS阱区23之中形成一LDMOS沟道区，可选的，所述LDMOS栅接触区27的另一侧延伸且部分覆盖至所述第三介电层173a上方。所述LDMOS源接触区25同LDMOS体接触区21可共同连接到独立的LDMOS源电极(未示出)。
请参照图8，图8是本发明一实施例的半导体器件3b的剖面示意图。类似地，本实施例的半导体器件3b包括如图1所示实施例的JFET1及LDMOS，本实施例中，所述JFET1及所述LDMOS整合于所述半导体器件3b中，所述LDMOS包括一LDMOS阱区23(作为LDMOS体接触区)、一LDMOS源接触区25及一LDMOS栅接触区27，其中所述LDMOS以及所述JFET1共享漂移区及漏区，且所述LDMOS体接触区同所述JFET1的第二次栅接触区142彼此结合与共享。可选的，所述LDMOS阱区23以及所述JFET1的第三阱区1421还可进一步彼此结合与共享。本实施例中，所述LDMOS体接触区与所述JFET1的第二次栅接触区142复用地设置于所述LDMOS阱区23上，即P+型的第二次栅接触区142同时作为LDMOS体接触区。进一步来说，所述JFET1的第三阱区1421为一P型阱区，所述P型阱区亦作为LDMOS阱区23，所述LDMOS源接触区25为一N+区域，设置于LDMOS体接触区一侧，在其上引出的源极可选地同所述第二次栅接触区142所引出的结型场效应管的一个栅电极连接。其他实施例中，所述第二次栅接触区142所引出的结型场效应管的一个栅电极可独立连接，例如连接到接地电位，而LDMOS的源极可以连接到另一同接地电位不同的电位。
如图8所示，所述LDMOS阱区23形成于所述漂移区12a的一端，所述第三介电层173a设置于所述LDMOS阱区23以及所述第二阱区151之间。所述LDMOS体接触区(即所述第二次栅接触区142)以及所述LDMOS源接触区25并行形成于所述LDMOS阱区23上，且所述LDMOS阱区23之中形成一LDMOS沟道区(所述LDMOS栅接触区27下方)。所述LDMOS栅接触区27的一侧覆盖至所述LDMOS沟道区的表面，所述LDMOS栅接触区27的另一侧延伸且部分覆盖至所述第三介电层173a。所述LDMOS源接触区25以及所述LDMOS栅接触区27分别连接到不同的电极。根据本实施例，得益于更多的复用区域，所述半导体器件3b将具备更良好的集成度，即相同单位面积/体积下能设置更多的组件数目，更少的电极、连线，并同时保留灵活的电路配置能力。
以上实施例将所述JFET1与所述LDMOS集成，可以使得集成的所述半导体器件3a、3b获得良好的沟道夹断性能，同时具有高击穿电压特性，大幅拓展所述半导体器件3a、3b的适用范围。
综上所述，本发明提供一种结型场效应晶体管及半导体器件，可以在不调整工艺，不增加生产成本的前提下，显著降低结型场效应晶体管的漏端引入的势垒降低效应，还可以将多个不同夹断电压的结型场效应晶体管集成在同一电路里。
【附图符号说明】
1、2：结型场效应晶体管
11：衬底
12：漂移层
12a：漂移区
13：源接触区
131：第一阱区
14：栅接触区
141：第一次栅接触区
1411、1421：第三阱区
142：第二次栅接触区
1431、1441：第四阱区
15：漏接触区
151：第二阱区
16、16a：沟道区
171、171a：第一介电层
172、172a：第二介电层
173、173a、173b：第三介电层
21：LDMOS体接触区
23-LDMOS阱区
25：LDMOS源接触区
27：LDMOS栅接触区
3a、3b：半导体器件
d1：横向间距
d2：第二横向间距
S1、S2、S3：曲线。

Claims (18)

1.一种结型场效应晶体管，其特征在于，包括：
一衬底，具有一第一导电类型；
一外延层，形成于所述衬底之上；
一漂移区，形成于所述外延层中，所述漂移区具有一第二导电类型；
一沟道区，形成于所述外延层中且相邻于所述漂移区；
一源接触区，形成于所述外延层上表面，位于所述沟道区远离所述漂移区的一侧，所述源接触区具有所述第二导电类型；
至少一栅接触区，形成于所述沟道区上表面，位于所述源接触区和所述漂移区之间，所述栅接触区具有所述第一导电类型，所述栅接触区相隔于所述源接触区，所述栅接触区包括2个次栅接触区，所述2个次栅接触区彼此相隔；
以及
一漏接触区，形成于所述外延层上表面，位于所述漂移区远离所述栅接触区的一侧且与所述栅接触区相隔，所述漏接触区具有所述第二导电类型。
2.根据权利要求1所述的结型场效应晶体管，其特征在于相邻的所述次栅接触区之间具有一横向间距，所述横向间距介于1μm至20μm之间。
3.根据权利要求1所述的结型场效应晶体管，其特征在于所述栅接触区为多个，其中至少一个所述栅接触区中的2个所述次栅接触区之间的间距不同于其他所述栅接触区中的2个所述次栅接触区之间的间距。
4.根据权利要求1所述的结型场效应晶体管，其特征在于还包括一第一介电层，所述第一介电层形成于所述栅接触区和所述源接触区之间，所述第一介电层是一局部场氧化层或一沟槽场氧化层。
5.根据权利要求1所述的结型场效应晶体管，其特征在于还包括一第二介电层，所述第二介电层形成于所述次栅接触区之间，所述第二介电层是一局部场氧化层或一沟槽场氧化层。
6.根据权利要求1所述的结型场效应晶体管，其特征在于还包括一第三介电层，所述第三介电层形成于所述栅接触区和所述漏接触区之间，所述第三介电层是一局部场氧化层或一沟槽场氧化层。
7.根据权利要求1所述的结型场效应晶体管，其特征在于所述栅接触区沿所述结型场效应晶体管的一平面形成一圆形、一椭圆形或一多边形。
8.根据权利要求1所述的结型场效应晶体管，其特征在于所述漂移区包括一深阱区或一外延层。
9.一种半导体器件，其特征在于，包括：
一根据权利要求1至8任一项所述的结型场效应晶体管；以及
一横向扩散金属氧化物场效应晶体管，所述横向扩散金属氧化物场效应晶体管以及所述结型场效应晶体管共享所述漂移区及所述漏接触区，所述横向扩散金属氧化物场效应晶体管包括一横向扩散金属氧化物场效应晶体管体接触区、一横向扩散金属氧化物场效应晶体管阱区、一横向扩散金属氧化物场效应晶体管源接触区及一横向扩散金属氧化物场效应晶体管栅接触区，所述横向扩散金属氧化物场效应晶体管阱区形成于所述结型场效应晶体管的所述漂移区的一端，所述横向扩散金属氧化物场效应晶体管体接触区及所述横向扩散金属氧化物场效应晶体管源接触区形成于所述横向扩散金属氧化物场效应晶体管阱区上，所述横向扩散金属氧化物场效应晶体管栅接触区的一侧连接至所述横向扩散金属氧化物场效应晶体管阱区的表面，从而在所述横向扩散金属氧化物场效应晶体管栅接触区下方的所述横向扩散金属氧化物场效应晶体管阱区之中形成一横向扩散金属氧化物场效应晶体管沟道区。
10.根据权利要求9所述的半导体器件，其特征在于所述横向扩散金属氧化物场效应晶体管体接触区与所述结型场效应晶体管分离地设置于所述横向扩散金属氧化物场效应晶体管阱区上。
11.根据权利要求9所述的半导体器件，其特征在于所述横向扩散金属氧化物场效应晶体管体接触区同所述结型场效应晶体管的所述次栅接触区整合为一设置于所述横向扩散金属氧化物场效应晶体管阱区上的单一结构，以供所述横向扩散金属氧化物场效应晶体管以及所述结型场效应晶体管复用该单一结构。
12.根据权利要求9所述的半导体器件，其特征在于所述结型场效应晶体管还包括一阱区，所述阱区相邻且部分地包围至少一所述次栅接触区，且所述阱区同所述横向扩散金属氧化物场效应晶体管阱区整合为一设置于所述横向扩散金属氧化物场效应晶体管阱区上的单一结构，以供所述横向扩散金属氧化物场效应晶体管以及所述结型场效应晶体管复用该单一结构。
13.一种结型场效应晶体管，其特征在于包括至少一栅接触区，所述栅接触区包括2个彼此相隔的部分，所述部分之间以一介电层隔开，借此降低所述结型场效应晶体管的一漏端引入的势垒降低效应。
14.根据权利要求13所述的结型场效应晶体管，其特征在于所述栅接触区为多个，其中至少一个所述栅接触区中的2个所述部分之间的间距不同于其他所述栅接触区中的2个所述部分之间的间距。
15.根据权利要求13所述的结型场效应晶体管，其特征在于所述部分相隔一介于1μm至20μm之间的横向间距。
16.一种结型场效应晶体管，其特征在于包括一第一栅接触区以及一第二栅接触区，所述第一栅接触区包括2个彼此相隔的第一部分，所述第二栅接触区包括2个彼此相隔的第二部分，所述第一部分之间相隔一第一横向间距，所述第二部分之间相隔一第二横向间距，所述第一横向间距和所述第二横向间距为相异。
17.根据权利要求16所述的结型场效应晶体管，其特征在于所述第一栅接触区的所述第一部分之间的一横向间距不同于所述第二栅接触区的所述第二部分之间的一横向间距。
18.根据权利要求16所述的结型场效应晶体管，其特征在于所述第一部分相隔一介于1μm至20μm之间的横向间距，所述第二部分相隔一介于1μm至20μm之间的横向间距。
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