KR20210061198A - 반도체 구조체, 이를 포함하는 트랜지스터 및 트랜지스터의 제조방법 - Google Patents

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KR20210061198A
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semiconductor
drift region
mask layer
drift
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박영환
김종섭
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삼성전자주식회사
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Abstract

반도체 구조체는 기판; 상기 기판과 제1방향으로 이격 배치된 하나 이상의 마스크층; 상기 기판과 상기 마스크층 사이에 배치된 제1도전형의 제1 반도체 영역; 상기 마스크층 상에 배치된 제2도전형의 제2 반도체 영역; 및 상기 제1 반도체 영역 상에 배치된 것으로, 상기 제1방향과 다른 제2방향을 따라 PN 접합구조가 형성되도록 상기 제2반도체 영역과 접하게 형성된 상기 제1도전형의 제3 반도체 영역;을 포함한다. 반도체 구조체는 수직형 파워 소자에 적용될 수 있고 내전압 성능을 높이고 온 저항을 낮출 수 있다.

Description

반도체 구조체, 이를 포함하는 트랜지스터 및 트랜지스터의 제조방법{Semiconductor device, transistor including the same and method of manufacturing the transistor}
개시된 실시예들은 반도체 구조체, 이를 포함하는 트랜지스터 및 트랜지스터의 제조방법에 관한 것이다.
주 전원을 공급받아 다수의 소자들에 필요한 전압으로 변환하거나 분배하는 전력 변환 시스템에 있어서, 전력 스위칭 소자의 역할이 중요하다. 전력 스위칭 소자는, 예를 들어 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)과 같이 실리콘, GaN, SiC 등의 반도체 재료를 기반으로 하는 트랜지스터로 구현될 수 있다. 이러한 전력 스위칭 소자는 높은 항복전압(high breakdown voltage)을 가질 것이 요구되며, 온 저항의 저감, 고집적화, 빠른 스위칭 특성을 얻기 위하여 많은 연구가 진행되고 있다.
현재 여러 업체 및 학계에서 개발 중인 수직형 GaN 파워 소자(power device)는 수직형 채널(vertical channel), 드리프트 영역(drift region)을 만들기 위하여 일반적으로, n형 도핑된 GaN 에피텍셜층을 사용한다. 이 경우 소자가 견딜 수 있는 전압을 높이기 위해서는 채널의 길이가 길어져야 한다. 그러나 채널이 길어지는 경우 온 저항이 커지는 문제가 있다. 또한, 채널 길이를 길게 하기 위해서는 GaN 에피텍셜층을 두껍게 형성해야 하지만, 이종 기판 상에 두꺼운 GaN을 성장시키는 경우 격자상수 차이로 휨, 결함, 파손 등이 발생할 수 있고, 동종의 GaN 기판을 사용하는 경우 가격이 매우 비싸고, 웨이퍼 사이즈가 작아 양산성이 낮다.
수직형 파워 소자에 적용될 수 있는 반도체 구조체를 제공한다.
상기 반도체 구조체를 활용하여 온 저항을 낮추고 내압이 개선되는 수직형 파워 소자를 제공한다.
일 유형에 따르면, 기판; 상기 기판과 제1방향으로 이격 배치된 하나 이상의 마스크층; 상기 기판과 상기 마스크층 사이에 배치된 제1도전형의 제1 반도체 영역; 상기 마스크층 상에 배치된 제2도전형의 제2 반도체 영역; 및 상기 제1 반도체 영역 상에 배치된 것으로, 상기 제1방향과 다른 제2방향을 따라 PN 접합구조가 형성되도록 상기 제2반도체 영역과 접하게 형성된 상기 제1도전형의 제3 반도체 영역;을 포함하는, 반도체 구조체가 제공된다.
상기 제3 반도체 영역은 상기 제1 반도체 영역에서 상기 마스크층이 배치되지 않은 표면으로부터 상기 제1방향으로 연장되며 상기 마스크층의 상부 영역으로 연장된 형상을 가질 수 있다.
상기 제2 반도체 영역은 상기 마스크층과 접하게 형성될 수 있다.
상기 마스크층은 반도체의 성장을 억제하는 절연 물질로 이루어질 수 있다.
상기 반도체 구조체는 상기 기판과 상기 제1 반도체 영역 사이에 배치되고, 상기 제1 반도체 영역보다 고농도로 도핑된 고농도층;을 더 포함할 수 있다.
상기 제1 반도체 영역, 제2 반도체 영역, 제3 반도체 영역은 Ⅲ-Ⅴ족 화합물 반도체를 포함하며, Ⅲ 족은 붕소(B), 알루미늄(Al), 갈륨(Ga), 및 인듐(In) 중에서 적어도 하나의 원소를 포함하고, Ⅴ 족은 질소 원소를 포함할 수 있다.
상기 제1 반도체 영역과 상기 제3 반도체 영역은 같은 조성의 화합물 반도체로 이루어질 수 있다.
또한, 일 유형에 따르면, 드레인 전극; 상기 드레인 전극과 제1방향으로 이격 배치된 하나 이상의 마스크층; 상기 드레인 전극과 상기 마스크층 사이에 배치된 제1 도전형의 제1 드리프트 영역; 상기 마스크층 상에 배치된 제2 도전형의 채널 영역; 상기 제1 드리프트 영역 상에 배치된 것으로, 상기 제1방향과 다른 제2방향을 따라 PN 접합구조가 형성되도록 상기 채널 영역과 접하게 형성된 제2 드리프트 영역; 상기 채널 영역 상에 배치된 소스 전극; 및 상기 제2 드리프트 영역 상에 배치된 게이트 전극;을 포함하는, 트랜지스터가 제공된다.
상기 채널 영역은 상기 제1 드리프트 영역에서 상기 마스크층이 배치되지 않은 표면으로부터 상기 제1방향으로 연장되며 상기 마스크층의 상부 영역으로 연장된 형상일 수 있다.
상기 채널 영역은 상기 마스크층과 접하게 형성될 수 있다.
상기 마스크층은 반도체의 성장을 억제하는 절연 물질로 이루어질 수 있다.
상기 드레인 전극과 상기 제1 드리프트 영역 사이에 배치되고, 제1 도전형의 도펀트가 고농도로 도핑된 드레인 영역;을 더 포함할 수 있다.
상기 드레인 영역은 상기 제1 드리프트 영역에 직접 접촉하게 형성될 수 있다.
상기 제1 드리프트 영역, 채널 영역, 제2 드리프트 영역은 Ⅲ-Ⅴ족 화합물 반도체를 포함하며, Ⅲ 족은 붕소(B), 알루미늄(Al), 갈륨(Ga), 및 인듐(In) 중에서 적어도 하나의 원소를 포함하고, Ⅴ 족은 질소 원소를 포함할 수 있다.
상기 소스 전극은 상기 채널 영역에 직접 접촉하도록 형성될 수 있다.
상기 트랜지스터는 상기 채널 영역과 상기 소스 전극 사이에 배치되고 제1 도전형의 도펀트가 고농도로 도핑된 소스 영역을 더 포함할 수 있다.
상기 소스 전극은 일단의 영역이 상기 소스 영역을 관통하여 상기 채널 영역에 직접 접촉하는 형상을 가질 수 있다.
상기 소스 전극은 일단의 영역이 상기 소스 영역을 관통하여 상기 채널 영역의 내부로 연장된 형상을 가질 수 있다.
상기 게이트 전극은 상기 채널 영역과 상기 제2 드리프트 영역에 인접하게 배치되며, 상기 게이트 전극이 상기 채널 영역, 상기 제2 드리프트 영역과 절연되도록, 상기 게이트 전극을 둘러싸는 게이트 절연막이 더 구비될 수 있다.
상기 트랜지스터는 상기 제2 드리프트 영역과 상기 소스 전극 사이에 배치되고, 상기 제2 드리프트 영역을 이루는 반도체 물질과 다른 조성의 반도체 물질로 이루어지며, 상기 제2 드리프트 영역에 이차원 전자 가스층을 유도하는 2DEG 유도층;을 더 포함할 수 있다.
상기 소스 전극은 일단의 영역이 상기 2DEG 유도층을 관통하여 상기 채널 영역과 직접 접촉하는 형상을 가질 수 있다.
상기 소스 전극은 일단의 영역이 상기 2DEG 유도층을 관통하여 상기 채널 영역의 내부로 연장된 형상을 가질 수 있다.
상기 제2 드리프트 영역의 두께가 상기 제1 드리프트 영역의 두께보다 두꺼울 수 있다.
또한, 일 유형에 따르면, 기판 상에 제1 도전형의 제1 드리프트 영역을 형성하는 단계; 상기 제1 드리프트 영역 상에 하나 이상의 마스크층을 형성하는 단계; 상기 제1 드리프트 영역에서 상기 마스크층으로 덮이지 않은 표면으로부터 반도체를 성장시켜 제2 드리프트 영역을 형성하는 단계; 상기 마스크층 상에 제2 도전형의 채널 영역을 형성하는 단계; 상기 채널 영역 상에 소스 전극을 형성하는 단계; 상기 제2 드리프트 영역 상에 게이트 전극을 형성하는 단계; 및 상기 제1 드리프트 영역 하부에 드레인 전극을 형성하는 단계;를 포함하는, 트랜지스터 제조방법이 제공된다.
상기 제조방법은 상기 기판 상에 상기 제1 드리프트 영역을 형성하기 전에, 상기 기판 상에, 상기 제1 도전형의 도펀트가 고농도로 도핑된 드레인 영역을 형성하는 단계를 더 포함할 수 있다.
상기 제1 드리프트 영역을 형성하는 단계는 상기 드레인 영역이 상기 제1 드리프트 영역과 직접 접촉하도록 할 수 있다.
상기 채널 영역을 형성하는 단계는 상기 마스크층에서 상기 제1 드리프트 영역으로 덮이지 않은 표면 전체를 상기 채널 영역이 덮도록 할 수 있다.
상기 소스 전극을 형성하는 단계는 상기 소스 전극이 상기 채널 영역과 직접 접촉하도록 할 수 있다.
상술한 트랜지스터는 수평 방향의 PN 접합 구조를 포함하는 수직형 트랜지스터로서, 내압을 높이면서도 트랜지스터의 온 저항(Ron)을 효과적으로 낮출 수 있다.
상술한 트랜지스터는 따라서, 다양한 종류의 고전력 파워 소자에 적용될 수 있다.
도 1은 실시예에 따른 반도체 구조체의 개략적인 구조를 보이는 단면도이다.
도 2는 실시예에 따른 트랜지스터의 개략적인 구조를 보이는 단면도이다.
도 3a 및 도 3b는 도 2의 트랜지스터가 각각 온(ON) 및 오프(OFF) 된 상태에서의 공핍 영역의 변화를 비교하여 보인 도면이다.
도 4는 다른 실시예에 따른 트랜지스터의 개략적인 구조를 보이는 단면도이다.
도 5는 또 다른 실시예에 따른 트랜지스터의 개략적인 구조를 보이는 단면도이다.
도 6 내지 도 14는 실시예에 따른 트랜지스터를 제조하는 방법을 설명하는 도면들이다.
도 15 내지 도 20은 실시예에 따른 트랜지스터를 제조하는 방법을 설명하는 도면들이다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하기로 한다. 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 이러한 용어들은 구성 요소들의 물질 또는 구조가 다름을 한정하는 것이 아니다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서에 기재된 “...부”, “모듈” 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
“상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다.
방법을 구성하는 단계들은 설명된 순서대로 행하여야 한다는 명백한 언급이 없다면, 적당한 순서로 행해질 수 있다. 또한, 모든 예시적인 용어(예를 들어, 등등)의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구항에 의해 한정되지 않는 이상 이러한 용어로 인해 권리 범위가 한정되는 것은 아니다.
도 1은 실시예에 따른 반도체 구조체의 개략적인 구조를 보이는 단면도이다.
도 1을 참조하면, 반도체 구조체(100)는 기판(SUB), 기판(SUB) 상에 형성된 제1 반도체 영역(11), 제1 반도체 영역(11) 상에 배치된 하나 이상의 마스크층(13), 마스크층(13) 상에 형성된 제2 반도체 영역(14), 제1 반도체 영역(11) 상에 형성된 제2 반도체 영역(14)을 포함한다. 또한, 기판(SUB)과 제1 반도체 영역(11) 사이에는 버퍼층(5)이 더 구비될 수 있다.
기판(SUB)으로는 사파이어(Al2O3) 기판, 실리콘(Si) 기판, 실리콘 카바이드(SiC) 기판, 메탈(metal) 기판, GaN 기판 등이 사용될 수 있다.
버퍼층(5)은 기판(SUB)과 제1 반도체 영역(11)을 이루는 반도체 물질 간의 격자 상수 불일치, 열팽창 계수 불일치 등에 의한 결함, 균열, 스트레스 등의 발생을 완화시키고 양호한 품질로 반도체층을 구현하기 위해 도입되는 것이다.
예를 들어, 기판(SUB)이 실리콘 기판이고, 제1 반도체 영역(11)이 GaN을 포함하는 경우, 실리콘 기판 상에 직접 GaN 박막을 성장시키면 Si와 GaN의 열팽창 계수 차이로 인해 냉각 중 질화물 반도체 박막에 열 인장 응력(thermal tensile stress)이 생성되고, 이에 의해 기판(SUB)에 휨이 발생할 있다. 또한, 열 인장 응력이 임계점을 넘게 되면 크랙이 발생될 수 있다. 또한, 격자 상수 차이에 의한 결함이 발생할 수 있다.
버퍼층(5)은 단층으로 도시되었으나 이에 한정되지 않으며 복수층의 구성을 가질 수 있다. 버퍼층(5)의 재질과 구조는 기판(SUB)의 재질 및, 제1 반도체 영역(11)에 사용되는 반도체 물질을 고려하여 정해질 수 있다.
제1 반도체 영역(11)은 제1 도전형의 도펀트로 도핑된 반도체층일 수 있다. 제1 도전형은 n형일 수 있다. 제1 반도체 영역(11)은 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다. 제1 반도체 영역(11)은 Ⅲ 족 원소로 붕소(B), 알루미늄(Al), 갈륨(Ga), 및 인듐(In) 중에서 적어도 하나의 원소를 채용하고 Ⅴ 족은 질소 원소를 채용하는 질화물 반도체를 포함할 수 있다. 제1 반도체 영역(11)은 n형의 GaN을 포함할 수 있다.
마스크층(13)은 제1 반도체 영역(11) 상에 형성된다. 마스크층(13)은 반도체의 성장을 억제하는 절연 물질을 포함할 수 있고, 예를 들어, 다양한 종류의 산화물, 질화물을 포함할 수 있다. 마스크층(13)은 SiO2 또는 SiNx를 포함할 수 있다.
마스크층(13)은 기판(SUB)으로부터 제1방향(Z 방향)으로 이격 배치되며, 제1 반도체 영역(11) 표면의 일부를 덮어, 제1 반도체 영역(11) 상부에 제1방향과 다른, 제2방향을 따라 PN 접합 구조를 형성하기 위해 마련된다. 제2방향은 X 방향일 수 있다. 마스크층(13)에 덮이지 않은 제1 반도체 영역(11)의 표면으로부터 반도체를 성장시키고, 다음, 마스크층(13) 상에 반도체를 성장시킴으로써, 소정의 원하는 구조의 반도체 구조를 형성할 수 있다. 마스크층(13)은 두 개로 도시되고 있으나 이는 예시적이며, 하나 또는 다양한 복수개로 설정될 수 있다.
제2 반도체 영역(14)은 마스크층(13) 상에 배치된다. 제2 반도체 영역(14)은 제2 도전형의 도펀트로 도핑된 반도체층일 수 있다. 제2 도전형은 p형일 수 있다. 제2 반도체 영역(14)은 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다. 제2 반도체 영역(14)은 Ⅲ 족 원소로 붕소(B), 알루미늄(Al), 갈륨(Ga), 및 인듐(In) 중에서 적어도 하나의 원소를 채용하고 Ⅴ 족은 질소 원소를 채용하는 질화물 반도체를 포함할 수 있다. 제2 반도체 영역(14)은 p형의 GaN을 포함할 수 있다.
제3 반도체 영역(12)은 제1 반도체 영역(11) 상에 배치된다. 제3 반도체 영역(12)은 제1 반도체 영역(11)과 동일하게, 제1 도전형의 도펀트로 도핑된 반도체층일 수 있다. 제1 도전형은 n형일 수 있다. 제3 반도체 영역(12)은 제1 반도체 영역(11)과 동일한 조성의 반도체를 포함할 수 있다. 제3 반도체 영역(12)은 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다. 제3 반도체 영역(12)은 Ⅲ 족 원소로 붕소(B), 알루미늄(Al), 갈륨(Ga), 및 인듐(In) 중에서 적어도 하나의 원소를 채용하고 Ⅴ 족은 질소 원소를 채용하는 질화물 반도체를 포함할 수 있다. 제3 반도체 영역(12)은 n형의 GaN을 포함할 수 있다.
제3 반도체 영역(12)은 도시된 바와 같이, 제1 반도체 영역(11)에서 마스크층(13)이 배치되지 않은 표면으로부터 제1방향(Z 방향)으로 연장되며 또한, 마스크층(13)의 상부 영역으로도 연장된 형상일 수 있다. 제1 반도체 영역(11)에서 마스크층(13)이 배치되지 않은 표면으로부터 반도체를 성장시킬 때, 성장 방향인 제1방향 뿐 아니라, 이와 나란한 제2방향으로도 성장이 함께 일어나기 때문이다. 이에 따라 마스크층(13)에서 그 상부로 비스듬하게 경계면(BS)이 형성되고 이 경계면(BS)이 PN 접합면이 된다. 다만, 도시된 형상은 예시적이며, 경계면(BS)은 마스크층(13)에 대해 좀 더 완만하거나 또는 좀 더 가파른 경사를 이룰 수도 있다.
제3 반도체 영역(12)의 두께(t2)는 제1 반도체 영역(11)의 두께(t1)보다 두꺼울 수 있다. 이러한 두께 설정은 반도체 구조체(100)가, 예를 들어 수직형 트랜지스터에 채용될 때, 상술한 PN 접합면에 의한 내압 상승 효과를 보다 높이기 위한 것이며, 이에 대해서는 도 2, 도 3a, 도 3b를 참조하여 후술하기로 한다.
반도체 구조체(100)는 기판(SUB)과 제1 반도체 영역(11) 사이에 배치되고, 제1 반도체 영역(11)보다 고농도로 도핑된 고농도층(10)을 더 포함할 수 있다. 고농도층(10)은 제1 반도체 영역(11)과 동일하게 제1 도전형의 도펀트로 도핑된 반도체를 포함할 수 있다. 고농도층(10)은 제1 반도체 영역(11)과 직접 접촉하도록 형성될 수 있다. 고농도층(10)은 GaN을 포함할 수 있다.
반도체 구조체(100) 다양한 전자 소자에 활용될 수 있는 구조로서 도시된 형상은 다양하게 가공될 수 있다. 예를 들어, 기판(SUB)이 메탈 재질인 경우 전극으로 활용될 수 있고, 다른 재질인 경우 반도체 구조체(100)로부터 기판(SUB)이 제거되고 고농도층(10)의 하면에 전극이 형성될 수 있다. 또한, 제2 반도체 영역(14)은 서로 이격된 마스크층(13) 상에 형성된 반도체 물질이 상부에서 서로 합체된 형상으로 도시되었으나 이는 예시적이며, 상부에 구비될 게이트 전극, 소스 전극의 형상에 따라 다양한 형상으로 가공될 수 있다.
이하, 상술한 구조를 활용한 다양한 전자 소자의 실시예들을 살펴보기로 한다.
도 2는 실시예에 따른 트랜지스터의 개략적인 구조를 보이는 단면도이고, 도 3a 및 도 3b는 도 2의 트랜지스터가 각각 온(ON) 및 오프(OFF) 된 상태에서의 공핍 영역의 변화를 비교하여 보인 도면이다.
실시예에 따른 트랜지스터(101)는 전계 효과 트랜지스터로서, 전력 스위칭 소자로서 사용할 수 있는 고전력 트랜지스터, 특히 고전력 MOSFET(Metal oxide semiconductor field-effect transistor)일 수 있다. 실시예에 따른 트랜지스터(101)는 온 상태의 저항(Ron)을 낮추면서도 고전압에 견딜 수 있는 내압 특성을 갖도록 하기 위하여, 소스 전극(S)과 드레인 전극(D)이 이격된 방향에 수직인 방향으로 PN 접합 구조가 형성되는 구조를 채용하고 있다.
이하, 트랜지스터(101)의 상세한 구조를 살펴보기로 한다.
트랜지스터(101)는 드레인 전극(D), 드레인 전극(D)과 제1방향(Z 방향)으로 이격 배치된 하나 이상의 마스크층(130), 드레인 전극(D)과 마스크층(130) 사이에 배치된 제1 도전형의 제1 드리프트 영역(121), 마스크층(130) 상에 배치된 제2 도전형의 채널 영역(141), 제1 드리프트 영역(121) 상에, 채널 영역(141)과 접하게 형성된 제2 드리프트 영역(122), 채널 영역(141) 상에 배치된 소스 전극(S) 및 제2 드리프트 영역(122) 상에 배치된 게이트 전극(G)을 포함한다.
또한, 드레인 전극(D)과 제1 드리프트 영역(121) 사이에 제1 도전형의 도펀트가 고농도로 도핑된 드레인 영역(110)이 더 구비될 수 있고, 소스 전극(S)과 채널 영역(141) 사이에 제1 도전형의 도펀트가 고농도로 도핑된 소스 영역(160)이 더 구비될 수 있다.
제1 드리프트 영역(121)은 제1 도전형의 도펀트로 도핑된 제1 도전형의 도펀트로 도핑된 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다. 제1 드리프트 영역(121)은 예를 들어, n(-) GaN 또는 n(-) AlGaN을 포함할 수 있다. n형 도펀트로는, 예컨대, 실리콘(Si)이 사용될 수 있다.
제1 드리프트 영역(121)의 도핑 농도와 두께는 트랜지스터(101)의 온 저항(Ron)와 내압 성능에 주요 인자가 된다. 내압 성능을 높이기 위해 제1 드리프트 영역(121)이 두께를 두껍게 하고 도핑 농도를 낮출 수 있다. 그러나, 제1 드리프트 영역(121)을 두껍게 제조하는 것은 통상, 이종 기판 상에 질화물 반도체가 형성되는 과정에서 발생하는 결함(defect) 등에 의해 한계가 있다. 또한, 제1 드리프트 영역(121)의 도핑 농도를 낮추는 것은 Ron을 높이는 결과가 되므로, Ron 및 내압 성능을 고려하여 도핑 농도가 설정되어야 한다.
마스크층(130)은 제1 드리프트 영역(121) 상에 형성된다. 마스크층(130)은 반도체의 성장을 억제하는 절연 물질을 포함할 수 있고, 예를 들어, 다양한 종류의 산화물, 질화물을 포함할 수 있다. 마스크층(130)은 SiO2 또는 SiNx를 포함할 수 있다.
마스크층(130)은 기판(SUB)으로부터 제1방향(Z 방향)으로 이격 배치되며, 제1 반도체 영역(11) 표면의 일부를 덮어, 제1 드리프트 영역(121) 상부에 제1방향과 다른, 제2방향을 따라 PN 접합 구조를 형성하기 위해 마련된다. 제2방향은 X 방향일 수 있다. 마스크층(130)에 덮이지 않은 제1 드리프트 영역(121)의 표면으로부터 반도체를 성장시키고, 다음, 마스크층(130) 상에 반도체를 성장시킴으로써, 소정의 원하는 구조의 반도체 구조를 형성할 수 있다. 마스크층(130)은 두 개로 도시되고 있으나 이는 예시적이며, 하나 또는 다양한 복수개로 설정될 수 있다.
채널 영역(141)은 마스크층(130) 상에 배치된다. 채널 영역(141)은 제2 도전형의 도펀트로 도핑된 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다. 채널 영역(141)은, 예를 들어 p형 GaN을 포함할 수 있다. 또는, 채널 영역(141)은 p형의 AlGaN, BAlGaN, BAlInGaN, InGaN, 또는 BInGaN을 포함할 수 있다. p형 도펀트로는 예를 들어 Mg가 사용될 수 있다.
제2 드리프트 영역(122)은 제1 드리프트 영역(121) 상에 배치된다. 제2 드리프트 영역(122)은 제1 드리프트 영역(121)과 함께 드리프트 영역(120)을 구성한다. 제2 드리프트 영역(122)은 제1 드리프트 영역(121)과 동일하게 제1 도전형의 도펀트로 도핑된 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다. 제2 드리프트 영역(122)은 제1 드리프트 영역(121)과 동일한 조성의 반도체를 포함할 수 있다. 제2 드리프트 영역(122)은 예를 들어, n-GaN을 포함할 수 있다.
제2 드리프트 영역(122)은 도시된 바와 같이, 제1 드리프트 영역(121)에서 마스크층(130)이 배치되지 않은 표면으로부터 제1방향(Z 방향)으로 연장되며 또한, 마스크층(130)의 상부 영역으로도 연장된 형상일 수 있다. 제1 드리프트 영역(121)에서 마스크층(130)이 배치되지 않은 표면으로부터 반도체를 성장시킬 때, 성장 방향인 제1방향 뿐 아니라, 이와 나란한 제2방향으로도 성장이 함께 일어나기 때문이다. 이에 따라 마스크층(130)에서 그 상부로 비스듬하게 경계면(BS)이 형성되고 이 경계면(BS)이 PN 접합면이 된다. 다만, 도시된 형상은 예시적이며, 경계면(BS)은 마스크층(130)에 대해 좀 더 완만하거나 또는 좀 더 가파른 경사를 이룰 수도 있다.
이와 같이, 채널 영역(141)과 제2 드리프트 영역(122)은 마스크층(130)을 활용한 반도체 성장에 의해 X방향으로 PN 접합(junction) 구조를 형성하고 있다. 이와 같은 수평 방향의 PN 접합 구조는 도 3a, 도 3b에 표시한 바와 같이, 공핍 영역(depletion)(190, 195)을 형성하여 내압 성능을 향상시킬 수 있다. 이에 대해서는 다시 후술할 것이다.
소스 전극(S)은 채널 영역(141) 상에 배치되며, 소스 전극(S)은 채널 영역(141)에 직접 접하도록 형성될 수 있다. 소스 전극(S)은 일단의 영역이 상기 소스 영역을 관통하여 상기 채널 영역(141)에 직접 접촉하는 형상을 가질 수 있다. 소스 전극(S)은 도시된 바와 같이, 일단의 영역이 상기 소스 영역을 관통하여 상기 채널 영역(141)의 내부로 연장된 형상을 가질 수 있다.
게이트 전극(G)은 제2 드리프트 영역(122) 상에, 채널 영역(141)과 인접하게 배치된다. 또한, 게이트 전극(G)이 채널 영역(141) 및 제2 드리프트 영역(122)과 절연되도록, 게이트 전극(G)을 둘러싸는 게이트 절연막(180)이 구비될 수 있다.
채널 영역(141)과 소스 전극(S) 사이의 소스 영역(160)은 제1 도전형의 도펀트로 도핑된 반도체를 포함할 수 있다. 소스 영역(160)은 채널 영역(141)보다 고농도로 도핑될 수 있다. 소스 영역(160)은 n(+) GaN, n(+) AlGaN, n(+) BAlGaN, n(+) BAlInGaN, n(+) InGaN, 또는 n(+) BInGaN을 포함할 수 있다.
드레인 전극(D)과 제1 드리프트 영역(121) 사이의 드레인 영역(110)은 제1 도전형의 도펀트로 도핑된 반도체를 포함할 수 있다. 드레인 영역(110)은 제1 드리프트 영역(121)과 직접 접촉하도록 형성될 수 있다. 드레인 영역(110)은 제1 드리프트 영역(121)보다 고농도로 도핑될 수 있다. 드레인 영역(110)은 n(+) GaN 또는 n(+) AlGaN을 포함할 수 있다.
게이트 전극(G), 드레인 전극(D), 및 소스 전극(S)은 도전성 재료로 이루어질 수 있다. 예를 들어, 게이트 전극(G), 드레인 전극(D), 및 소스 전극(S)의 재료는 금속, 합금, 도전성 금속 산화물 또는 도전성 금속 질화물을 포함할 수 있다.
게이트 전극(G)은 제2 드리프트 영역(122)의 일부가 외부로 노출되도록 에칭을 통해 소스 영역(104)과 채널 영역(103)을 수직으로 관통하여 트렌치를 형성하고, 트렌치의 바닥면과 내벽에 게이트 절연막(180)을 형성한 후, 트렌치 내부에 도전성 재료를 채움으로써 형성될 수 있다. 따라서, 게이트 전극(G)의 양측면은 소스 영역(160)의 측면 및 채널 영역(141)의 측면과 마주보도록 배치될 수 있다. 또한, 게이트 절연막(180)의 하부 표면은 제2 드리프트 영역(122)과 접촉하며, 게이트 절연막(180)의 측면의 일부도 드리프트 영역(102)과 접촉할 수 있다. 게이트 절연막(180)은 질화실리콘(SiN), 산화실리콘(SiO2), 산질화실리콘(SiON), 질화알루미늄(AlN), 산화알루미늄(Al2O3), 산질화알루미늄(AlON), 산화탄탈(Ta2O5), 산화하프늄(HfO2) 또는 기타, 고유전율(High-K)을 갖는 다양한 유전체 재료로 이루어질 수 있다.
게이트 전극(G)에 전압이 인가될 때 소스 영역(160)과 드레인 영역(110) 사이로 전류가 흐를 수 있게 하기 위하여, 드레인 영역(110), 제1 드리프트 영역(121), 제2 드리프트 영역(122) 및 소스 영역(160)은 전기적으로 동일한 극성을 갖도록 도핑될 수 있다. 예를 들어, 모두 n형으로 도핑될 수 있다. 이 중, 드레인 영역(110)과 소스 영역(160)은 고농도로 도핑될 수 있다. 드레인 영역(110)과 소스 영역(160)은 n(+)로 도핑될 수 있다.
제1 드리프트 영역(121), 제2 드리프트 영역(122)은 고전압에 견딜 수 있는 내압 특성을 갖도록 하기 위하여 n(+) 도핑 농도보다 낮은 저농도 n(-)로 도핑될 수 있다. 다만, 전술한 바와 같이, 이 영역의 도핑 농도를 낮추는 것은 트랜지스터의 온 저항(Ron)을 낮추게 되는 점에 유의해야 한다.
실시예에 따른 트랜지스터(101)는 내압 특성을 개선하기 위한 구조로서 수평 방향(X 방향), 즉, 소스 전극(S)과 드레인 전극(D)이 이격된 방향(Z 방향)에 수직인 방향으로, 채널 영역(141)과 제2 드리프트 영역(122)에 의한 PN 접합 구조를 형성하고 있고 이 구조가 내압 성능을 개선하는 역할을 하기 때문에, 제1 드리프트 영역(121), 제2 드리프트 영역(122)은 이러한 PN 접합 구조가 없는 경우에 비해 n형 도핑 농도를 높일 수 있다.
예를 들어, 드레인 영역(110)과 소스 영역(160)은 1019/cm3 이상의 도핑 농도로 도핑될 수 있으며, 제1 드리프트 영역(121), 제2 드리프트 영역(122)은 1015/cm3 에서 1018/cm3 범위의 도핑 농도로 도핑될 수 있다.
한편, 제2 드리프트 영역(122)의 두께(t2)는 제1 드리프트 영역(121)의 두께(t1)보다 두꺼울 수 있다. 여기서, 제2 드리프트 영역(122)의 두께(t2)는 마스크층(130)의 상면으로부터 경계면(BS)의 가장 위쪽 단부까지의 거리를 지칭하고 있다. 제1 드리프트 영역(121)과 제2 드리프트 영역(122)은 Ron 및 내압 성능에 주요 인자가 되는 점에서, 상기 두께 차이의 기술이 제2 드리프트 영역(122)의 두께가 두꺼울수록 바람직하다는 것을 의미하지는 않는다. 제1 드리프트 영역(121), 제2 드리프트 영역(122)에 대해 설정된 총 두께 내에서 제2 드리프트 영역(122)의 두께(t2)가 차지하는 비율이 제1 드리프트 영역(121)의 두께(t1)의 비율보다 높음을 의미한다. 제1 드리프트 영역(121)의 두께(t1)는 마스크층(130)을 형성하고 마스크층(130) 상에 PN 접합 구조를 형성하기에 적절한 범위 내에서 최소화될 수 있다.
실시예와 달리, 수평 방향의 PN 접합 구조가 구비되지 않은 트랜지스터의 경우, 드리프트 영역의 도핑 농도는 통상, 1017/cm3 를 넘지 않도록 설정되고 있으며, 이는 Ron을 높이게 된다.
다시 말하면, 실시예의 트랜지스터는 주어진 드리프트 영역의 두께 요건 및 내압 요건에 대해, 드리프트 영역의 도핑을 높일 수 있는 구조를 채용하고 있으므로, Ron을 효과적으로 낮출 수 있다.
도 3a 및 도 3b를 참조하여, 트랜지스터(101)가 각각 온(ON) 및 오프(OFF) 된 상태를 살펴보기로 한다.
도 3a는 트랜지스터(101)가 턴-온(Turn on) 된 상태로서, 게이트 전극(G)에 턴-온 전압이 인가된 상태이다. 소스 전극(S), 채널 영역(141), 제1 드리프트 영역(121), 제2 드리프트 영역(122), 드레인 영역(110), 드레인 전극(D)으로의 채널 경로가 형성된다.
소스 전극(S)이 채널 영역(141)과 직접 접촉하는 배치에 따라 소스 전극(S)에서 드레인 전극(D) 사이의 채널 경로는 전하 캐리어가 p형 영역, pn junction, n형 영역을 지나도록 형성되고 있다.
도 3b는 트랜지스터(101)가 턴-오프(Turn off) 된 상태로서, 즉, 게이트 전극(G)에 턴-온 전압 미만의 전압이 인가된 상태이다. 이에 따라 드레인 전극(D)의 고전압에 의해 하부 n형의 드리프트 영역(120)의 전압이 높아지게 되면 PN junction에 역방향 전압이 걸리게 된다. 이 때, 도 3a에 표시된 공핍 영역(190)은 도 3b의 공핍 영역(195)과 같이 넓어지며, 전하 캐리어가 효과적으로 depletion 될 수 있다. 이러한 현상에 의해, 드리프트 영역(120)의 도핑 농도가 높은 경우에도, 고전압 하에서 전류가 효과적으로 억제될 수 있다.
또한, 공핍 영역이 형성되는 제2 드리프트 영역(122)의 두께(t2)를 제1 드리프트 영역(121)의 두께(t1)보다 두껍게 하고 있어, 고전압 하에서 전류가 억제되는 효과는 더욱 향상될 수 있다.
이와 같이, 수평 방향 PN junction 구조에 의해 내압을 높일 수 있어, 내압 성능을 낮추지 않으면서도 드리프트 영역(120)의 도핑 농도를 높일 수 있게 되고 결과적으로 Ron이 낮아질 수 있다.
상술한 트랜지스터(101)의 구조는 trench MOSFET(Metal oxide semiconductor field-effect transistor)로 불리는 구조이며, 내압을 높이고 Ron을 낮추는 실시예의 개념은 상기 구조 외에도 다양한 형태의 수직형 트랜지스터에 적용될 수 있다. 예를 들어, HEMT(High electron mobility transistor), CAVET(current-aperture vertical electron transistor), Fin FET(Fin field effect transistor) 등의 트랜지스터에도 적용될 수 있다.
도 4는 다른 실시예에 따른 트랜지스터의 개략적인 구조를 보이는 단면도이다.
본 실시예에 따른 트랜지스터(102)는 고전자 이동도 트랜지스터, HEMT(High electron mobility transistor)로 적용된 예로서, 2DEG 유도층(165)이 구비되는 점에서 전술한 트랜지스터(101)와 주된 차이가 있다.
트랜지스터(102)는 드레인 전극(D), 드레인 전극(D)과 제1방향(Z 방향)으로 이격 배치된 하나 이상의 마스크층(130), 드레인 전극(D)과 마스크층(130) 사이에 배치된 제1 도전형의 제1 드리프트 영역(121), 마스크층(130) 상에 배치된 제2 도전형의 채널 영역(141), 제1 반도체 영역(11) 상에 채널 영역(142)과 접하게 형성된 제2 드리프트 영역(122), 채널 영역(142) 상에 배치된 소스 전극(S) 및 제2 드리프트 영역(122) 상에 배치된 게이트 전극(G)을 포함한다. 또한, 드레인 전극(D)과 제1 드리프트 영역(121) 사이에 제1 도전형의 도펀트가 고농도로 도핑된 드레인 영역(110)이 더 구비될 수 있다.
제2 드리프트 영역(122) 상에는 제2 드리프트 영역(122)을 이루는 반도체 물질과 다른 조성의 반도체 물질로 이루어지며, 제2 드리프트 영역(122)에 이차원 전자 가스층(2DEG)을 유도하는 2DEG 유도층(165)이 배치된다. 2DEG 유도층(165)은 제2 드리프트 영역(122)에 접촉하도록 형성될 수 있고, 2DEG 유도층(165) 상에 소스 전극(S)과 드레인 전극(D)이 배치된다.
소스 전극(S)은 일단의 영역이 2DEG 유도층(165)을 관통하여 채널 영역(141)과 직접 접촉할 수 있다. 도시된 바와 같이, 소스 전극(S)은 일단의 영역이 2DEG 유도층(165)을 관통하여 채널 영역(141)의 내부로 연장된 형상을 가질 수 있다.
2DEG 유도층(165)은 제2 드리프트 영역(122) 상에 형성되며, 제2 드리프트 영역(122) 내에 2차원 전자가스층(2DEG)을 유발할 수 있는 재질로 형성된다. 2DEG 유도층(165)은 Ⅲ-Ⅴ족 반도체를 포함할 수 있다. 예컨대, 2DEG 유도층(165)은 AlGaN, AlInN등을 포함할 수 있다. 이러한 AlGaN, AlInN 등은 제2 드리프트 영역(122)보다 큰 분극률을 갖기 때문에, 제2 드리프트 영역(122)에 2차원 전자가스층(2DEG)를 유발할 수 있다. 제2 드리프트 영역(122)이 GaN층인 경우, 2DEG 유도층(165)은 AlGaN층 또는 AlInN층일 수 있다. 제2 드리프트 영역(122)이 InN층인 경우, 2DEG 유도층(165)은 AlInN층일 수 있다. 2DEG 유도층(165)은 n형 불순물로 도핑된 층일 수도 있다. 2DEG 유도층(165)은 서로 다른 복수의 물질층을 포함하는 다층 구조를 가질 수도 있다. 2DEG 유도층(165)의 물질들은 예시적 이외에도 다양하게 변화될 수 있다.
2DEG 유도층(165)에 의해 제2 드리프트 영역(122)에 형성되는 2차원 전자가스층(2DEG)은 높은 전자 농도를 가질 수 있다.
도 4의 트랜지스터(102)는 채널 영역(142)과 제2 드리프트 영역(122)이 수평 방향의 PN 접합 구조를 형성한 개념이 파워 소자로 사용되는 HEMT(High Electron Mobility Transister)의 기본적인 구조에 적용된 것이며, 이 구조는 다양하게 변형될 수 있다. 예컨대, 게이트 전극(G)과 2DEG 유도층(165) 사이에 게이트 절연층(미도시)이나 디플리션층(미도시)이 더 구비될 수 있다. 또한 게이트 전극(G)이 형성되는 2DEG 유도층(165) 부분을 소정 깊이까지 리세스(recess) 하여 리세스영역(미도시)을 형성한 후에, 상기 리세스 영역에 게이트 전극(G)이 형성될 수도 있다. 이 경우, 상기 리세스 영역에 대응하는 2차원 전자가스층(2DEG)의 특성이 변화될 수 있고, HEMT의 특성이 조절될 수 있다. 이외에도, 소스 전극(S), 드레인 전극(D)이 수직형으로 배치되는 범위 내에서, 다양한 구조로 변형이 가능하다.
도 5는 또 다른 실시예에 따른 트랜지스터의 개략적인 구조를 보이는 단면도이다.
본 실시예의 트랜지스터(103)는 Fin FET(Fin field effect transistor) 구조로 적용된 점에서 전술한 트랜지스터(101)(102)와 차이가 있다.
트랜지스터(103)는 드레인 전극(D), 드레인 전극(D)과 제1방향(Z 방향)으로 이격 배치된 하나 이상의 마스크층(130), 드레인 전극(D)과 마스크층(130) 사이에 배치된 제1 도전형의 제1 드리프트 영역(121), 마스크층(130) 상에 배치된 제2 도전형의 채널 영역(144), 제1 반도체 영역(11) 상에 채널 영역(141)과 접하게 형성된 제2 드리프트 영역(122), 채널 영역(144) 상에 배치된 소스 전극(S) 및 제2 드리프트 영역(122) 상에 배치된 게이트 전극(G)을 포함한다. 또한, 드레인 전극(D)과 제1 드리프트 영역(121) 사이에 제1 도전형의 도펀트가 고농도로 도핑된 드레인 영역(110)이 더 구비될 수 있고, 소스 전극(S)과 채널 영역(144) 사이에 제1 도전형의 도펀트가 고농도로 도핑된 소스 영역(160)이 더 구비될 수 있다.
소스 전극(S)은 채널 영역(144)과 직접 접촉하게 형성되며, 또한, 도시된 바와 같이 소스 영역(160)을 관통하여 채널 영역(141)의 내부로 연장된 형상을 가질 수 있다. 소스 전극(S)은 핀(fin) 형태로 게이트 전극(G)과 교대로 반복적으로 배치된다.
도 6 내지 도 14는 실시예에 따른 트랜지스터를 제조하는 방법을 설명하는 도면들이다.
도 6을 참조하면, 기판(SUB) 상에 제1 드리프트 영역(121)을 형성한다. 제1 드리프트 영역(121)을 형성하기 전에 고농도의 드레인 영역(110)을 형성할 수 있다. 드레인 영역(110)을 형성하기 위해, 기판(SUB) 상에 먼저 버퍼층(105)을 형성할 수 있다. 제1 드리프트 영역(121)은 드레인 영역(110)과 직접 접촉되게 형성될 수 있다.
기판(SUB)으로는 사파이어(Al2O3) 기판, 실리콘(Si) 기판, 실리콘 카바이드(SiC) 기판, 메탈(metal) 기판, GaN 기판 등이 사용될 수 있다. 기판(SUB)이 금속 재질인 경우, 드레인 전극으로 활용될 수 있고, 그 외의 경우는 기판(SUB)을 제거하고 드레인 영역(110) 하부에 드레인 전극이 형성될 수 있다.
버퍼층(105)은 기판(SUB)과 드레인 영역(110)을 이루는 반도체 물질 간의 격자 상수 불일치, 열팽창 계수 불일치 등에 의한 결함, 균열, 스트레스 등의 발생을 완화시키고 양호한 품질로 반도체층을 구현하기 위해 도입되는 것이다. 버퍼층(105)은 단층으로 도시되었으나 이에 한정되지 않으며 복수 층의 구성을 가질 수 있다. 버퍼층(105)의 재질과 구조는 기판(SUB)의 재질 및, 드레인 영역(110)에 사용되는 반도체 물질을 고려하여 정해질 수 있다.
드레인 영역(110), 제1 드리프트 영역(121)은 제1 도전형의 도펀트로 도핑된 반도체 물질을 포함한다. 드레인 영역(110), 제1 드리프트 영역(121)은 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있고, 에피택셜 성장(epitaxial growth) 공정에 의해 성장될 수 있다. 에피택셜 성장 공정은 유기 금속 화학 증착(Metal Organic Chemical Vapor Deposition) 공정, 액상 에피셜(Liquid Phase Epitaxy) 공정, 수소화합물 기상 에피택셜(Hydride Vapor Phase Epitaxy) 공정, 분자빔 에피택셜(Molecular Beam Epitaxy) 공정, 또는 유기 금속 기상 에피택셜(Metal Organic Vapor Phase epitaxy) 성장 공정을 포함할 수 있다. 제1 도전형 도펀트로 Si이 사용될 수 있다.
드레인 영역(110)은 제1 드리프트 영역(121)보다 높은 농도로 도핑될 수 있다. 드레인 영역(110)은 1019/cm3 이상의 도핑 농도로 도핑될 수 있다. 제1 드리프트 영역(121)은 1015/cm3 에서 1018/cm3 범위의 도핑 농도로 도핑될 수 있다. 제1 드리프트 영역(121)은 예를 들어, 1017/cm3 에서 1018/cm3 범위로 도핑될 수 있다.
도 7을 참조하면, 제1 드리프트 영역(121) 상에 마스크층(130)이 형성된다. 마스크층(130)은 제1 드리프트 영역(121)의 표면 일부를 덮도록 하나 이상으로 형성될 수 있다. 마스크층(130)은 반도체의 성장을 억제하는 절연 물질을 포함할 수 있고, 예를 들어, 다양한 종류의 산화물, 질화물을 포함할 수 있다. 마스크층(130)은 SiO2, SiNx 또는 Al2O3를 포함할 수 있다. 마스크층(130)은 화학 기상 증착(CVD) 공정, 물리 기상 증착(PVD) 공정, 또는 원자층 증착(ALD) 공정에 의해 형성될 수 있다.
다음, 도 8을 참조하면, 제1 드리프트 영역(121)에서 마스크층(130)으로 덮이지 않은 표면으로부터 반도체를 성장시켜 제2 드리프트 영역(122)이 형성된다. 제2 드리프트 영역(122)은 제1 드리프트 영역(121) 상에 배치된다. 제2 드리프트 영역(122)은 제1 드리프트 영역(121)과 동일한 조성의 반도체를 포함할 수 있으며, 전술한 다양한 에피택셜 성장법에 따라 성장될 수 있다.
제2 드리프트 영역(122)은 도시된 바와 같이, 제1 드리프트 영역(121)에서 마스크층(130)이 배치되지 않은 표면으로부터 수직 성장되며, 또한 마스크층(130)의 상부 영역을 향해 수평 방향으로도 성장될 수 있다. 이에 따라 제2 드리프트 영역(122)은 마스크층(130)에서 그 상부로 비스듬한 경계면(BS)을 갖는 형상이 될 수 있다. 이 경계면(BS)이 PN 접합면이 될 수 있다.
도 9를 참조하면, 마스크층(130) 상에 채널 영역을 위한 채널물질층(140)이 형성된다. 채널물질층(140)은 제2 드리프트 영역(122)으로부터 반도체를 성장시킴으로써 형성될 수 있다. 채널물질층(140)은 마스크층(130)에서 제1 드리프트 영역(121)으로 덮이지 않은 표면 전체를 덮도록 형성될 수 있다.
채널물질층(140)은 제2 도전형의 도펀트로 도핑된 반도체를 포함할 수 있다. 채널물질층(140)은 전술한 다양한 에피택셜 성장법에 따라 형성될 수 있다. 제2 도전형 도펀트로 Mg가 사용될 수 있다.
도 10을 참조하면, 채널물질층(140) 상에 소스 영역층(161)이 형성된다. 소스 영역 층(161)은 제1 도전형의 도펀트가 고농도로 도핑된 반도체를 포함할 수 있다. 도핑 농도는 1019/cm3 이상일 수 있다.
도 11을 참조하면, 소스 영역층(161), 채널물질층(140)을 소정 패턴으로 식각하여, 소정 깊이의 복수의 트렌치를 형성하고, 소스 영역(160), 채널 영역(141)을 형성한다. 트렌치(H1)는 게이트 전극을 형성하기 위한 것으로 소스 영역(160)과 채널 영역(141)을 관통하여 제2 드리프트 영역(122) 표면이 노출되는 정도의 깊이로 형성된다. 트렌치(H2)는 소스 전극을 형성하기 위한 것으로 소스 영역(160)이 관통되어 채널 영역(141) 표면이 노출되는 정도의 깊이로 형성된다. 트렌치(H2)의 깊이는 채널 영역(141) 내부로 소정 깊이까지 형성될 수 있으며, 다만, 이에 한정되지 않고, 여기에 형성된 소스 전극이 채널 영역(141)게 직접 접촉될 수 있는 정도의 범위로 형성될 수 있다.
다음, 도 12를 참조하면, 트렌치(H1)의 내면에 게이트 절연막(180)이 형성된다. 게이트 절연막(180)은 게이트 전극이 채널 영역(141), 소스 영역(160)과 절연되게 하기 위한 것이다. 게이트 절연막(180)은 질화실리콘(SiN), 산화실리콘(SiO2), 산질화실리콘(SiON), 질화알루미늄(AlN), 산화알루미늄(Al2O3), 산질화알루미늄(AlON), 산화탄탈(Ta2O5), 산화하프늄(HfO2) 또는 기타, 고유전율(High-K)을 갖는 다양한 유전체 재료로 이루어질 수 있다. 마스크층(130)은 화학 기상 증착(CVD) 공정, 물리 기상 증착(PVD) 공정, 또는 원자층 증착(ALD) 공정에 의해 형성될 수 있다.
도 13을 참조하면, 트렌치(H1), 트렌치(H2)의 내부에 전극 물질을 도포하여, 소스 전극(S) 및 게이트 전극(G)을 형성한다. 소스 전극(S), 게이트 전극(G)은 금속, 합금, 도전성 금속 산화물 또는 도전성 금속 질화물로 형성될 수 있다.
도 14를 참조하면, 기판과 버퍼층이 제거되고, 드레인 영역(110) 하면에 드레인 전극(D)이 형성된다.
기판과 버퍼층의 제거는 예를 들어, 레이저 리프트 오프(laser lift-off) 방법에 따라 수행될 수 있다.
상술한 과정에 따라, 도 2에서 예시한 바와 같은 트렌치 MOSFET 구조의 트랜지스터가 제조될 수 있다.
도 15 내지 도 20은 다른 실시예에 따른 트랜지스터를 제조하는 방법을 설명하는 도면들이다.
본 실시예의 트랜지스터 제조방법은 예를 들어, 도 4의 트랜지스터를 제조하는 방법이 될 수 있다.
도 15의 구조는 도 6 내지 도 9의 단계에 따라 제조된 구조에 대해 식각 공정을 추가하여 얻어질 수 있다. 즉, 도 9의 구조에서 채널 층(140) 상부를 식각하여 채널 영역(142)을 형성할 수 있다.
다음, 도 16을 참조하면, 채널 영역(142) 위로 제2 드리프트 영역(122)을 추가적으로 성장시켜 채널 영역(142) 상부를 덮도록 한다.
도 17을 참조하면, 제2 드리프트 영역(122) 상부에 2DEG 유도층(165)을 형성한다.
도 18을 참조하면, 2DEG 유도층(165) 및 제2 드리프트 영역(122)을 관통하는 트렌치(H)를 형성한다. 트렌치(H)는 소스 전극을 형성하기 위한 것으로, 트렌치(H)의 깊이는 도시된 바와 같이, 채널 영역(142)의 내부의 소정 깊이까지 연장될 수 있다. 다만, 이에 한정되지 않으며, 트렌치(H) 내에 형성된 소스 전극이 채널 영역(142)과 직접 접촉할 수 있는 다양한 깊이로 형성될 수 있다.
도 19를 참조하면, 2DEG 유도층(165) 상에 소스 전극(S), 게이트 전극(G)을 형성한다. 소스 전극(S)은 2DEG 유도층(165)을 관통하여 채널 영역(142)과 직접 접촉하는 형성으로 형성될 수 있다.
도 20을 참조하면, 기판과 버퍼층이 제거되고, 드레인 영역(110)의 하면에 드레인 전극(D)이 형성되어 도 4에서 예시한 구조의 트랜지스터가 제조된다.
상술한 반도체 구조체, 이를 활용한 트랜지스터 및 트랜지스터의 제조 방법은 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 본 발명의 범위는 따라서 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
100 - 반도체 구조체
10 - 고농도층
11 - 제1 반도체 영역
13 - 마스크층
12 - 제3 반도체 영역
14 - 제2 반도체 영역
101, 102, 103 - 트랜지스터
5, 105 - 버퍼층
110 - 드레인 영역
120 - 드리프트 영역
121 - 제1 드리프트 영역
122 - 제2 드리프트 영역
130 - 마스크층
140 - 채널물질층
141, 142, 144 - 채널 영역
160 - 소스 영역
165 - 2DEG 유도층
180 - 게이트 절연막
190, 195 - 공핍 영역
SUB - 기판
S - 소스 전극
D - 드레인 전극
G - 게이트 전극

Claims (28)

  1. 기판;
    상기 기판과 제1방향으로 이격 배치된 하나 이상의 마스크층;
    상기 기판과 상기 마스크층 사이에 배치된 제1도전형의 제1 반도체 영역;
    상기 마스크층 상에 배치된 제2도전형의 제2 반도체 영역; 및
    상기 제1 반도체 영역 상에 배치된 것으로, 상기 제1방향과 다른 제2방향을 따라 PN 접합구조가 형성되도록 상기 제2반도체 영역과 접하게 형성된 상기 제1도전형의 제3 반도체 영역;을 포함하는, 반도체 구조체.
  2. 제1항에 있어서,
    상기 제3 반도체 영역은 상기 제1 반도체 영역에서 상기 마스크층이 배치되지 않은 표면으로부터 상기 제1방향으로 연장되며 상기 마스크층의 상부 영역으로 연장된 형상인, 반도체 구조체.
  3. 제1항에 있어서,
    상기 제2 반도체 영역은 상기 마스크층과 접하게 형성되는, 반도체 구조체.
  4. 제1항에 있어서,
    상기 마스크층은 반도체의 성장을 억제하는 절연 물질로 이루어지는, 반도체 구조체.
  5. 제1항에 있어서,
    상기 기판과 상기 제1 반도체 영역 사이에 배치되고, 상기 제1 반도체 영역보다 고농도로 도핑된 고농도층;을 더 포함하는, 반도체 구조체.
  6. 제1항에 있어서,
    상기 제1 반도체 영역, 제2 반도체 영역, 제3 반도체 영역은 Ⅲ-Ⅴ족 화합물 반도체를 포함하며,
    Ⅲ 족은 붕소(B), 알루미늄(Al), 갈륨(Ga), 및 인듐(In) 중에서 적어도 하나의 원소를 포함하고, Ⅴ 족은 질소 원소를 포함하는, 반도체 구조체.
  7. 제1항에 있어서,
    상기 제1 반도체 영역과 상기 제3 반도체 영역은 같은 조성의 화합물 반도체로 이루어지는, 반도체 구조체.
  8. 드레인 전극;
    상기 드레인 전극과 제1방향으로 이격 배치된 하나 이상의 마스크층;
    상기 드레인 전극과 상기 마스크층 사이에 배치된 제1 도전형의 제1 드리프트 영역;
    상기 마스크층 상에 배치된 제2 도전형의 채널 영역;
    상기 제1 드리프트 영역 상에 배치된 것으로, 상기 제1방향과 다른 제2방향을 따라 PN 접합구조가 형성되도록 상기 채널 영역과 접하게 형성된 제2 드리프트 영역;
    상기 채널 영역 상에 배치된 소스 전극; 및
    상기 제2 드리프트 영역 상에 배치된 게이트 전극;을 포함하는, 트랜지스터.
  9. 제8항에 있어서,
    상기 채널 영역은 상기 제1 드리프트 영역에서 상기 마스크층이 배치되지 않은 표면으로부터 상기 제1방향으로 연장되며 상기 마스크층의 상부 영역으로 연장된 형상인, 트랜지스터.
  10. 제8항에 있어서,
    상기 채널 영역은 상기 마스크층과 접하게 형성되는, 트랜지스터.
  11. 제8항에 있어서,
    상기 마스크층은 반도체의 성장을 억제하는 절연 물질로 이루어지는, 트랜지스터.
  12. 제8항에 있어서,
    상기 드레인 전극과 상기 제1 드리프트 영역 사이에 배치되고, 제1 도전형의 도펀트가 고농도로 도핑된 드레인 영역;을 더 포함하는, 트랜지스터.
  13. 제12항에 있어서,
    상기 드레인 영역은 상기 제1 드리프트 영역에 직접 접촉하게 형성되는, 트랜지스터.
  14. 제8항에 있어서,
    상기 제1 드리프트 영역, 채널 영역, 제2 드리프트 영역은 Ⅲ-Ⅴ족 화합물 반도체를 포함하며,
    Ⅲ 족은 붕소(B), 알루미늄(Al), 갈륨(Ga), 및 인듐(In) 중에서 적어도 하나의 원소를 포함하고, Ⅴ 족은 질소 원소를 포함하는, 트랜지스터.
  15. 제8항에 있어서,
    상기 소스 전극은 상기 채널 영역에 직접 접촉하도록 형성된, 트랜지스터.
  16. 제8항에 있어서,
    상기 채널 영역과 상기 소스 전극 사이에 배치되고 제1 도전형의 도펀트가 고농도로 도핑된 소스 영역을 더 포함하는, 트랜지스터.
  17. 제16항에 있어서,
    상기 소스 전극은 일단의 영역이 상기 소스 영역을 관통하여 상기 채널 영역에 직접 접촉하는 형상인, 트랜지스터.
  18. 제17항에 있어서,
    상기 소스 전극은 일단의 영역이 상기 소스 영역을 관통하여 상기 채널 영역의 내부로 연장된 형상인, 트랜지스터.
  19. 제8항에 있어서,
    상기 게이트 전극은 상기 채널 영역과 상기 제2 드리프트 영역에 인접하게 배치되며,
    상기 게이트 전극이 상기 채널 영역, 상기 제2 드리프트 영역과 절연되도록, 상기 게이트 전극을 둘러싸는 게이트 절연막을 더 포함하는, 트랜지스터.
  20. 제8항에 있어서,
    상기 제2 드리프트 영역과 상기 소스 전극 사이에 배치되고, 상기 제2 드리프트 영역을 이루는 반도체 물질과 다른 조성의 반도체 물질로 이루어지며, 상기 제2 드리프트 영역에 이차원 전자 가스층을 유도하는 2DEG 유도층;을 더 포함하는, 트랜지스터.
  21. 제20항에 있어서,
    상기 소스 전극은 일단의 영역이 상기 2DEG 유도층을 관통하여 상기 채널 영역과 직접 접촉하는 형상인, 트랜지스터.
  22. 제21항에 있어서,
    상기 소스 전극은 일단의 영역이 상기 2DEG 유도층을 관통하여 상기 채널 영역의 내부로 연장된 형상인, 트랜지스터.
  23. 제8항에 있어서,
    상기 제2 드리프트 영역의 두께가 상기 제1 드리프트 영역의 두께보다 두꺼운, 트랜지스터.
  24. 기판 상에 제1 도전형의 제1 드리프트 영역을 형성하는 단계;
    상기 제1 드리프트 영역 상에 하나 이상의 마스크층을 형성하는 단계;
    상기 제1 드리프트 영역에서 상기 마스크층으로 덮이지 않은 표면으로부터 반도체를 성장시켜 제2 드리프트 영역을 형성하는 단계;
    상기 마스크층 상에 제2 도전형의 채널 영역을 형성하는 단계;
    상기 채널 영역 상에 소스 전극을 형성하는 단계;
    상기 제2 드리프트 영역 상에 게이트 전극을 형성하는 단계; 및
    상기 제1 드리프트 영역 하부에 드레인 전극을 형성하는 단계;를 포함하는, 트랜지스터 제조방법.
  25. 제24항에 있어서,
    상기 기판 상에 상기 제1 드리프트 영역을 형성하기 전에,
    상기 기판 상에, 상기 제1 도전형의 도펀트가 고농도로 도핑된 드레인 영역을 형성하는 단계를 더 포함하는, 트랜지스터 제조방법.
  26. 제25항에 있어서,
    상기 제1 드리프트 영역을 형성하는 단계는 상기 드레인 영역이 상기 제1 드리프트 영역과 직접 접촉하도록 하는, 트랜지스터 제조방법.
  27. 제24항에 있어서,
    상기 채널 영역을 형성하는 단계는
    상기 마스크층에서 상기 제1 드리프트 영역으로 덮이지 않은 표면 전체를 상기 채널 영역이 덮도록 하는, 트랜지스터 제조방법.
  28. 제24항에 있어서,
    상기 소스 전극을 형성하는 단계는
    상기 소스 전극이 상기 채널 영역과 직접 접촉하도록 하는, 트랜지스터 제조방법.
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