CN105453266B - 包含阶梯结构的半导体装置 - Google Patents

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Abstract

半导体装置(例如三维存储器装置)包含存储器阵列，其包含导电层堆叠及阶梯结构。所述阶梯结构定位于所述存储器阵列的第一部分与第二部分之间且包含用于所述导电层堆叠的相应导电层的接触区域。所述存储器阵列的所述第一部分包含在所述堆叠上方沿特定方向延伸的第一多个选择栅极。所述存储器阵列的所述第二部分包含也在所述导电层堆叠上方沿所述特定方向延伸的第二多个选择栅极。本发明还揭示形成及操作此类半导体装置(包含垂直存储器装置)的方法。

Description

包含阶梯结构的半导体装置
优先权主张
本申请案主张2013年7月1日申请的标题为“包含阶梯结构的半导体装置及相关方法(SEMICONDUCTOR DEVICES INCLUDING STAIR STEP STRUCTURES,AND RELATEDMETHODS)”的第13/932,551号美国专利申请案的申请日期的权益。
技术领域
本发明的实施例涉及包含界定接触区域的阶梯结构的设备(例如三维半导体装置)，以及形成及操作此类半导体装置的相关方法。
背景技术
半导体工业不断寻求方式来生产每个存储器裸片具有更多数目的存储器单元的存储器装置。在非易失性存储器(例如NAND快闪存储器)中，增加存储器密度的一种方式是通过使用垂直存储器阵列(其也称为三维(3-D)存储器阵列)。一种类型的垂直存储器阵列包含延伸通过导电材料(例如字线板、控制栅极板)层(例如层、板)中的开口(例如孔)的半导体柱，其中电介质材料位于所述半导体柱与所述导电材料的每一结处。因此，可沿每一柱形成多个晶体管。与具有晶体管的常规平面(例如二维)布置的结构相比，垂直存储器阵列结构通过在裸片上向上(例如垂直地)建立阵列而实现更多数目的晶体管定位于单位裸片区域中。
例如，以下项中描述垂直存储器阵列及其形成方法：Kito等人的第2007/0252201号美国专利申请公开案；Tanaka等人的“Bit Cost Scalable Technology with Punch andPlug Process for Ultra High Density Flash Memory”(Symposium on VLSITechnology Digest of Technical Papers，第14页到第15页(2007年))；Fukuzumi等人的“Optimal Integration and Characteristics of Vertical Array Devices for Ultra-High Density,Bit-Cost Scalable Flash Memory”(IEDM Technical Digest，第449页到第52页(2007年))；及Endoh等人的“Novel Ultrahigh-Density Flash Memory with aStacked-Surrounding Gate Transistor(S-SGT)Structured Cell”(IEEE Transactionson Electron Devices，第50卷， 第4期，第945页到第951页(2003年4月))。
常规垂直存储器阵列包含导电材料(例如字线板)与存取线(例如字线)之间的电连接，使得可唯一地选择3-D阵列中的存储器单元用于写入操作、读取操作或擦除操作。一种形成电连接的方法包含在导电材料的边沿处形成所谓的“阶梯”结构。所述阶梯结构包含界定接触区域的个别“台阶”，在所述接触区域上方形成垂直导体以提供到相应导电材料的电接入。
期望进一步改善及减少制造此类结构的成本，以及用于减少由阶梯垂直存储器阵列覆盖的区域的替代结构及方法。此外，期望改善包含较高数目的存储器单元及导电层的结构的形成。
附图说明
图1说明包含常规阶梯结构的半导体装置结构的部分剖视透视图。
图2说明示出两个长形存储器阵列块及所述长形存储器阵列块中的每一者的纵向端处的常规阶梯结构的半导体装置结构的部分的俯视图。
图3到5说明根据本发明的实施例的半导体装置结构的存储器阵列块的不同视图。
图3说明根据本发明的实施例的包含四个阶梯结构的存储器阵列块的透视图。
图4说明由虚线A指示的图3的存储器阵列块的部分的透视图。
图5说明由虚线A指示的图3的存储器阵列块的部分的俯视图。
具体实施方式
下列描述提供特定细节(例如材料类型、材料厚度及处理条件)以提供对本发明的实施例的透彻描述。然而，所属领域的一般技术人员将了解，可在不采用此类特定细节的情况下实践本发明的实施例。实际上，可结合用于工业中的常规制造技术而实践本发明的实施例。
在下列详细描述中，参考附图，附图构成本发明的部分且在附图中以说明方式示出其中可实践本发明的特定实施例。足够详细地描述此类实施例以使所属领域的一般技术人员能够实践本发明。然而，可利用其它实施例，且可在不脱离本发明的范围的情况下作出结构、逻辑及电性变化。本文所呈现的说明并非意指任何特定***、装置或结构的实际视图，而仅仅是用于描述本发明的实施例的理想化表示。本文所呈现的图式未必按比例绘制。各种图式中的类似结构或组件可保留相同或类似编号以方便读 者；然而，编号的类似性并非意味着所述结构或组件的尺寸、组成、配置或任何其它性质需相同。
除非另外指定，否则可通过任何适合技术(其包含(但不限于)旋涂、覆盖涂覆、化学气相沉积(CVD)、原子层沉积(ALD)、等离子体增强ALD或物理气相沉积(PVD))而形成本文所描述的材料。取决于待形成的特定材料，所属领域的一般技术人员可选择用于沉积或生长所述材料的技术。虽然本文所描述及所说明的材料可形成为层，但是所述材料不限于此且可形成于其它三维配置中。
如本文所使用，涉及给定参数、性质或条件的术语“实质上”在一定程度上意味着且包含：所属领域的一般技术人员应了解，所述给定参数、性质或条件在小程度变动的情况下满足(例如在可接受制造容限内)。举例而言，取决于实质上满足的特定参数、性质或条件，所述参数、性质或条件可满足至少90％，满足至少95％或甚至满足至少99％。
如本文所使用，词组“半导体装置结构”意味着且包含用于形成半导体装置的结构、装置或***，且所述结构、装置或***可或可不以其最终形式存在于所述半导体装置中。例如，半导体装置结构可为存在于半导体装置或***的形成中的中间结构或包括半导体装置或***的至少部分的最终结构。“半导体装置结构”涵盖用于存储器、太阳能电池、发光二极管(LED)、处理器及其它装置及***(其可或可不包含一或多种半导体材料)的结构。
如本文所使用，除非上下文另外明确指示，否则任何关系术语(例如“第一”、“第二”、“在…上方”、“在…下方”、“在…上”、“在…下面”等等)用于清晰且方便地理解本发明及附图，且不意味或取决于任何特定偏好、定向或次序。
如本文所使用，术语“垂直”及“水平”是参考其中或其上形成有所描述的结构的衬底的主平面且未必由地球的重力场界定。“水平”方向是实质上平行于所述衬底的所述主平面的方向，而“垂直”方向是实质上垂直于所述衬底的所述主平面的方向。所述衬底的主平面由具有比所述衬底的其它表面相对更大的面积的所述衬底的表面(例如由常规半导体晶片衬底的实质上平坦圆形表面)界定。
如本文所使用，术语“横向”及“横向地”是指跨长形部件的宽度水平延伸且实质上垂直于所述长形部件的纵向轴的方向。除非另外规定，否则本文所指的“横向”方向是参考长形存储器阵列块。例如，长形部件的横向侧表面(即，面向横向方向的表面)可在所述长形部件的纵向端之间及在所述长形部件的垂直下表面与上表面之间沿所述长形部件延伸。
如本文所使用，词组“耦合到”是指可操作地彼此连接(例如，通过直接欧姆连接或通过间接连接(例如经由另一元件)而电连接)的元件。
本发明揭示半导体装置(例如垂直存储器装置，例如三维NAND存储器装置)，其包含界定导电材料(例如导电层(conductive tier)、导电层(conductive layer)、导电板)上的接触区域的阶梯结构，本发明还揭示形成此类装置的方法。本发明的半导体装置可包含沿存储器阵列块的横向侧表面的一或多个阶梯结构。在一些实施例中，接触区域可沿存储器阵列块定位于一个以上阶梯结构中。在一些实施例中，阶梯结构可从存储器阵列块的横向侧表面凹陷。在一些实施例中，阶梯结构可沿存储器阵列块定位于存储器阵列块的纵向端之间的纵向位置中，例如纵向定位于存储器单元的垂直串之间。因为阶梯结构可定位于内部(例如，在存储器阵列块的纵向端之间及在存储器阵列块的横向侧表面之间)，所以阶梯结构可被视为存储器阵列块的存储器阵列区域之间的“楼梯井”。沿存储器阵列块的横向侧表面定位接触区域可导致存储器阵列块中使用更大数目的导电层，而不会使存储器阵列块增加额外横向宽度(或增加最小横向宽度)。此外，存取线在物理上可彼此分离更大距离以减小相邻存取线之间的电应力，而不使存储器阵列块增加任何横向宽度(或增加最小横向宽度)。虽然本文所描述的非易失性存储器装置可特定参考NAND装置，但是本发明不受限于此且可应用于其它半导体及存储器装置。
在本说明书中，图1及2及其随附描述经提供以增强所属领域的一般技术人员对本发明的实施例的理解，且申请者不能出于任何目的而将其视为现有技术。
图1说明包含用于界定将存取线106连接到导电层105(例如导电层、导电板)的接触区域的阶梯结构120的三维(3-D)半导体装置结构100的一部分的部分剖视透视图。半导体装置结构100可包含(例如)NAND快闪存储器阵列。半导体装置结构100可包含彼此串联耦合的存储器单元103的垂直串101。垂直串101可垂直延伸且正交于导电线及导电层(例如数据线102、源极层104、导电层105、存取线106、第一选择栅极108(例如上选择栅极、漏极选择栅极(SGD))、选择线109及第二选择栅极110(例如下选择栅极、源极选择栅极(SGS)))而延伸。垂直导电接触件111可使组件如所示出般彼此电耦合，例如将选择线109电耦合到第一选择栅极108，将存取线106电耦合到导电层105，等等。半导体装置结构100还可包含定位于存储器阵列下方的控制单元112，其可包含串驱动器电路、旁通栅极、用于选择栅极的电路、用于选择导线(例如数据线102、存取线106)的电路、用于放大信号的电路及用于感测信号的电路中的至少一者。例如，控制单元112可电耦合到数据线102、源极层104、存取线106、第一选择栅极 108及第二选择栅极110。
为清晰起见，从图1省略图1中所示出的元件之间的绝缘材料。绝缘材料可由(例如)氧化物材料或另一电介质材料(如所属领域中已知)形成。导电材料及结构可由金属材料、多晶硅材料或其它掺杂或未掺杂导电材料(如所属领域中已知)形成。此外，一些组件(例如一些导电层105、存取线106、选择线109及垂直导电接触件111)也从图1省略以更清楚地示出半导体装置结构100的其它特征(例如存储器单元103的垂直串101)。例如，图1只说明四个导电层105，但是半导体装置结构100实际上可包含任何数目的导电层105，例如16个、32个或64个导电层105。此外，图1只说明存储器单元103的块的端部分以清楚地示出各种组件及电连接。实际上，存储器单元103的所述块可纵向延伸明显更大距离到图1的透视图中的右边，如下文将参考图2解释。
第一选择栅极108可沿第一方向x水平延伸(例如，从图1的透视图向左及向右)且可在垂直串101的第一端(例如上端)处耦合到存储器单元103的垂直串101的相应第一群组。第二选择栅极110可形成于实质上平坦配置中且可在存储器单元103的垂直串101的第二相对端(例如下端)处耦合到垂直串101。
数据线102(例如位线)可沿与第一选择栅极108延伸所沿的第一方向成角度(例如垂直)的第二方向y水平延伸(例如，从图1的透视图向上及向下)。数据线102可在垂直串101的第一端(例如上端)处耦合到垂直串101的相应第二群组。耦合到相应第一选择栅极108的垂直串101的第一群组可与耦合到相应数据线102的垂直串101的第二群组共享特定垂直串101。因此，可在特定第一选择栅极108与特定数据线102的相交点处选择特定垂直串101。
导电层105(例如字线板)可在相应水平面中延伸。导电层105可垂直堆叠，使得每一导电层105耦合到存储器单元103的所有垂直串101，且存储器单元103的垂直串101垂直延伸通过导电层105的堆叠。导电层105可耦合到存储器单元103的控制栅极或可形成导电层105耦合到其的存储器单元103的控制栅极。每一导电层105可耦合到存储器单元103的特定垂直串101的一个存储器单元103。
第一选择栅极108及第二选择栅极110可操作以选择特定数据线102与源极层104之间的存储器单元103的特定垂直串101。因此，可通过操作(例如通过选择)耦合到特定存储器单元103的适当第一选择栅极108、第二选择栅极110及导电层105而选择所述特定存储器单元103且使其电耦合到数据线102。
如图1中所示出，导电层105可经配置以包含沿导电层105的端(例如沿导电层105的左端，如从图1的透视图所观看)的阶梯结构120以界定通过垂直导电接触件111 将存取线106(例如字线)分别耦合到导电层105的接触区域。因此，导电层105的部分可形成为阶梯结构120的相应阶梯。阶梯结构120可为包含不同垂直高度处的接触区域(也称为“阶梯”)且沿水平方向上延伸到不同距离的结构。例如，相对较接近下伏衬底的导电层105的接触区域可水平地延伸超过相对更远离于所述下伏衬底的导电层105的接触区域。较低阶梯可水平地延伸超过下一较高阶梯足够距离以在所述较低阶梯上界定足够大的接触区域以形成耦合到所述接触区域且与所述下一较高阶梯电隔离的垂直导电接触件111。阶梯结构120可形成于存储器阵列块的纵向端处，如下文将参考图2解释。
参考图2，说明简化半导体装置结构200，其示出彼此横向相邻地布置的两个存储器阵列块250的俯视图。存储器阵列块250中的每一者可在其纵向端处包含常规阶梯结构220。常规地，许多存储器阵列块250彼此横向相邻地布置于半导体装置结构200中。除图2的存储器阵列块250示出为包含比图1的完整结构少的导电层205(为简化解释)之外，每一存储器阵列块250可类似于图1中所示出的结构。如图2中所示出，出于说明目的，每一存储器阵列块250可包含延伸通过四个导电层205(例如字线板)的垂直存储器串201。沿x方向水平延伸的第一选择栅极208(例如上选择栅极、漏极选择栅极(SGD))及沿与x方向成角度(例如垂直)的y方向水平延伸的数据线202(例如位线)可耦合到垂直存储器串201的上端。形成于每一存储器阵列块250的纵向端(例如左端，如从图2的透视图观看)处的阶梯结构220可形成使用垂直导电接触件211来将存取线206(例如字线)耦合到相应导电层205的接触区域。每一存储器阵列块250具有横向宽度W及纵向长度L，如图2中所示出。举例而言且无限制，宽度W可为约2μm到约20μm，且长度L可为约数百微米或数千微米。此外，每一块250可包含各自对应于相应第一选择栅极208的子块。例如，图2中所示出的每一块250包含两个第一选择栅极208及因此两个对应子块。
一般来说，随着3-D半导体装置技术的发展，已部分地通过形成具有较大垂直高度且具有较高数目的导电层(例如字线板)的块而提供额外特征密度(例如每单位面积的存储器单元的数目)。然而，每块的较大数目的导电层需要对应较大数目的接触区域及存取线。参考图2，出于说明目的，可通过在每一阶梯结构220中形成额外阶梯而界定额外接触区域。然而，形成额外阶梯可常规地需要以较大宽度W来形成每一存储器阵列块250，以对额外存取线206提供足够空间。此外，第一选择栅极208及每块250的对应子块(其用于唯一地存取每一块250中的所有存储器单元)的数目可随着宽度W增大而增加。例如，如果图2的每一块250包含八个导电层205及八个存取线206而非 图中所示出的四个，那么宽度W及第一选择栅极208及每块250的对应子块的数目可大致加倍以容纳额外存取线206。然而，宽度W及/或第一选择栅极208及每块250的对应子块的数目的增加是非所要的。替代地或此外，可依较小尺寸(例如节距)形成存取线206以使额外存取线206适应给定宽度W。然而，减小存取线206的大小可显著增加形成存取线206的成本，例如需要更先进且更昂贵的光刻工具。此外，(例如)归因于彼此更紧密地形成的相邻存取线206之间的增大电应力(例如跨电介质的应力)，减小存取线206的大小可引起性能问题。
参考图3到5，图中说明根据本发明的包含至少一个存储器阵列块350的半导体装置结构300的实施例。存储器阵列块350可包含(例如)沿存储器阵列块350的横向侧表面360定位于存储器阵列块350的纵向端之间而非纵向端处的一或多个阶梯结构340A、340B、340C、340D(统称为340)。此外，一或多个阶梯结构340可各自定位于存储器阵列块350的相对横向侧表面360之间。以此方式定位一或多个阶梯结构340能够使用任何数目的导电层305且不会促成存储器阵列块350的横向宽度W的增大及/或无需依较小尺寸(例如依减小节距)形成存取线306。实际上，根据本发明的存储器阵列块350的实施例能够减小横向宽度W及/或可通过依较大尺寸形成存取线306及/或使相邻存取线306之间形成有增大距离而减轻相邻存取线306之间的电应力，如下文将描述。此外，在其中依较大尺寸形成存取线306的实施例中，可减小通过存取线306的电阻。
存储器阵列块350可包含布置成垂直堆叠且由实质上平坦绝缘材料(为清晰起见，图中未示出)分离的实质上平坦的长形导电层305(例如字线板)。如图3及4中所示出，例如，存储器阵列块350可包含32个导电层305。然而，本发明不限于具有32个导电层305的存储器阵列块350。确切地说，根据本发明的存储器阵列块可包含任何数目的导电层305。举例而言且无限制，本发明的存储器阵列块可包含16个或16个以上导电层305，例如16个、32个、64个或128个导电层305。在一些实施例中，存储器阵列块350可包含32个或32个以上导电层305，例如64个或128个导电层305。
如上文所提及，一或多个阶梯结构340可定位于存储器阵列块350的纵向端之间，例如沿横向侧表面360且在存储器阵列块350的相对横向侧表面360之间。在一些实施例中，存储器阵列块350的纵向端可缺乏阶梯结构。如图3中所示出，第一阶梯结构340A可界定用于电接触导电层305的第一部分(例如最接近于下伏衬底的八个导电层305)的接触区域。第二阶梯结构340B可界定用于电接触导电层305的第二部分(例如第二接近于所述下伏衬底的八个导电层305)的接触区域。第三阶梯结构340C可 界定用于电接触导电层305的第三部分(例如第三接近于所述下伏衬底的八个导电层305)的接触区域。第四阶梯结构340D可界定用于电接触导电层305的第四部分(例如最远离于所述下伏衬底的八个导电层305)的接触区域。阶梯结构340可彼此分离一或多个结构，例如缺乏阶梯结构340的导电层305的其它部分。
虽然阶梯结构340中的每一者在图3到5中示出为界定用于导电层305中的八者的接触区域，但是本发明不限于此。举例而言且无限制，每一阶梯结构340可界定用于4个、8个、12个、16个或16个以上导电层305的接触区域。此外，虽然图3中示出4个阶梯结构340A到340D，但是可使用任何数目的阶梯结构340。例如，在一些实施例中，存储器阵列块350可包含1个、2个、3个、4个或4个以上(例如8个)阶梯结构340。例如，可基于制造及空间考虑而选择阶梯结构的数目。所属领域的一般技术人员可基于(例如)制造的复杂性及成本、导电层305的数量、存储器阵列块350的所需横向宽度W等等而选择给定存储器阵列块350中的阶梯结构340的数目及由每一阶梯结构340界定的接触区域的数目。
存储器单元的垂直串301(图5)可延伸通过导电层305，如上文参考图1的垂直串101及图2的垂直串201所讨论。第一选择栅极308(例如上选择栅极、漏极选择栅极(SGD))可沿第一水平方向沿存储器阵列块350实质上纵向地延伸且可耦合到存储器单元的垂直串301的端(例如上端)。存储器阵列块350可包含各自对应于相应第一选择栅极308的子块。此外，数据线302(例如位线)(图4及5)可沿与所述第一方向成角度(例如垂直)的第二方向跨存储器阵列块350而横向延伸且可耦合到存储器单元的垂直串301的端(例如上端)，如上文参考图1的数据线102及图2的数据线202所描述。虽然为清晰起见图3到5中未示出，但是存储器阵列块350可包含类似于图1的第二选择栅极110的第二选择栅极。例如，第一选择栅极308中的每一者可为耦合到数据线302的第一选择晶体管的控制栅极。
一或多个阶梯结构340中的至少一者可定位于存储器阵列块350的纵向端之间。阶梯结构340中的至少一者可在由存储器阵列块350界定的存储器阵列的第一部分与第二部分之间。所述存储器阵列的所述第一部分可包含第一多个第一选择栅极308且所述存储器阵列的所述第二部分可包含第二多个第一选择栅极308。第一选择栅极308中的每一者可在导电层305的堆叠上方沿特定方向(例如纵向)延伸。因此，在一些实施例中，阶梯结构340中的至少一者可纵向定位于(例如直接定位于)垂直串301(图5)的第一部分(即，群组)与垂直串301的第二不同部分(即，群组)之间。例如，如图5中所示出，阶梯结构340C可纵向定位于图5的左边上的垂直串301的第一部分与图5的右 边上的垂直串301的第二部分之间。因此，从存储器阵列块350的一个纵向端行进到相对纵向端，可通过使包含第一选择栅极308的存储器阵列区域370与缺乏第一选择栅极308的阶梯区域380交替而界定存储器阵列块350(参阅图3到5)。存储器阵列区域370可包含存储器单元的垂直串301及第一选择栅极308，而阶梯区域380可不包含存储器单元的垂直串301且不包含第一选择栅极308。
由一或多个阶梯结构340中的每一者界定的接触区域可沿与第一选择栅极308在导电层305的堆叠上方延伸所沿的方向相同的方向对准。在导电层305的堆叠上方延伸的第一选择栅极308可具有集体横向宽度(例如沿正交于导电层305延伸所沿的特定方向的方向的宽度)。一或多个阶梯结构340中的每一者还可具有横向宽度(例如沿正交于存储器阵列块350延伸所沿的方向的方向的宽度)，其可小于第一选择栅极308的所述集体横向宽度。
因此，本发明的实施例包含半导体装置结构，其包含由导电层的长形堆叠界定的至少一个存储器阵列块。所述至少一个存储器阵列块包含定位于所述存储器阵列块的纵向端之间的一或多个阶梯结构。所述一或多个阶梯结构界定用于电接触导电层的所述长形堆叠的相应导电层的接触区域。所述一或多个阶梯结构还纵向定位于存储器单元的垂直串的第一部分与存储器单元的垂直串的第二部分之间。
此外，本发明的实施例包含半导体装置结构，其包含彼此横向相邻的长形存储器阵列块。所述存储器阵列块中的每一者包含由电绝缘材料分离的水平导电层的垂直堆叠及由所述导电层的部分界定的至少一个阶梯结构。所述至少一阶梯结构沿所述存储器阵列块的横向侧定位且定位于所述存储器阵列块的相对横向侧表面之间以提供到水平导电层的所述垂直堆叠的相应导电层的电接入。
存取线306可将相应导电层305电耦合到可定位于存储器阵列块350下方的一或多个控制单元312。一或多个控制单元312中的每一者可包含以下至少一者：串驱动器电路、旁通栅极、用于选择栅极的电路、用于选择导线(例如数据线302、存取线306)的电路、用于放大信号的电路及用于感测信号的电路。例如，一或多个控制单元312可包含电耦合到存取线306以选择(例如)导电层305中的所需者的晶体管(例如所谓的“旁通栅极”)。
如图4中所示出，在一些实施例中，存取线306可包含下水平部分306A、上水平部分306B、横向外垂直部分311A及横向内垂直部分311B。下水平部分306A可耦合到一或多个控制单元312及相应外垂直部分311A且延伸于一或多个控制单元312与相应外垂直部分311A之间。外垂直部分311A可耦合到下水平部分306A及上水平部分 306B且延伸于下水平部分306A与上水平部分306B之间。上水平部分306B可耦合到外垂直部分311A及内垂直部分311B且延伸于外垂直部分311A与内垂直部分311B之间。内垂直部分311B可耦合到上水平部分306B及阶梯结构340的相应导电层305且延伸于上水平部分306B与阶梯结构340的相应导电层305之间。因此，存取线306可在一或多个控制单元312与阶梯结构340的相应导电层305之间形成电连接以提供到导电层305的电接入以(例如)读取、写入或擦除与垂直串301的存储器单元相关联的数据。
如图4及5中所示出，阶梯结构340的横向侧表面362可从由存储器阵列块350的横向侧表面360界定的平面朝向存储器阵列块350的中心凹陷以(例如)使存取线306的外垂直部分311A能够沿横向侧表面360定位而不使存储器阵列块350增加显著宽度W(如果存在)。存取线306的外垂直部分311A可在平行于由存储器阵列块350的横向侧表面360界定的平面的平面中对准。在一些实施例中，存取线306的外垂直部分311A可定位于由存储器阵列块350的相对横向侧表面360界定的平面之间。
因此，本发明的实施例还包含半导体装置结构，其包含沿水平方向延长的至少一个三维存储器阵列块。所述至少一个三维存储器阵列块包含导电层的垂直堆叠、横向侧表面及至少一个阶梯结构。所述至少一个阶梯结构包含导电层的所述垂直堆叠的导电层的至少部分的接触区域。所述至少一个阶梯结构从所述至少一个三维存储器阵列块的所述横向侧表面凹陷。
阶梯结构340可只跨存储器阵列块350的宽度W的部分横向延伸。因此，横向(即，沿横向跨存储器阵列块350的方向，图5的视图中的上下方向)相邻于每一阶梯结构340的存储器块阵列350的阶梯部分380的部分可不包含阶梯结构340且可包含存储器阵列块350的所有导电层305。因此，阶梯部分380的纵向相对侧上的存储器阵列区域370的所有相应导电层305可连续且通过阶梯部分380而彼此电连通。
如图3及4中所示出，两个控制单元312可与每一阶梯结构340相关联。第一控制单元312可定位于(例如至少部分定位于)第一存储器阵列区域370下方，且第二不同控制单元312可定位于(例如至少部分定位于)第二存储器阵列区域370下方，如图3中所示出。第一控制单元312可电耦合到与阶梯结构340相关联的存取线306的前半部分(例如四个)，且第二不同控制单元312可电耦合到与阶梯结构340相关联的存取线的后半部分(例如四个)。因此，只有与阶梯结构340中的一者相关联的存取线306的下水平部分306A的一半(例如四个)可跨存储器阵列块350的宽度W而定位。因此，相邻存取线306的下水平部分306A可彼此分开更大距离以相较于与定位于存储器阵列块的纵 向端处的阶梯结构(例如图1中所示出的阶梯结构120)相关联的存取线而减轻电应力且降低制造成本。例如，如果根据图1的存储器阵列块包含16个导电层105，那么存储器阵列块的宽度及第一选择栅极108的数目将需要足以容纳至少16个存取线106。为了依相对较小宽度且使用较少第一选择栅极108来形成图1的存储器阵列块，存取线106将依小尺寸形成且彼此相对较接近，如上文所解释。因此，本发明的实施例可实现更灵活地设计及形成存取线306及其间隔。
此外，相邻存取线306的垂直部分311A、311B与上水平部分306B之间的间隔可大于与定位于存储器阵列块的纵向端处的阶梯结构相关联的相邻存取线之间的间隔。如图3到5中所示出，由阶梯结构340中的每一者界定的接触区域可实质上平行于存储器阵列块350的纵向长度且实质上平行于由存储器阵列块350的横向侧表面360界定的平面而对准。与阶梯结构340中的每一者相关联的存取线306的上水平部分306B可从阶梯结构340上方朝向由横向侧表面360界定的平面横向延伸且实质上垂直于由横向侧表面360界定的平面而延伸。阶梯结构的长度LSS(图5)可根据期望调整以提供足够空间来形成存取线306，使得电应力及制造成本降低或维持在相对较低水平，且总体上未使存储器阵列块350增加显著宽度W及/或第一选择栅极308及对应子块的数目，或甚至同时减小存储器阵列块350的宽度W及/或第一选择栅极308及对应子块的数目。举例而言且无限制，与32个导电层相关联的常规存取线在所述存取线之间形成有小于100nm(例如约45nm)的距离，而根据本发明的相邻存取线306可分离至少约100nm(例如200nm、300nm、500nm或1μm)的距离。无论存储器阵列块350中所包含的导电层305的数目如何，都可存在此类有利配置。
虽然图4说明定位于阶梯结构340C下方且纵向相邻于阶梯结构340C(例如至少部分直接定位于相应存储器阵列块370下方)的两个控制单元312，但是本发明中包含其它配置。例如，一或多个控制单元312可直接定位于阶梯结构340C下方(即，在相同于阶梯结构340C的沿存储器阵列块350的长度的纵向位置处)。在此类实施例中，存取线306的下水平部分306A可只沿从一或多个控制单元312到外垂直部分311A的横向方向延伸。换句话来说，下水平部分306A可不包含平行于存储器阵列块350的纵向长度而纵向延伸的任何部分。替代地，下水平部分306A可被省略且外垂直部分311A可直接耦合到一或多个控制单元312。
因为使用阶梯结构340来代替存储器阵列块350的纵向端处的阶梯结构，所以根据本发明的存储器阵列块350的总纵向长度可相同于、小于或只略微大于在纵向端处包含阶梯结构的常规存储器阵列块，即使每一阶梯结构340的长度LSS经增大以对存取 线306提供额外空间，如上文所描述。存储器阵列块350的任何此加长均无益于减小存储器阵列块350的宽度W及/或提供由本发明的实施例实现的存取线306之间的增加空间。
再次参考图4及5，第一选择栅极308(例如上选择栅极、漏极选择栅极(SGD))可在导电层305的堆叠上方纵向延伸。在一些实施例中，第一选择栅极308可直接在导电层305的堆叠上方延伸且只在存储器阵列块350的一或多个部分上方相邻于导电层305的堆叠而延伸，例如在存储器阵列块350的存储器阵列部分370上方且相邻于存储器阵列块350的存储器阵列部分370而延伸。然而，归因于阶梯结构340及存取线306中的一或多者的位置，第一选择栅极308无法在存储器阵列块350的阶梯区域380上方延伸。在阶梯区域380中，一或多个电线328可用于将第一存储器阵列部分370上方的第一选择栅极308的第一部分电耦合到阶梯区域380的纵向相对侧上的第二存储器阵列部分370上方的第一选择栅极308的第二部分的相应第一选择栅极308。一或多个电线328可在横向上足够薄以围绕阶梯结构340及/或存取线306布线。
如图4及5中所示出，存储器阵列块350可包含彼此横向相邻的8个第一选择栅极308及对应子块。与图1的结构相比，较少第一选择栅极308及对应子块可用于给定数目的导电层305。例如，如果图1的结构包含32个导电层105，那么阶梯结构120的宽度可足以将至少16个第一选择栅极108及对应子块定位于所述结构上方。然而，如果相同数目的32个导电层305用于图4及5的结构中，那么存储器阵列块350的宽度W可只足够用于8个或更少(例如4个)第一选择栅极308及对应子块。因此，本发明的实施例包含半导体装置结构300，其包含可具有至少32个导电层及至多8个第一选择栅极308及对应子块(例如具有64个导电层305及8个第一选择栅极及对应子块)的存储器阵列块350。举例而言且无限制，本发明的存储器阵列块350可包含至少32个导电层305且具有约5μm或更小(例如约3μm或更小)的横向宽度W。在一些实施例中，存储器阵列块350可包含64个或64个以上导电层305且具有约2μm或更小的横向宽度W。存储器阵列块350中的每一者的减小宽度W可导致用于唯一地存取存储器阵列块350中的所有存储器单元的更少第一选择栅极308及对应子块。
因此，本发明的实施例包含垂直存储器装置，其包含：至少一个长形垂直存储器阵列块，所述长形垂直存储器阵列块包含存储器单元的垂直串；及至少一个阶梯结构，其包含其相应导电层的接触区域。所述至少一个垂直存储器阵列块可包含用于选择存储器单元的至少32个导电层且可具有约5μm或更小的横向宽度。存储器单元的所述垂直串可延伸通过所述至少32个导电层。
此外，本发明的实施例包含半导体存储器装置，其包含：至少一个存储器阵列块，所述存储器阵列块包含至少16个导电层；及至少两个阶梯结构，其界定到所述至少16个导电层的接触区域。所述至少两个阶梯结构定位于所述至少一个存储器阵列块的纵向端之间。至少16个存取线电耦合到由所述至少两个阶梯结构界定的相应接触区域。所述至少一个存储器阵列块的一部分缺乏阶梯结构且定位于所述至少两个阶梯结构之间。
本发明的额外实施例包含半导体装置，其包含存储器阵列。所述存储器阵列可包含导电层堆叠及所述存储器阵列的第一部分与第二部分之间的阶梯结构。所述阶梯结构可包含用于所述导电层堆叠的相应导电层的接触区域。所述存储器阵列的所述第一部分可包含第一多个选择栅极。所述第一多个选择栅极中的每一选择栅极可在所述导电层堆叠上方沿特定方向延伸。所述存储器阵列的所述第二部分可包含第二多个选择栅极。所述第二多个选择栅极中的每一选择栅极也可在所述导电层堆叠上方沿所述特定方向延伸。
举例而言且无限制，可使用常规半导体制造技术来形成本发明的半导体装置结构300。例如，可使用常规材料形成技术(例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、旋涂或其组合)来形成交替的导电层305及绝缘材料。导电层305可图案化成长形结构以最终界定存储器阵列块350。如果需要，所述长形结构的部分可从其横向侧表面360凹陷以形成具有凹陷横向侧表面362的阶梯结构340，如上文所解释。可通过用第一掩模(其可为所谓的“硬掩模”)覆盖导电层305的堆叠的上导电层305的部分而形成阶梯结构340。可在阶梯结构340的所要位置处(例如在待形成的存储器阵列块350的纵向端(例如沿横向侧表面360)之间)穿过所述第一掩模形成一或多个孔隙。可(例如)通过使用第二掩模而经由所述第一掩模中的所述孔隙形成阶梯结构340中的每一者。可使用所述第一掩模及所述第二掩模来移除一或多对导电材料305及绝缘材料以保护待保留的结构的部分，所述第二掩模可水平凹陷，且可重复材料移除及凹陷操作，直到形成所需数目的接触区域(例如阶梯)为止，如所属领域中已知。
可在上文所描述的位置及配置中使用常规半导体制造技术来形成结构的其它元件(例如一或多个控制单元312、存取线306、第一选择栅极308、数据线302、存储器单元的垂直串301等等)。
因此，本发明包含形成半导体装置结构的方法。根据此类方法，导电层及绝缘材料的交替堆叠经形成及图案化以形成至少一个长形存储器阵列块。一或多个阶梯结构形成于所述至少一个长形存储器阵列块的纵向端之间及所述至少一个长形存储器阵列 块的横向侧表面之间以界定导电层及绝缘材料的所述交替堆叠的相应导电层的接触区域。
本发明还包含形成半导体装置的方法，其可包含：形成包含导电层堆叠的存储器阵列；及将阶梯结构定位于所述存储器阵列的第一部分与第二部分之间。可由所述阶梯结构界定用于所述导电层堆叠的相应导电层的接触区域。可在所述存储器阵列的所述第一部分上方形成第一多个选择栅极以在所述导电层堆叠上方沿特定方向延伸。可在所述存储器阵列的所述第二部分上方形成第二多个选择栅极以在所述导电层堆叠上方沿所述特定方向延伸。
操作半导体装置的方法包含：存取三维存储器阵列块(例如图3到5中所示出的存储器阵列块350)的存储器单元。可通过执行读取操作、写入操作及擦除操作中的一或多者而存取所述存储器单元。如上文详细所描述，存储器阵列块350可由导电层的长形堆叠界定且可包含界定用于电接入相应导电层305的接触区域的至少一个阶梯结构340。至少一个阶梯结构340可纵向定位于存储器单元的垂直串301的第一部分(例如图5的左边的垂直串301的部分)与垂直串301的第二部分(例如图5的右边的垂直串301的部分)之间。
可通过将电压施加到电耦合到所需存储器单元的存取线306而部分地完成存储器单元的存取。施加到存取线306的特定电压可基于(例如)是否读取、写入或擦除存储器单元。例如，在读取操作期间，通过导电层305而电耦合到所需存储器单元的存取线306可被偏压到低(例如接地)电压，而通过包含待存取的存储器单元的其它导电层305而电耦合到垂直串301中的其它存储器单元的存取线306可被偏压到相对较高电压(例如5伏)以引起所述其它存储器单元导电，无论其数据状态如何。因此，跨垂直串301的电压可取决于读取存储器单元是否处于充电状态(例如，导致所述读取存储器单元的高导电率，导致跨垂直串301的低电压)或非充电状态(例如，导致所述读取存储器单元的低导电率或不导电，导致跨垂直串301的高电压)中。
在写入操作期间，通过导电层305而电耦合到所需存储器单元的存取线306可被偏压到足以将电荷驱动到所述存储器单元的浮动栅极中的高电压(例如高于约12伏)，而通过包含待存取的存储器单元的其它导电层305而电耦合到垂直串301中的其它存储器单元的存取线306可被偏压到不足以将电荷驱动到所述其它存储器单元的浮动栅极中的相对较低电压(例如约5伏)。
在擦除操作期间，可在实质上相同时间(例如同时)擦除存储器单元的群组(例如存储器阵列块350的所有存储器单元)。例如，可将存储器阵列块350的源极层偏压到高 电压(例如高于约12伏)且可将存储器阵列块350的多个存取线306及对应导电层305偏压到足以驱动来自被擦除的存储器阵列块350中的存储器单元中的每一者的浮动栅极的电荷的较低电压(例如接地)。
根据本发明的操作半导体装置的方法可提供优于常规方法(其可包含将电压施加到存取线)的至少一些优点。例如，无论在存储器单元的存取操作期间施加到存取线306的电压电平如何，起因于本发明的实施例的存取线306之间的间隔(如上文所讨论)可减小原本可在存取线306相对更紧密地形成在一起时存在的相邻存取线306之间的电应力(例如噪音)。
因此，本发明包含操作半导体装置的方法。根据此类方法，可存取三维存储器阵列块的存储器单元。所述三维存储器阵列块由导电层的长形堆叠界定且包含定位于所述三维存储器阵列块的纵向端之间的至少一个阶梯结构。所述至少一个阶梯结构界定用于电接入导电层的所述长形堆叠的相应导电层的接触区域。所述至少一个阶梯结构还纵向定位于包含所述存取存储器单元的存储器单元的垂直串的第一部分与存储器单元的垂直串的第二部分之间。
上文所描述及附图中所说明的本发明的实施例不限制本发明的范围，因为此类实施例仅仅是本发明的实施例的实例。本发明由随附权利要求书及其合法等效物界定。任何等效实施例在本发明的范围内。实际上，所属领域的一般技术人员将从所述描述明白本发明的各种修改及本文所示出及所描述的修改(例如所描述的元件的替代有用组合)。此类修改及实施例也落于随附权利要求书及其合法等效物的范围内。

Claims (14)

1.一种半导体装置，其包括存储器阵列块，所述存储器阵列块包括包含连续导电层堆叠的多个导电层及所述存储器阵列块的第一部分与第二部分之间的阶梯结构，所述连续导电层堆叠中的每一导电层都是连续导电层，其中所述阶梯结构不包含选择栅极，其中所述阶梯结构包含用于所述连续导电层堆叠的相应连续导电层的接触区域，且其中：
所述存储器阵列块的所述第一部分包括第一多个选择栅极，其中所述第一多个选择栅极中的每一选择栅极在所述连续导电层堆叠上方沿一方向延伸；及
所述存储器阵列块的所述第二部分包括第二多个选择栅极，其中所述第二多个选择栅极中的每一选择栅极也在所述连续导电层堆叠上方沿所述方向延伸。
2.根据权利要求1所述的半导体装置，其中所述阶梯结构的所述接触区域沿所述方向对准。
3.根据权利要求1所述的半导体装置，其中所述第一多个选择栅极及所述第二多个选择栅极沿正交于所述方向的另一方向各自具有集体宽度，且其中沿所述另一方向的所述阶梯结构的宽度小于所述集体宽度。
4.根据权利要求1所述的半导体装置，其中所述阶梯结构的所述接触区域包括用于所述连续导电层堆叠的非所有所述导电层的接触区域。
5.根据权利要求4所述的半导体装置，其中所述阶梯结构包括第一阶梯结构且所述接触区域包括用于所述连续导电层堆叠的第一多个连续导电层的第一接触区域，所述半导体装置进一步包括所述存储器阵列块的所述第二部分与所述存储器阵列块的第三部分之间的第二阶梯结构，其中所述第二阶梯结构包括用于所述连续导电层堆叠的第二多个连续导电层的第二接触区域。
6.根据权利要求5所述的半导体装置，其中所述第一多个选择栅极中的每一选择栅极耦合到所述第二多个选择栅极中的相应选择栅极。
7.根据权利要求5所述的半导体装置，其中所述存储器阵列块的所述第三部分包括第三多个选择栅极，其中所述第三多个选择栅极中的每一选择栅极也在所述连续导电层堆叠上方沿所述方向延伸。
8.根据权利要求7所述的半导体装置，其中所述第一多个选择栅极中的每一选择栅极耦合到所述第二多个选择栅极中的相应选择栅极，且其中所述第二多个选择栅极中的每一选择栅极耦合到所述第三多个选择栅极中的相应选择栅极。
9.根据权利要求5所述的半导体装置，其进一步包括所述存储器阵列块的所述第三部分与所述存储器阵列块的第四部分之间的第三阶梯结构，其中所述第三阶梯结构包括用于所述连续导电层堆叠的第三多个导电层的第三接触区域。
10.根据权利要求9所述的半导体装置，其进一步包括：
第一控制单元，其位于所述存储器阵列块的所述第一部分下方且耦合到所述第一多个连续导电层的第一部分；
第二控制单元，其位于所述存储器阵列块的所述第二部分下方且耦合到所述第一多个连续导电层的第二部分；
第三控制单元，其位于所述存储器阵列块的所述第二部分下方且耦合到所述第二多个连续导电层的第一部分；
第四控制单元，其位于所述存储器阵列块的所述第三部分下方且耦合到所述第二多个连续导电层的第二部分；
第五控制单元，其位于所述存储器阵列块的所述第三部分下方且耦合到所述第三多个连续导电层的第一部分；及
第六控制单元，其位于所述存储器阵列块的所述第四部分下方且耦合到所述第三多个连续导电层的第二部分。
11.根据权利要求10所述的半导体装置，其中所述控制单元包括旁通栅极。
12.根据权利要求9所述的半导体装置，其进一步包括所述存储器阵列块的所述第四部分与所述存储器阵列块的第五部分之间的第四阶梯结构，其中所述第四阶梯结构包括用于所述连续导电层堆叠的第四多个连续导电层的第四接触区域。
13.根据权利要求1所述的半导体装置，其中所述存储器阵列块包括子块，其中所述子块中的每一者对应于所述第一多个选择栅极中的相应选择栅极及所述第二多个选择栅极中的相应选择栅极，且其中所述存储器阵列块的所述第一部分进一步包括存储器单元的第一多个垂直串，且其中所述存储器阵列块的所述第二部分进一步包括存储器单元的第二多个垂直串。
14.根据权利要求1所述的半导体装置，其进一步包括：
第一多个数据线，其位于所述第一多个选择栅极上方，其中所述第一多个数据线中的每一数据线沿正交于所述方向的另一方向延伸；及
第二多个数据线，其位于所述第二多个选择栅极上方，其中所述第二多个数据线中的每一数据线也沿所述另一方向延伸，
其中所述第一多个选择栅极包括耦合到所述第一多个数据线的第一选择晶体管的控制栅极，且其中所述第二多个选择栅极包括耦合到所述第二多个数据线的第二选择晶体管的控制栅极。
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