CN105379110A - 并联谐振电路 - Google Patents

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Abstract

本发明提供一种并联谐振电路，其能够以低功耗实现失真特性及饱和特性良好的并联谐振电路。因此，在与第1电源电压(Vdd1)连接的并联谐振电路(20)中，可变电阻部(VR)由1个支路或多个支路的并联连接构成，各支路具有电阻(R1、R2、…、Rn)与MOS开关(SW1、SW2、…、SWn)的串联电路(n是1以上的整数)。第2电源的电源电压(Vdd2)比第1电源电压(Vdd1)高，该第2电源供给提供给各个MOS开关的栅极的控制信号的电源且向各个MOS开关供给背栅电压。

Description

并联谐振电路
技术领域
本发明涉及利用于调谐器***等中的并联谐振电路。
背景技术
在接收由多个频道构成的发送信号后选择期望的频道来进行解调的调谐器***中，要求低的失真特性。例如，日本的地面数字电视广播(ISDB-T)每1个频道在6MHz的信号频带内由第13频道(473.143MHz)至第52频道(707.143MHz)的总计40个频道构成，在调谐器***中，在各接收频道中对于干扰频道输入电平要求50dBc以上的耐干扰波特性。
为了实现这样的接收特性，在调谐器***中，在初级的低噪音放大器中，大多通过根据接收频道来使中心频率发生变化的并联谐振电路，去除干扰波。另一方面，对于移动终端等而言低功耗也很重要。
根据某一现有技术，将电感部、可变电容部和可变电阻部并联连接而成的并联谐振电路构成放大电路，作为跨导(transconductance)放大器的负载。可变电阻部并联连接多个支路而成，各支路具有电阻与MOS开关的串联电路。可变电容部也同样将多个支路并联连接而成，各支路具有电容与MOS开关的串联电路(参照非专利文献1)。
在先技术文献
非专利文献
非专利文献1：Y.Kanazawaetal.，″A130Mto1GHzDigitallyTunableRFLC-TrackingFilterforCMOSRFreceivers"，IEEEAsianSolid-StateCircuitsConference，Nov.2008，pp.469-472
发明内容
发明要解决的课题
如上述那样将并联谐振电路作为跨导放大器的负载来构成放大电路的情况下，放大电路的输出电压Vo是交流分量Vac与该放大电路的电源电压Vdd重叠的电压。并且，Vdd被输入到可变电阻部的截止状态的PMOS开关的栅极。此时的输出电压Vo与截止状态的PMOS开关的栅极-源极间电压Vgs的关系为：
Vgs＝Vdd-Vo＝Vdd-(Vdd+Vac)＝-Vac。
但是，若交流分量Vac变成构成PMOS开关的晶体管的阈值电压Vth以上，则截止状态的PMOS开关暂时成为导通状态。由此，输出阻抗的变动较大，放大电路的失真特性以及饱和特性恶化。此外，除了栅极-源极间以外，向源极-背栅(backgate)间的寄生二极管施加正向偏压引起的阻抗的变动也会成为使失真特性以及饱和特性恶化的原因。并且，若为了降低功耗而使用阈值电压Vth低的晶体管，则这些变动会变得更加显著。
本发明的目的在于，以低功耗实现失真特性以及饱和特性良好的并联谐振电路。
解决课题的手段
为了实现上述目的，根据本发明的某一观点，在并联连接电感部、电容部和可变电阻部且连接第1电源而构成的并联谐振电路中，所述可变电阻部由1个支路或者多个支路的并联连接构成，各个所述支路具有电阻与MOS开关的串联电路，供给提供给各个所述MOS开关的栅极的控制信号的电源且向各个所述MOS开关供给背栅电压的第2电源的电源电压比所述第1电源的电源电压高。
根据本发明的其他观点，在并联连接电感部与可变电容部且连接第1电源而构成的并联谐振电路中，并联连接多个支路而构成所述可变电容部，各个所述支路具有电容与MOS开关的串联电路，供给提供给各个所述MOS开关的栅极的控制信号的电源且向各个所述MOS开关供给背栅电压的第2电源的电源电压比所述第1电源的电源电压高。
发明效果
根据本发明，由于增大了MOS开关的栅极电压以及背栅电压，因此该MOS开关容易维持截止状态，因而并联谐振电路的失真特性以及饱和特性得到改善。
附图说明
图1是将本发明的第1实施方式所涉及的并联谐振电路构成为跨导放大器的负载的放大电路的电路图。
图2是表示图1中的可变电容部的详细结构例的电路图。
图3是表示图1中的可变电容部的另一详细结构例的电路图。
图4是表示图1中的电阻值控制电路的详细结构例的电路图。
图5是表示将本发明的第2实施方式所涉及的并联谐振电路构成为差动型跨导放大器的负载的放大电路的电路图。
图6是表示图5中的可变电容部的详细结构例的电路图。
图7是表示图5中的可变电容部的另一详细结构例的电路图。
图8是表示图5中的可变电容部的又一详细结构例的电路图。
图9是作为可变放大电路具备图1或图5的放大电路的调谐器***的框图。
具体实施方式
以下，基于附图来详细说明本发明的实施方式。
《第1实施方式》
图1是将本发明的第1实施方式所涉及的并联谐振电路构成为跨导放大器的负载的放大电路的电路图。图1的放大电路由跨导放大器10、并联谐振电路20和电阻值控制电路30构成。Vin是放大电路的输入电压，Vo是放大电路的输出电压。
并联谐振电路20由电感部L、可变电容部VC和可变电阻部VR并联连接而成，并联谐振电路20***到第1电源的电源电压(以下，称为第1电源电压)Vdd1与Vo之间。可变电阻部VR由n个(n是1以上的整数)支路的并联连接构成，第1支路由PMOS开关SW1与电阻R1的串联电路构成，第2支路由PMOS开关SW2与电阻R2的串联电路构成，第n支路由PMOS开关SWn与电阻Rn的串联电路构成。n根电阻R1、R2、…、Rn的各自的电阻值被进行互不相同的加权。
向电阻值控制电路30经由ESD(electro-staticdischarge，静电放电)对策用电阻Resd而供给第2电源的电源电压(以下，称为第2电源电压)Vdd2，使得生成提供给PMOS开关SW1、SW2、…、SWn的各个栅极的控制信号。此外，向PMOS开关SW1、SW2、…、SWn的各个背栅也经由ESD对策用电阻Resd而供给Vdd2。并且，构成各个PMOS开关SW1、SW2、…、SWn的晶体管的耐压比构成跨导放大器10的MOS晶体管的耐压高，以便提高ESD耐性。这里，Vdd2＞Vdd1，例如Vdd2＝3.3V，Vdd1＝1.8V。
如图1中例示的那样，只有第2支路的PMOS开关SW2被电阻值控制电路30提供变成截止状态的控制信号群。放大电路的输出电压Vo在Vdd1上重叠交流分量Vac。因此，截止状态的PMOS开关SW2的栅极-源极间电压Vgs可表示为：
Vgs＝Vdd2-Vo
＝Vdd2-(Vdd1+Vac)
＝-Vac+(Vdd2-Vdd1)。
这样，与现有技术相比，PMOS开关SW2与2个电源电压之差(Vdd2-Vdd1)相应地更难以被接通，因此放大电路的失真特性以及饱和特性得以改善。此外，由于不会使源极-背栅间的寄生二极管导通，因此PMOS开关SW1、SW2、…、SWn的各个背栅也与Vdd2连接。
另外，不需要MOS开关与n根电阻R1、R2、…、Rn的全部都串联连接。
图2是表示图1中的可变电容部VC的详细结构例的电路图。图2的可变电容部VC被***到Vdd1与Vo之间，将m个(m是2以上的整数)支路并联连接而成，第1支路由PMOS开关CSW1与电容C1的串联电路构成，第2支路由PMOS开关CSW2与电容C2的串联电路构成，第m支路由PMOS开关CSWm与电容Cm的串联电路构成。m个电容C1、C2、…、Cm的各自的电容值被进行互不相同的加权。由电容值控制电路40生成提供给PMOS开关CSW1、CSW2、…、CSWm的各自的栅极的控制信号。Vdd1既是电容值控制电路40的电源电压，还被提供给PMOS开关CSW1、CSW2、…、CSWm的各个背栅。
根据图2的结构，能够实现并联谐振电路20的可变的谐振频率。另外，不需要MOS开关与m个电容C1、C2、…、Cm的全部都串联连接。
图3是表示图1中的可变电容部VC的另一详细结构例的电路图。在图3中，与图2相比，PMOS开关CSW1、CSW2、…、CSWm与电容C1、C2、…、Cm的位置反转。此外，与所述电阻值控制电路30同样，电容值控制电路40经由ESD对策用电阻Resd而被供给Vdd2(＞Vdd1)，以生成提供给PMOS开关CSW1、CSW2、…、CSWm的各个栅极的控制信号。此外，对于PMOS开关CSW1、CSW2、…、CSWm的各个背栅也经由ESD对策用电阻Resd来供给Vdd2。并且，构成各个PMOS开关CSW1、CSW2、…、CSWm的晶体管是高耐压MOS晶体管。
根据图3的结构，能够抑制可变电容部VC中因MOS开关引起的失真特性以及饱和特性的恶化。
图4是表示图1中的电阻值控制电路30的详细结构例的电路图。图4的电阻值控制电路30由在第3电源的电源电压(以下，称为第3电源电压)Vdd3下工作的逻辑电路31、和基于逻辑电路31的输出在Vdd2下工作且输出PMOS开关SW1、SW2、…、SWn的各个栅极控制信号的电平移位器(levelshifter)32构成。在此，Vdd3≤Vdd1，例如Vdd3＝1.2V。
根据图4的结构，能够实现低功耗。另外，图3中的电容值控制电路40也能够通过与图4相同的结构实现。
《第2实施方式》
图5是表示将本发明的第2实施方式所涉及的并联谐振电路构成为差动型跨导放大器的负载的放大电路的电路图。Vinp以及Vinn是放大电路的差动输入电压，Vop以及Von是放大电路的差动输出电压。
在图5中，与跨导放大器10是差动型的情况对应地，并联谐振电路20也是差动结构。第1，在Vop与Vdd1之间连接正侧的电感器Lp，在Vdd1与Von之间连接负侧的电感器Ln。其次，可变电阻部VR由n个(n是1以上的整数)支路的并联连接构成，第1支路由电阻R1p、PMOS开关SW1和电阻R1n的串联电路构成，第2支路由电阻R2p、PMOS开关SW2和电阻R2n的串联电路构成，第n支路由电阻Rnp、PMOS开关SWn和电阻Rnn的串联电路构成。其它方面与图1相同，电阻值控制电路30经由ESD对策用电阻Resd而被供给Vdd2(＞Vdd1)，以生成提供给PMOS开关SW1、SW2、…、SWn的各个栅极的控制信号。此外，也经由ESD对策用电阻Resd来向PMOS开关SW1、SW2、…、SWn的各个背栅供给Vdd2。并且，分别构成PMOS开关SW1、SW2、…、SWn的晶体管是高耐压MOS晶体管。
根据图5的结构，除了第1实施方式的效果以外，还通过采用差动结构来改善2次失真特性、干扰噪声耐性。
图6是表示图5中的可变电容部VC的详细结构例的电路图。图6的可变电容部VC被***到Vop与Von之间，将m个(m是2以上的整数)支路并联连接而成，第1支路由电容C1p、NMOS开关CSW1和电容C1n的串联电路构成，第2支路由电容C2p、NMOS开关CSW2和电容C2n的串联电路构成，第m支路由电容Cmp、NMOS开关CSWm和电容Cmn的串联电路构成。其它方面与图2相同。
图7是表示图5中的可变电容部VC的另一详细结构例的电路图。其中，省略了第1支路以外的支路的图示。与图6的情况同样地，图7所示的支路不仅是由电容C1p、NMOS开关CSW1和电容C1n的串联电路构成，还具备用于减小NMOS开关CSW1的导通电阻的偏置电路。该偏置电路由逻辑电路41和2个电阻44、45构成，该逻辑电路41由2级反相器(inverter)42、43构成。第1级反相器42的输出与NMOS开关CSW1的栅极连接，第2级反相器43的输出经由电阻44而与NMOS开关CSW1的漏极连接。此外，第2级反相器43的输出还经由电阻45而与NMOS开关CSW1的源极连接。NMOS开关CSW1的背栅与接地电压Vss连接。
通过偏置电路的作用，在NMOS开关CSW1的导通时，栅极是H电压、源极和漏极是L电压，因此导通电阻降低。另一方面，在NMOS开关CSW1截止时，栅极是L电压、源极和漏极是H电压，因此截止电阻增加。
根据图7的结构，由于能够通过可变电容部VC来减小MOS开关的导通电阻，因此能得到可使滤波特性急剧的效果。此外，由于MOS开关的存在，失真特性以及饱和特性不会恶化。
图8是表示图5中的可变电容部VC的又一详细结构例的电路图。图8的可变电容部VC被***到Vop与Von之间，将m个(m是2以上的整数)的支路并联连接而成，第1支路由PMOS开关CSW1p、电容C1和PMOS开关CSW1n的串联电路构成，第2支路由PMOS开关CSW2p、电容C2和PMOS开关CSW2n的串联电路构成，第m支路由PMOS开关CSWmp、电容Cm和PMOS开关CSWmn的串联电路构成。其它方面与图3相同，电容值控制电路40经由ESD对策用电阻Resd而被供给Vdd2(＞Vdd1)，以生成提供给PMOS开关CSW1p、CSW2p、…、CSWmp、CSW1n、CSW2n、…、CSWmn的各个栅极的控制信号。此外，还经由ESD对策用电阻Resd来向PMOS开关CSW1p、CSW2p、…、CSWmp、CSW1n、CSW2n、…、CSWmn的各个背栅供给Vdd2。并且，分别构成PMOS开关CSW1p、CSW2p、…、CSWmp、CSW1n、CSW2n、…、CSWmn的晶体管是高耐压MOS晶体管。
图9是作为可变放大电路而具备图1或图5的放大电路的调谐器***的框图。图9的调谐器***由天线1、采用了图1或图5的放大电路的可变放大电路2、PLL(phase-lockedloop)3、混频器4、LPF(lowpassfilter)5、ADC(analog-to-digitalconverter)6和DSP(digitalsignalprocessor)7构成。根据图9的结构，能够实现耐干扰波特性良好的调谐器***。
如上所述，作为本申请中公开的技术示例，说明了第1及第2实施方式。但是，本申请中的技术并不局限于此，也能够适用于进行了适当的变更、置换、附加、省略等的实施方式中。此外，也能够将在上述中说明过的各结构要素组合起来作为新的实施方式。
产业上的可利用性
如以上所说明的那样，本发明所涉及的并联谐振电路由于容易维持MOS开关的截止状态，因此具有失真特性以及饱和特性的改善效果，作为调谐器***中的跟踪滤波器等是有用的。
符号说明
1天线
2可变放大电路
3PLL
4混频器
5LPF
6ADC
7DSP
10跨导放大器
20并联谐振电路
30电阻值控制电路
31逻辑电路
32电平移位器
40电容值控制电路
41逻辑电路
42、43反相器
44、45电阻
C1、C2、…、Cm电容
C1p、C2p、…、Cmp电容
C1n、C2n、…、Cmn电容
CSW1、CSW2、…、CSWmMOS开关
CSW1p、CSW2p、…、CSWmpMOS开关
CSW1n、CSW2n、…、CSWmnMOS开关
L、Lp、Ln电感器
R1、R2、…、Rn电阻
R1p、R2p、…、Rnp电阻
R1n、R2n、…、Rnn电阻
ResdESD对策用电阻
SW1、SW2、…、SWnMOS开关
VC可变电容部
VR可变电阻部
Vdd1第1电源电压(第1电源的电源电压)
Vdd2第2电源电压(第2电源的电源电压)
Vdd3第3电源电压(第3电源的电源电压)

Claims (20)

1.一种并联谐振电路，并联连接电感部、电容部和可变电阻部且连接第1电源而构成，该并联谐振电路的特征在于，
所述可变电阻部由1个支路或多个支路的并联连接构成，
各个所述支路具有电阻与MOS开关的串联电路，
第2电源的电源电压比所述第1电源的电源电压高，所述第2电源供给提供给各个所述MOS开关的栅极的控制信号的电源且向各个所述MOS开关供给背栅电压。
2.根据权利要求1所述的并联谐振电路，其特征在于，
各个所述MOS开关的耐压比在所述第1电源的电源电压下工作的MOS晶体管的耐压高。
3.根据权利要求1所述的并联谐振电路，其特征在于，
所述并联谐振电路还具备***到各个所述MOS开关的背栅与所述第2电源之间的静电放电对策用的电阻。
4.根据权利要求1所述的并联谐振电路，其特征在于，
向各个所述MOS开关的栅极提供所述控制信号的控制电路具备：
逻辑电路，在第3电源的电源电压下工作；和
电平移位器，基于所述逻辑电路的输出，在所述第2电源的电源电压下工作，并输出所述控制信号，
所述第3电源的电源电压并不比所述第1电源的电源电压高。
5.根据权利要求1所述的并联谐振电路，其特征在于，
所述电容部具有可变电容部。
6.根据权利要求5所述的并联谐振电路，其特征在于，
所述可变电容部将多个支路并联连接而构成，
在所述可变电容部中，各个所述支路具有电容与MOS开关的串联电路。
7.根据权利要求6所述的并联谐振电路，其特征在于，
所述第2电源在所述可变电容部中供给提供给各个所述MOS开关的栅极的控制信号的电源，且向各个所述MOS开关供给背栅电压。
8.根据权利要求7所述的并联谐振电路，其特征在于，
在所述可变电容部中，各个所述MOS开关的耐压比在所述第1电源的电源电压下工作的MOS晶体管的耐压高。
9.根据权利要求1所述的并联谐振电路，其特征在于，
所述并联谐振电路是差动结构。
10.根据权利要求9所述的并联谐振电路，其特征在于，
所述电容部具有可变电容部。
11.根据权利要求10所述的并联谐振电路，其特征在于，
所述可变电容部将多个支路并联连接而构成，
在所述可变电容部中，各个所述支路具有MOS开关与分别连接在该MOS开关的两端上的电容的串联电路。
12.根据权利要求11所述的并联谐振电路，其特征在于，
在所述可变电容部中，各个所述支路还具有用于减小所述MOS开关的导通电阻的偏置电路。
13.根据权利要求10所述的并联谐振电路，其特征在于，
所述可变电容部将多个支路并联连接而构成，
在所述可变电容部中，各个所述支路具有电容与分别连接在该电容的两端上的MOS开关的串联电路。
14.一种放大电路，其特征在于，
将权利要求1所述的并联谐振电路构成为跨导放大器的负载。
15.一种调谐器***，其特征在于，
具备权利要求14所述的放大电路。
16.一种并联谐振电路，并联连接电感部与可变电容部且连接第1电源而构成，该并联谐振电路的特征在于，
所述可变电容部将多个支路并联连接而构成，
各个所述支路具有电容与MOS开关的串联电路，
第2电源的电源电压比所述第1电源的电源电压高，所述第2电源供给提供给各个所述MOS开关的栅极的控制信号的电源且向各个所述MOS开关供给背栅电压。
17.根据权利要求16所述的并联谐振电路，其特征在于，
所述并联谐振电路还具备相对于所述电感部和所述可变电容部并联连接的电阻部。
18.根据权利要求17所述的并联谐振电路，其特征在于，
所述电阻部具有可变电阻部。
19.一种放大电路，其特征在于，
将权利要求16所述的并联谐振电路构成为跨导放大器的负载。
20.一种调谐器***，其特征在于，
具备权利要求19所述的放大电路。
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