JP6064225B2 - 極性切替増幅回路 - Google Patents
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Description
先ず、本開示に係る極性切替増幅回路の実施形態を説明する前に、信号の極性を切り替える極性切替部における課題について説明する。
以下、図面を参照しながら本開示に係る実施形態を詳細に説明する。なお、以下の説明において用いる図について、同一の構成要素には同一の符号を付し、重複する説明を省略する。
図1は、本開示の第1の実施形態に係る極性切替増幅回路の概略構成を示すブロック図である。
図2は、本開示の第1の実施形態に係る極性切替増幅回路のより詳細な構成を示すブロック図である。図2では、図1に示した極性切替増幅回路の構成における各回路の具体例を示し、更に、インピーダンス調整回路といった付加回路を設けた構成を示す。
図6は、本開示の第2の実施形態に係る極性切替増幅回路の構成を示すブロック図である。第2の実施形態は、第1の増幅トランジスタ100aおよび第2の増幅トランジスタ100bの出力側の構成を変更した例である。上述した第1の実施形態と同様の構成要素には同一符号を付して説明を省略し、第1の実施形態と異なる部分を中心に説明する。
102a、102b 入力整合回路
104 バイアス供給回路
110 トランス
112a、112b 容量結合
114a、114b、114c 極性切替制御回路
116 可変バイアス電圧生成回路
118a、118b 電源スイッチ回路
120a、120b インピーダンス調整回路
150a、150b、152a、152b MOSFET
151、151A、451 極性切替増幅回路
170a、170b、172a、172b スイッチ
410 トランス
418a、418b インピーダンス調整回路
420 電源インピーダンス回路
Claims (18)
- 不平衡入力信号が入力される第1の増幅トランジスタおよび第2の増幅トランジスタと、
一次巻線および二次巻線を有し、前記第1の増幅トランジスタの出力信号および前記第2の増幅トランジスタの出力信号が前記一次巻線に対して平衡信号として入力され、前記二次巻線より信号を出力するトランスと、
前記第1の増幅トランジスタおよび前記第2の増幅トランジスタのうち、一方をオンさせ、他方をオフさせる極性切替制御部と、
を有する極性切替増幅回路。 - 請求項1に記載の極性切替増幅回路であって、
前記極性切替制御部は、前記第1の増幅トランジスタの入力端子のDCバイアス電圧および前記第2の増幅トランジスタの入力端子のDCバイアス電圧を、それぞれ切り替え設定することにより、前記第1の増幅トランジスタおよび前記第2の増幅トランジスタのオン、オフを切り替える、極性切替増幅回路。 - 請求項1または2に記載の極性切替増幅回路であって、
前記不平衡入力信号の入力端と前記第1の増幅トランジスタとを接続する第1の入力整合回路と、
前記不平衡入力信号の入力端と前記第2の増幅トランジスタとを接続する第2の入力整合回路と、をさらに有する極性切替増幅回路。 - 請求項3に記載の極性切替増幅回路であって、
前記第1の入力整合回路は、前記第1の増幅トランジスタがオン状態では、入力信号源のインピーダンスと整合し、前記第1の増幅トランジスタがオフ状態では、前記入力信号源のインピーダンスよりも高いインピーダンスとなり、
前記第2の入力整合回路は、前記第2の増幅トランジスタがオン状態では、前記入力信号源のインピーダンスと整合し、前記第2の増幅トランジスタがオフ状態では、前記入力信号源のインピーダンスよりも高いインピーダンスとなる、極性切替増幅回路。 - 請求項1から4のうちのいずれか一項に記載の極性切替増幅回路であって、
前記第1の増幅トランジスタおよび前記第2の増幅トランジスタは、デュアルゲートMOSFETを含む、極性切替増幅回路。 - 請求項2から5のいずれかに記載の極性切替増幅回路であって、
前記極性切替制御部は、前記DCバイアス電圧を変化させることにより、前記第1および第2の増幅トランジスタの利得を変化させる、極性切替増幅回路。 - 請求項1から6のうちのいずれか一項に記載の極性切替増幅回路であって、
前記トランスは、平衡入力正端子、平衡入力負端子、平衡出力正端子、および平衡出力負端子の4端子を有し、
前記第1の増幅トランジスタの出力端と前記平衡入力負端子とが接続され、前記第2の増幅トランジスタの出力端と前記平衡入力正端子とが接続され、
前記平衡入力正端子と電源とを接続する第1の電源スイッチ回路と、
前記平衡入力負端子と電源とを接続する第2の電源スイッチ回路と、
前記極性切替制御部と連動して前記第1の電源スイッチ回路および前記第2の電源スイッチ回路のオン、オフを切り替える電源スイッチ制御部と、
を有する極性切替増幅回路。 - 請求項7に記載の極性切替増幅回路であって、
前記第1の電源スイッチ回路と前記第2の電源スイッチ回路とは、異なる回路構成または素子値を有する、極性切替増幅回路。 - 請求項7または8に記載の極性切替増幅回路であって、
前記平衡入力正端子とグランドとを接続する第1のインピーダンス調整回路と、
前記平衡入力負端子とグランドとを接続する第2のインピーダンス調整回路と、
前記極性切替制御部と連動して前記第1のインピーダンス調整回路および前記第2のインピーダンス調整回路のインピーダンスを切り替えるインピーダンス制御部と、
をさらに有する極性切替増幅回路。 - 請求項9に記載の極性切替増幅回路であって、
前記第1のインピーダンス調整回路と前記第2のインピーダンス調整回路とは、異なる回路構成または素子値を有する、極性切替増幅回路。 - 請求項9または10に記載の極性切替増幅回路であって、
前記第1のインピーダンス調整回路および前記第2のインピーダンス調整回路は、トランジスタと容量の直列接続を有し、前記インピーダンス制御部は、前記トランジスタのオン、オフを切り替える、極性切替増幅回路。 - 請求項9から11のうちのいずれか一項に記載の極性切替増幅回路であって、
前記平衡出力正端子と前記平衡出力負端子のいずれか一方が交流グランドに接続され、出力信号が不平衡信号である、極性切替増幅回路。 - 請求項1から6のうちのいずれか一項に記載の極性切替増幅回路であって、
前記トランスは、平衡入力正端子、平衡入力負端子、平衡出力正端子、平衡出力負端子、および平衡入力センタータップ端子の5端子を有し、
前記第1の増幅トランジスタの出力端と前記平衡入力負端子とが接続され、前記第2の増幅トランジスタの出力端と前記平衡入力正端子とが接続され、
前記平衡入力センタータップ端子と電源とが接続される、
極性切替増幅回路。 - 請求項13に記載の極性切替増幅回路であって、
前記平衡入力正端子と電源とを接続する第1のインピーダンス調整回路と、
前記平衡入力負端子と電源とを接続する第2のインピーダンス調整回路と、
前記極性切替制御部と連動して前記第1のインピーダンス調整回路および前記第2のインピーダンス調整回路のインピーダンスを切り替えるインピーダンス制御部と、
をさらに有する極性切替増幅回路。 - 請求項14に記載の極性切替増幅回路であって、
前記第1のインピーダンス調整回路と前記第2のインピーダンス調整回路とは、異なる回路構成または素子値を有する、極性切替増幅回路。 - 請求項13から15のうちのいずれか一項に記載の極性切替増幅回路であって、
前記平衡入力センタータップ端子と電源とを接続する電源インピーダンス回路を、さらに有する、極性切替増幅回路。 - 請求項16に記載の極性切替増幅回路であって、
前記電源インピーダンス回路は、ローパスフィルタを有する、極性切替増幅回路。 - 請求項13から17のうちのいずれか一項に記載の極性切替増幅回路であって、
前記平衡出力正端子と前記平衡出力負端子のいずれか一方が交流グランドに接続され、出力信号が不平衡信号である、極性切替増幅回路。
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