WO2013157039A1 - 経路切替電力増幅器 - Google Patents
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Definitions
- the present invention relates to an amplifier such as a high frequency power amplifier for mobile communication such as a mobile phone, and relates to a path switching power amplifier that switches a path according to output power.
- a branching means for branching an input signal, a plurality of amplification means connected to the branching means and operating at different frequencies, and a bypass connected to the branching means and bypassing the plurality of amplification means Means, a switching means connected between the branching means and the plurality of amplifying means, and between the branching means and the bypass means, and a combined output means connected to the plurality of amplifying means and the bypass means for synthesizing and outputting the signal
- a control means for controlling the switch means in accordance with the signal frequency and the output power and switching the path of the input signal (see Patent Document 1 below).
- the switch means for switching the path of the input signal does not use an FET switch. Therefore, when an FET switch is used as the switch means, the FET switch connected to the off path is instantaneously turned on by the voltage amplitude of the signal amplified by the power amplifier, and the signal component leaks to the off path, and the power The problem that efficiency is reduced due to loss cannot be solved.
- the present invention has been made to solve the above-described problems, and the FET switch connected to the off path is not turned on instantaneously due to the voltage amplitude of the signal amplified by the power amplifier.
- An object is to obtain an efficient path switching power amplifier.
- a path switching power amplifier connects a power amplifier that amplifies an input signal from a first node and outputs the amplified signal to a second node, and bypasses the power amplifier.
- a switch circuit provided in the path, the switch circuit having a source connected to the first node side and a drain connected to the second node side, and is turned on according to an on-gate bias applied to the gate
- an NMOS FET switch that is turned off in response to an off-gate bias applied to the gate, and a drain voltage terminal that applies a positive DC voltage to the drain of the NMOS FET switch with reference to the back gate voltage.
- the power amplifier since a positive DC voltage is applied to the drain voltage terminal of the NMOS FET switch with reference to the back gate voltage, the power amplifier is provided on the drain side of the NMOS FET switch when the NMOS FET switch is off. Even if the voltage amplitude of the amplified signal changes with time, the threshold voltage for turning on becomes high, so that it does not turn on instantaneously. Thereby, there is an effect that high-efficiency operation is possible up to high power.
- FIG. 1 is a block diagram showing a path switching power amplifier according to Embodiment 1 of the present invention.
- the power amplifier 5 amplifies an input signal from the node 1 via the node 2 and outputs the amplified signal to the node 4 via the node 3 and the matching circuit 6.
- a path from the node 1 to the node 4 through the power amplifier 5 and the matching circuit 6 is defined as a first path.
- the matching circuit 7 is connected to the node 2, and the switch circuit 8 is connected between the output terminal of the matching circuit 7 and the node 3.
- a path from the node 1 to the node 4 via the matching circuit 7 and the switch circuit 8 is a second path.
- the switch circuit 8 is provided with capacitors 9 and 10 for cutting direct current.
- An NMOS FET switch 11 having a source connected to the capacitor 9 and a drain connected to the capacitor 10 is provided.
- a gate voltage terminal 12 for applying an on or off gate bias to the gate via the resistor 13a is provided.
- a ground terminal 14 for connecting the ground to the back gate via the resistor 13b, a ground terminal 15 for connecting the ground to the source via the resistor 13c, and a ground terminal 16 for connecting the ground to the drain via the resistor 13d are provided.
- a drain voltage terminal 17 for applying a positive DC voltage with respect to the back gate voltage (ground) to the drain via the resistor 13e is provided.
- the resistors 13a to 13e are resistors having a high resistance value.
- a mobile terminal such as a mobile phone uses a method of changing transmission power according to the distance to the base station and the communication status, and therefore, a power amplifier for transmission is required to have a wide output power and high efficiency. ing. In order to satisfy this requirement, there is a path switching power amplifier that switches a path related to the power amplifier according to output power.
- the power amplifier shown in FIG. 1 is an amplifier whose signal path is switched, and the first path is a path from the node 1 to the node 4 via the power amplifier 5 and the matching circuit 6.
- the second route is a route from the node 1 to the node 2 to the nodes 3 and 4 via the matching circuit 7 and the switch circuit 8.
- an off-gate bias voltage is applied to the gate voltage terminal 12 of the NMOS FET switch 11 to turn off the NMOS FET switch 11.
- the ground is connected to the back gate, the source, and the drain via the resistors 13b to 13d by the ground terminals 14 to 16.
- the source and drain can be fixed at 0V in direct current without affecting the high-frequency performance. Bias conditions can be clarified.
- the source and drain are not connected to the ground, the source and drain voltages are floating, and the bias voltage is not determined.
- the back gate can be fixed at 0V for DC and can be set open for high frequency, so that a high frequency signal leaks to the ground via the back gate. Can be prevented. Further, a positive DC voltage is applied to the drain via the resistor 13e by the drain voltage terminal 17 with reference to the back gate voltage.
- FIG. 2 shows the time change of the gate-drain voltage when a positive DC voltage is applied to the drain
- FIG. 3 shows the time change of the gate-drain voltage when no positive DC voltage is applied to the drain.
- the threshold voltage Vth at which the NMOS FET switch 11 is turned on is relatively high.
- the NMOS FET switch 11 in the off state is not turned on by the voltage amplitude of the signal amplified by the power amplifier 5, and the signal component does not leak into the off path. Thereby, high-efficiency operation is possible up to high power.
- an on-gate bias voltage is applied to the gate voltage terminal 12 of the NMOS FET switch 11 to turn on the NMOS FET switch 11. To do. In this case, since the signal does not pass through the power amplifier 5, it is output from the node 4 without being amplified.
- a positive DC voltage is always applied to the drain with reference to the back gate voltage.
- a positive DC voltage may be applied to the drain with reference to the back gate voltage.
- power consumption can be reduced.
- the relationship between the drain and source potentials in the switch circuit 8 is such that the drain-back gate potential and the source-back gate potential are set to the same value, and the drain-back gate potential and the source-back gate potential are There are two cases of setting different values.
- FIG. 4 and 5 show examples in which the drain-back gate potential and the source-back gate potential are set to have the same value.
- the switch circuit 8a shown in FIG. 4 is different from the switch circuit 8 shown in FIG. 1 in that the resistors 13c and 13d and the ground terminals 15 and 16 are removed, and the source is positive with reference to the back gate voltage via the resistor 13f.
- a source voltage terminal 17 for applying a DC voltage is added.
- the switch circuit 8b shown in FIG. 5 is different from the switch circuit 8 shown in FIG. 1 in that the resistors 13c and 13d and the ground terminals 15 and 16 are deleted, the source and the drain are connected, and the resistor 13g is connected in the middle. The route is added.
- FIGS. 6 Examples of setting the drain-back gate potential and the source-back gate potential to have different values are shown in FIGS.
- the switch circuit 8c shown in FIG. 6 is obtained by removing the resistor 13c and the ground terminal 15 from the switch circuit 8 shown in FIG.
- the switch circuit 8e shown in FIG. 8 is the same as the switch circuit 8 shown in FIG. 8.
- the switch circuit 8f shown in FIG. 9 removes the resistor 13d and the ground terminal 16 from the switch circuit 8 shown in FIG. 1, connects the source and drain, and adds a path to which the resistor 13g is connected midway. It is a thing.
- the switch circuit 8g shown in FIG. 10 adds an NMOS FET switch 11a to the switch circuit 8 shown in FIG. 1, and the source of the NMOS FET switch 11 and the drain of the NMOS FET switch 11a are connected.
- the NMOS FET switch 11a has a gate voltage terminal 12a for applying a gate bias via a resistor 13g, a ground terminal 14a for connecting the ground to the back gate via a resistor 13h, and a ground connected to the source via a resistor 13i.
- a ground terminal 15a is provided.
- the NMOS FET switches 11 and 11a are connected in two stages.
- a plurality of stages of three or more stages may be connected, and the NMOS FET switch 11 closest to the capacitor 10 is connected to the NMOS 10 via a resistor 13e.
- a drain voltage terminal 17 for applying a positive DC voltage to the drain may be provided.
- the voltage applied to the drain of the NMOS FET switch must not be a voltage in which the drain-back gate voltage exceeds the withstand voltage of the NMOS FET switch.
- the battery voltage used in mobile phone terminals and the like is 3.4 to 4.2 V
- the voltage that can be used in the amplifier circuit is 3.4 to 4.2 V unless there is a special circuit. .
- the NMOS type FET switch 11a can maintain the off state. Electric power leakage can be prevented. As the number of NMOS FET switches in series increases, the leakage of power to the off path can be prevented.
- the resistors 13f to 13i are resistors having a high resistance value.
- the resistors 13a to 13i may be inductors.
- the threshold voltage Vth that is turned on is increased, so that it is not instantaneously turned on. High-efficiency operation is possible up to high power.
- FIG. FIG. 11 is a block diagram showing a path switching power amplifier according to Embodiment 2 of the present invention.
- the power amplifier 25 amplifies the input signal from the node 21 and outputs the amplified signal to the node 22 via the matching circuit 26.
- the switch circuit 27 is provided in a path connecting the node 22 to the node 23, and the matching circuit 29 is connected between the output terminal of the switch circuit 27 and the node 23.
- a path that branches from the node 21 via the power amplifier 25 and the matching circuit 26 to the node 22 and reaches the node 23 via the switch circuit 27 and the matching circuit 29 is defined as a first path.
- the switch circuit 28 is provided in a path connecting the node 22 to the node 24, and the matching circuit 30 is connected between the output terminal of the switch circuit 28 and the node 24.
- a path that branches from the node 21 via the power amplifier 25 and the matching circuit 26 at the node 22 and reaches the node 24 via the switch circuit 28 and the matching circuit 30 is defined as a second path.
- the switch circuit 28 is provided with capacitors 9 and 10 for cutting direct current.
- An NMOS FET switch 11 having a source connected to the capacitor 9 and a drain connected to the capacitor 10 is provided.
- a gate voltage terminal 12 for applying an on or off gate bias to the gate via the resistor 13a is provided.
- a ground terminal 14 for connecting the ground to the back gate via the resistor 13b, a ground terminal 15 for connecting the ground to the source via the resistor 13c, and a ground terminal 16 for connecting the ground to the drain via the resistor 13d are provided.
- a source voltage terminal 18 for applying a positive DC voltage to the source via the resistor 13f with reference to the back gate voltage (ground) is provided.
- the switch circuit 27 is configured in the same manner as the switch circuit 28, but the description thereof is omitted.
- the power amplifier shown in FIG. 11 is an amplifier whose signal path is switched, and the first path branches from the node 21 via the power amplifier 25 and the matching circuit 26 at the node 22 to branch to the switch circuit 27 and the matching circuit 29. This is a route to the node 23 via The second path is a path that branches from the node 21 via the power amplifier 25 and the matching circuit 26 to the node 22 and reaches the node 24 via the switch circuit 28 and the matching circuit 30.
- an off-gate bias voltage is applied to the gate voltage terminal 12 of the NMOS type FET switch 11 of the switch circuit 28, and the NMOS type FET switch 11. Is turned off. Further, the ground is connected to the back gate, the source, and the drain via the resistors 13b to 13d by the ground terminals 14 to 16. Further, a positive DC voltage is applied to the source via the resistor 13f with reference to the back gate voltage by the source voltage terminal 18.
- the threshold voltage Vth at which the NMOS FET switch 11 is turned on is relatively high. Is not turned on by the voltage amplitude of the signal amplified by the power amplifier 25, and the signal component does not leak into the off path. Thereby, high-efficiency operation is possible up to high power.
- an on-gate bias voltage is applied to the gate voltage terminal 12 of the NMOS FET switch 11 to turn on the NMOS FET switch 11. Further, when blocking the signal of the first path and passing the signal of the second path, the NMOS FET switch 11 (not shown) of the switch circuit 27 of the first path is connected to the switch circuit 28. Control is performed in the same manner as the above control.
- the matching circuits 26, 29, and 30 are not necessarily provided at the positions illustrated in FIG. 11.
- the matching circuits 26, 29, and 30 may be provided between the node 22 and the switch circuit 27 and between the node 22 and the switch circuit 28. .
- the configuration shown in FIGS. 4 to 10 may be applied as the switch circuits 27 and 28, and the same effect is obtained.
- the configuration shown in FIG. 5 to FIG. 10 the configuration in which the drain voltage terminal 17 for applying a positive DC voltage with the back gate voltage as a reference to the drain on the capacitor 10 side via the resistor 13 e has been described.
- the source voltage terminal 18 for applying a positive DC voltage with reference to the back gate voltage may be provided on the source on the capacitor 9 side via the resistor 13f.
- the positive DC voltage is applied to the source voltage terminal 18 of the NMOS FET switch 11 with reference to the back gate voltage, when the NMOS FET switch 11 is in the OFF state, even if the voltage amplitude of the signal amplified by the power amplifier 25 on the source side of the NMOS type FET switch 11 changes with time, the threshold voltage Vth that is turned on is increased, so that it is not instantaneously turned on. High-efficiency operation is possible up to high power.
- the path switching power amplifier according to the present invention is configured to include the drain voltage terminal for applying a positive DC voltage with reference to the back gate voltage at the drain of the NMOS FET switch. Therefore, it is suitable for use in a mobile communication high-frequency power amplifier whose path is switched.
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Abstract
NMOS型FETスイッチ11のドレイン電圧端子17にバックゲート電圧を基準として正の直流電圧を印加するので、NMOS型FETスイッチ11のオフ状態時に、NMOS型FETスイッチ11のドレイン側において電力増幅器5により増幅された信号の電圧振幅が時間変化したとしても、オン状態となる閾値電圧Vthが高くなるため、瞬時的にオン状態となることはなく、高い電力まで高効率動作が可能になる。
Description
この発明は、携帯電話を始めとする移動体通信用高周波電力増幅器などの増幅器に関するものであり、出力電力に応じて経路が切り替わる経路切替電力増幅器に関するものである。
従来の経路切替電力増幅器として、入力信号を分岐する分岐手段と、分岐手段に接続され、互いに異なる周波数にて動作する複数の増幅手段と、分岐手段に接続され、複数の増幅手段をバイパスするバイパス手段と、分岐手段と複数の増幅手段との間、および分岐手段とバイパス手段との間に接続されたスイッチ手段と、複数の増幅手段およびバイパス手段に接続され、信号を合成出力する合成出力手段と、信号周波数および出力電力に応じてスイッチ手段を制御し、入力信号の経路を切り替える制御手段とを備えたものがある(下記特許文献1参照)。
従来の経路切替電力増幅器は以上のように構成されているので、入力信号の経路を切り替えるスイッチ手段は、FETスイッチを用いたものではない。
したがって、スイッチ手段としてFETスイッチを用いた場合に、オフ経路に接続されたFETスイッチが電力増幅器により増幅された信号の電圧振幅によって瞬時的にオン状態となり、信号成分がオフ経路に漏れ出し、電力損失により効率が低下してしまう課題を解消することができない。
したがって、スイッチ手段としてFETスイッチを用いた場合に、オフ経路に接続されたFETスイッチが電力増幅器により増幅された信号の電圧振幅によって瞬時的にオン状態となり、信号成分がオフ経路に漏れ出し、電力損失により効率が低下してしまう課題を解消することができない。
この発明は、上記のような課題を解決するためになされたもので、オフ経路に接続されたFETスイッチが電力増幅器により増幅された信号の電圧振幅によって瞬時的にオン状態となることなく、高効率な経路切替電力増幅器を得ることを目的とする。
この発明に係る経路切替電力増幅器は、第一のノードからの入力信号を増幅して第二のノードに出力する電力増幅器と、第一および第二のノード間を接続し、電力増幅器をバイパスする経路に設けられたスイッチ回路とを備え、スイッチ回路は、第一のノード側にソースが接続されると共に第二のノード側にドレインが接続され、ゲートに印加されるオンゲートバイアスに応じてオン状態にすると共にゲートに印加されるオフゲートバイアスに応じてオフ状態にするNMOS型FETスイッチと、NMOS型FETスイッチのドレインにバックゲート電圧を基準として正の直流電圧を印加するドレイン電圧端子とを備える。
この発明によれば、NMOS型FETスイッチのドレイン電圧端子にバックゲート電圧を基準として正の直流電圧を印加するので、NMOS型FETスイッチのオフ状態時に、NMOS型FETスイッチのドレイン側において電力増幅器により増幅された信号の電圧振幅が時間変化したとしても、オン状態となる閾値電圧が高くなるため、瞬時的にオン状態となることはない。これにより、高い電力まで高効率動作が可能になる効果がある。
以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態1.
図1はこの発明の実施の形態1による経路切替電力増幅器を示す構成図である。
図1において、電力増幅器5は、ノード1からノード2を介した入力信号を増幅してノード3およびマッチング回路6を介してノード4に出力する。
ここで、ノード1から電力増幅器5およびマッチング回路6を介してノード4に至る経路を第一の経路とする。
実施の形態1.
図1はこの発明の実施の形態1による経路切替電力増幅器を示す構成図である。
図1において、電力増幅器5は、ノード1からノード2を介した入力信号を増幅してノード3およびマッチング回路6を介してノード4に出力する。
ここで、ノード1から電力増幅器5およびマッチング回路6を介してノード4に至る経路を第一の経路とする。
マッチング回路7は、ノード2に接続され、スイッチ回路8は、マッチング回路7の出力端とノード3との間に接続される。
ここで、ノード1からマッチング回路7およびスイッチ回路8を介してノード4に至る経路を第二の経路とする。
ここで、ノード1からマッチング回路7およびスイッチ回路8を介してノード4に至る経路を第二の経路とする。
スイッチ回路8には、直流をカットする容量9,10が設けられる。
また、容量9にソースが接続され、容量10にドレインが接続されたNMOS型FETスイッチ11が設けられる。
さらに、抵抗13aを介してゲートにオンまたはオフのゲートバイアスを印加するゲート電圧端子12が設けられる。
さらに、抵抗13bを介してバックゲートにグランドを接続するグランド端子14、抵抗13cを介してソースにグランドを接続するグランド端子15、抵抗13dを介してドレインにグランドを接続するグランド端子16が設けられる。
さらに、抵抗13eを介してドレインにバックゲート電圧(グランド)を基準として正の直流電圧を印加するドレイン電圧端子17が設けられる。
なお、抵抗13a~13eは、抵抗値の高い抵抗である。
また、容量9にソースが接続され、容量10にドレインが接続されたNMOS型FETスイッチ11が設けられる。
さらに、抵抗13aを介してゲートにオンまたはオフのゲートバイアスを印加するゲート電圧端子12が設けられる。
さらに、抵抗13bを介してバックゲートにグランドを接続するグランド端子14、抵抗13cを介してソースにグランドを接続するグランド端子15、抵抗13dを介してドレインにグランドを接続するグランド端子16が設けられる。
さらに、抵抗13eを介してドレインにバックゲート電圧(グランド)を基準として正の直流電圧を印加するドレイン電圧端子17が設けられる。
なお、抵抗13a~13eは、抵抗値の高い抵抗である。
次に動作について説明する。
携帯電話などの移動体端末では、基地局との距離や通信状況に応じて送信電力を変化させる方式が用いられているため送信用電力増幅器には広い出力電力で高効率であることが求められている。
この要求を満足するために、出力電力に応じて電力増幅器に関連する経路を切替える経路切替電力増幅器がある。
携帯電話などの移動体端末では、基地局との距離や通信状況に応じて送信電力を変化させる方式が用いられているため送信用電力増幅器には広い出力電力で高効率であることが求められている。
この要求を満足するために、出力電力に応じて電力増幅器に関連する経路を切替える経路切替電力増幅器がある。
図1に示した電力増幅器は、信号経路の切り替わる増幅器であり、第一の経路は、ノード1から電力増幅器5およびマッチング回路6を介してノード4に至る経路である。
第二の経路は、ノード1からノード2でマッチング回路7およびスイッチ回路8を介してノード3、ノード4に至る経路である。
第二の経路は、ノード1からノード2でマッチング回路7およびスイッチ回路8を介してノード3、ノード4に至る経路である。
第一の経路を信号が通過する際には、NMOS型FETスイッチ11のゲート電圧端子12にオフゲートバイアス電圧を印加し、NMOS型FETスイッチ11をオフ状態にする。
また、グランド端子14~16により、抵抗13b~13dを介してバックゲート、ソース、ドレインは、グランドが接続される。
このように、ソースとドレインを抵抗13c,13dを介してグランドに接続することにより、高周波性能に影響を与えないで、直流的にはソースとドレインを0Vに固定でき、NMOS型FETスイッチ11のバイアス条件を明確にすることができる。
ソースとドレインをグランドに接続しない場合には、ソースとドレインの電圧がフローティングになり、バイアス電圧が定まらない。
また、バックゲートを抵抗13bを介してグランドに接続することにより、直流的にはバックゲートを0Vに固定でき、高周波的にはオープンに設定できるため、高周波信号がバックゲートを介してグランドに漏れ出すことを防ぐことができる。
さらに、ドレイン電圧端子17により、抵抗13eを介してドレインにバックゲート電圧を基準として正の直流電圧を印加する。
また、グランド端子14~16により、抵抗13b~13dを介してバックゲート、ソース、ドレインは、グランドが接続される。
このように、ソースとドレインを抵抗13c,13dを介してグランドに接続することにより、高周波性能に影響を与えないで、直流的にはソースとドレインを0Vに固定でき、NMOS型FETスイッチ11のバイアス条件を明確にすることができる。
ソースとドレインをグランドに接続しない場合には、ソースとドレインの電圧がフローティングになり、バイアス電圧が定まらない。
また、バックゲートを抵抗13bを介してグランドに接続することにより、直流的にはバックゲートを0Vに固定でき、高周波的にはオープンに設定できるため、高周波信号がバックゲートを介してグランドに漏れ出すことを防ぐことができる。
さらに、ドレイン電圧端子17により、抵抗13eを介してドレインにバックゲート電圧を基準として正の直流電圧を印加する。
図2はドレインに正の直流電圧を印加した場合のゲート-ドレイン間電圧の時間変化を示し、図3はドレインに正の直流電圧を印加しない場合のゲート-ドレイン間電圧の時間変化を示す。
図3に示すように、ドレインに正の直流電圧を印加しない場合、NMOS型FETスイッチ11がオン状態となる閾値電圧Vthが相対的に高くなることなく、オフ状態のNMOS型FETスイッチ11が電力増幅器5により増幅された信号の電圧振幅によって瞬時的にオン状態となり、信号成分がオフ経路に漏れ出し、電力損失により効率が低下してしまう。
図3に示すように、ドレインに正の直流電圧を印加しない場合、NMOS型FETスイッチ11がオン状態となる閾値電圧Vthが相対的に高くなることなく、オフ状態のNMOS型FETスイッチ11が電力増幅器5により増幅された信号の電圧振幅によって瞬時的にオン状態となり、信号成分がオフ経路に漏れ出し、電力損失により効率が低下してしまう。
これに対して、図2に示すように、ドレインにバックゲート電圧を基準として正の直流電圧を印加した場合、NMOS型FETスイッチ11がオン状態となる閾値電圧Vthが相対的に高くなるので、オフ状態のNMOS型FETスイッチ11が電力増幅器5により増幅された信号の電圧振幅によってオン状態となることはなく、信号成分がオフ経路に漏れ出すことはない。
これにより、高い電力まで高効率動作が可能になる。
これにより、高い電力まで高効率動作が可能になる。
また、第一の経路をバイパスさせ、第二の経路に信号を通過させる際には、NMOS型FETスイッチ11のゲート電圧端子12にオンゲートバイアス電圧を印加し、NMOS型FETスイッチ11をオン状態にする。
この場合、信号は電力増幅器5を通過しないので、増幅されることなくノード4から出力される。
この場合、信号は電力増幅器5を通過しないので、増幅されることなくノード4から出力される。
なお、上記説明では、ドレインにバックゲート電圧を基準として正の直流電圧を、常時、印加しているものとして説明した。
しかし、NMOS型FETスイッチ11のゲートにオフゲートバイアス電圧が印加されている時のみ、ドレインにバックゲート電圧を基準として正の直流電圧が印加されるようにしても良い。
この場合、オフゲートバイアス電圧が印加されている時のみ正の直流電圧が印加されるので、電力消費を低減することができる。
しかし、NMOS型FETスイッチ11のゲートにオフゲートバイアス電圧が印加されている時のみ、ドレインにバックゲート電圧を基準として正の直流電圧が印加されるようにしても良い。
この場合、オフゲートバイアス電圧が印加されている時のみ正の直流電圧が印加されるので、電力消費を低減することができる。
また、スイッチ回路8におけるドレインおよびソースの電位の関係は、ドレイン-バックゲート電位とソース-バックゲート電位が同じ値になるように設定する場合と、ドレイン-バックゲート電位とソース-バックゲート電位が異なる値になるように設定する場合の2つがある。
ドレイン-バックゲート電位とソース-バックゲート電位が同じ値になるように設定する場合の例を図4および図5に示す。
図4に示すスイッチ回路8aは、図1に示したスイッチ回路8に対して、抵抗13c,13d、グランド端子15,16を削除し、抵抗13fを介してソースにバックゲート電圧を基準として正の直流電圧を印加するソース電圧端子17を追加したものである。
図4に示すスイッチ回路8aは、図1に示したスイッチ回路8に対して、抵抗13c,13d、グランド端子15,16を削除し、抵抗13fを介してソースにバックゲート電圧を基準として正の直流電圧を印加するソース電圧端子17を追加したものである。
図5に示すスイッチ回路8bは、図1に示したスイッチ回路8に対して、抵抗13c,13d、グランド端子15,16を削除し、ソースおよびドレイン間を接続し、途中に抵抗13gが接続された経路を追加したものである。
また、ドレイン-バックゲート電位とソース-バックゲート電位が異なる値になるように設定する場合の例を図6から図10に示す。
図6に示すスイッチ回路8cは、図1に示したスイッチ回路8に対して、抵抗13c、グランド端子15を削除したものである。
図6に示すスイッチ回路8cは、図1に示したスイッチ回路8に対して、抵抗13c、グランド端子15を削除したものである。
図7に示すスイッチ回路8dは、図1に示したスイッチ回路8に対して、抵抗13d、グランド端子16を削除したものである。
図8に示すスイッチ回路8eは、図1に示したスイッチ回路8と同一である。
図9に示すスイッチ回路8fは、図1に示したスイッチ回路8に対して、抵抗13d、グランド端子16を削除し、ソースおよびドレイン間を接続し、途中に抵抗13gが接続された経路を追加したものである。
図10に示すスイッチ回路8gは、図1に示したスイッチ回路8に対して、NMOS型FETスイッチ11aを追加すると共に、NMOS型FETスイッチ11のソースとNMOS型FETスイッチ11aのドレインとが接続され、NMOS型FETスイッチ11aに、抵抗13gを介してゲートバイアスを印加するゲート電圧端子12a、抵抗13hを介してバックゲートにグランドを接続するグランド端子14a、抵抗13iを介してソースにグランドを接続するグランド端子15aが設けられる。
なお、図10では、NMOS型FETスイッチ11,11aの2段接続にしたが、3段以上の複数段接続にしても良く、容量10に最も近いNMOS型FETスイッチ11に、抵抗13eを介してドレインに正の直流電圧を印加するドレイン電圧端子17が設けられていれば良い。
なお、図10では、NMOS型FETスイッチ11,11aの2段接続にしたが、3段以上の複数段接続にしても良く、容量10に最も近いNMOS型FETスイッチ11に、抵抗13eを介してドレインに正の直流電圧を印加するドレイン電圧端子17が設けられていれば良い。
NMOS型FETスイッチのドレインに与える電圧は、ドレイン-バックゲート間電圧がNMOS型FETスイッチの耐電圧を超える電圧であってはならない。
また、携帯電話端末などで使用されるバッテリー電圧は、3.4~4.2Vであるため、増幅器回路内で使用できる電圧は、特別な回路が無い限り、3.4~4.2Vである。
上記2つの条件により、NMOS型FETスイッチのドレインに所望のドレイン電圧よりも低い電圧しか与えることができない場合がある。
このような場合には、図10に示すように、NMOS型FETスイッチ11,11aを直列に複数個接続する。
NMOS型FETスイッチ11のドレイン電圧が所望値よりも低く、NMOS型FETスイッチ11が瞬時的にオン状態となったとしても、NMOS型FETスイッチ11aはオフ状態を保てるため、オン経路からオフ経路へ電力の漏れ出しを防ぐことができる。
NMOS型FETスイッチの直列数は、多い方が、オフ経路への電力の漏れ出しを防ぐことができる。
また、携帯電話端末などで使用されるバッテリー電圧は、3.4~4.2Vであるため、増幅器回路内で使用できる電圧は、特別な回路が無い限り、3.4~4.2Vである。
上記2つの条件により、NMOS型FETスイッチのドレインに所望のドレイン電圧よりも低い電圧しか与えることができない場合がある。
このような場合には、図10に示すように、NMOS型FETスイッチ11,11aを直列に複数個接続する。
NMOS型FETスイッチ11のドレイン電圧が所望値よりも低く、NMOS型FETスイッチ11が瞬時的にオン状態となったとしても、NMOS型FETスイッチ11aはオフ状態を保てるため、オン経路からオフ経路へ電力の漏れ出しを防ぐことができる。
NMOS型FETスイッチの直列数は、多い方が、オフ経路への電力の漏れ出しを防ぐことができる。
また、抵抗13f~13iは、抵抗値の高い抵抗である。
なお、抵抗13a~13iは、インダクタであっても良い。
なお、抵抗13a~13iは、インダクタであっても良い。
以上のように、この実施の形態1によれば、NMOS型FETスイッチ11のドレイン電圧端子17にバックゲート電圧を基準として正の直流電圧を印加するので、NMOS型FETスイッチ11のオフ状態時に、NMOS型FETスイッチ11のドレイン側において電力増幅器5により増幅された信号の電圧振幅が時間変化したとしても、オン状態となる閾値電圧Vthが高くなるため、瞬時的にオン状態となることはなく、高い電力まで高効率動作が可能になる。
実施の形態2.
図11はこの発明の実施の形態2による経路切替電力増幅器を示す構成図である。
図11において、電力増幅器25は、ノード21からの入力信号を増幅してマッチング回路26を介してノード22に出力する。
図11はこの発明の実施の形態2による経路切替電力増幅器を示す構成図である。
図11において、電力増幅器25は、ノード21からの入力信号を増幅してマッチング回路26を介してノード22に出力する。
スイッチ回路27は、ノード22からノード23を接続する経路に設けられ、マッチング回路29は、スイッチ回路27の出力端とノード23との間に接続される。
ここで、ノード21から電力増幅器25およびマッチング回路26を介してノード22にて分岐してスイッチ回路27およびマッチング回路29を介してノード23に至る経路を第一の経路とする。
ここで、ノード21から電力増幅器25およびマッチング回路26を介してノード22にて分岐してスイッチ回路27およびマッチング回路29を介してノード23に至る経路を第一の経路とする。
スイッチ回路28は、ノード22からノード24を接続する経路に設けられ、マッチング回路30は、スイッチ回路28の出力端とノード24との間に接続される。
ここで、ノード21から電力増幅器25およびマッチング回路26を介してノード22にて分岐してスイッチ回路28およびマッチング回路30を介してノード24に至る経路を第二の経路とする。
ここで、ノード21から電力増幅器25およびマッチング回路26を介してノード22にて分岐してスイッチ回路28およびマッチング回路30を介してノード24に至る経路を第二の経路とする。
スイッチ回路28には、直流をカットする容量9,10が設けられる。
また、容量9にソースが接続され、容量10にドレインが接続されたNMOS型FETスイッチ11が設けられる。
さらに、抵抗13aを介してゲートにオンまたはオフのゲートバイアスを印加するゲート電圧端子12が設けられる。
さらに、抵抗13bを介してバックゲートにグランドを接続するグランド端子14、抵抗13cを介してソースにグランドを接続するグランド端子15、抵抗13dを介してドレインにグランドを接続するグランド端子16が設けられる。
さらに、抵抗13fを介してソースにバックゲート電圧(グランド)を基準として正の直流電圧を印加するソース電圧端子18が設けられる。
なお、スイッチ回路27もスイッチ回路28と同様に構成されるが、説明を省略する。
また、容量9にソースが接続され、容量10にドレインが接続されたNMOS型FETスイッチ11が設けられる。
さらに、抵抗13aを介してゲートにオンまたはオフのゲートバイアスを印加するゲート電圧端子12が設けられる。
さらに、抵抗13bを介してバックゲートにグランドを接続するグランド端子14、抵抗13cを介してソースにグランドを接続するグランド端子15、抵抗13dを介してドレインにグランドを接続するグランド端子16が設けられる。
さらに、抵抗13fを介してソースにバックゲート電圧(グランド)を基準として正の直流電圧を印加するソース電圧端子18が設けられる。
なお、スイッチ回路27もスイッチ回路28と同様に構成されるが、説明を省略する。
次に動作について説明する。
図11に示した電力増幅器は、信号経路の切り替わる増幅器であり、第一の経路は、ノード21から電力増幅器25およびマッチング回路26を介してノード22にて分岐してスイッチ回路27およびマッチング回路29を介してノード23に至る経路である。
第二の経路は、ノード21から電力増幅器25およびマッチング回路26を介してノード22にて分岐してスイッチ回路28およびマッチング回路30を介してノード24に至る経路である。
図11に示した電力増幅器は、信号経路の切り替わる増幅器であり、第一の経路は、ノード21から電力増幅器25およびマッチング回路26を介してノード22にて分岐してスイッチ回路27およびマッチング回路29を介してノード23に至る経路である。
第二の経路は、ノード21から電力増幅器25およびマッチング回路26を介してノード22にて分岐してスイッチ回路28およびマッチング回路30を介してノード24に至る経路である。
第一の経路の信号を通過させ、第二の経路の信号を遮断する際には、スイッチ回路28のNMOS型FETスイッチ11のゲート電圧端子12にオフゲートバイアス電圧を印加し、NMOS型FETスイッチ11をオフ状態にする。
また、グランド端子14~16により、抵抗13b~13dを介してバックゲート、ソース、ドレインは、グランドが接続される。
さらに、ソース電圧端子18により、抵抗13fを介してソースにバックゲート電圧を基準として正の直流電圧を印加する。
また、グランド端子14~16により、抵抗13b~13dを介してバックゲート、ソース、ドレインは、グランドが接続される。
さらに、ソース電圧端子18により、抵抗13fを介してソースにバックゲート電圧を基準として正の直流電圧を印加する。
このように、ソースにバックゲート電圧を基準として正の直流電圧を印加した場合、NMOS型FETスイッチ11がオン状態となる閾値電圧Vthが相対的に高くなるので、オフ状態のNMOS型FETスイッチ11が電力増幅器25により増幅された信号の電圧振幅によってオン状態となることはなく、信号成分がオフ経路に漏れ出すことはない。
これにより、高い電力まで高効率動作が可能になる。
これにより、高い電力まで高効率動作が可能になる。
また、第二の経路に信号を通過させる際には、NMOS型FETスイッチ11のゲート電圧端子12にオンゲートバイアス電圧を印加し、NMOS型FETスイッチ11をオン状態にする。
さらに、第一の経路の信号を遮断させ、第二の経路の信号を通過させる際には、第一の経路のスイッチ回路27のNMOS型FETスイッチ11(図示せず)を、スイッチ回路28の上記制御と同様に制御する。
さらに、第一の経路の信号を遮断させ、第二の経路の信号を通過させる際には、第一の経路のスイッチ回路27のNMOS型FETスイッチ11(図示せず)を、スイッチ回路28の上記制御と同様に制御する。
なお、マッチング回路26,29,30は、必ずしも図11に示した位置に設ける必要はなく、例えば、ノード22とスイッチ回路27との間、ノード22とスイッチ回路28との間に設けても良い。
また、この実施の形態2においても、スイッチ回路27,28として、図4から図10に示した構成を適用しても良く、同様な効果を奏する。
ただし、図5から図10に示した構成では、容量10側のドレインに抵抗13eを介してバックゲート電圧を基準として正の直流電圧を印加するドレイン電圧端子17を設けた構成について説明したが、これに代えて、容量9側のソースに抵抗13fを介してバックゲート電圧を基準として正の直流電圧を印加するソース電圧端子18を設けた構成とすれば良い。
ただし、図5から図10に示した構成では、容量10側のドレインに抵抗13eを介してバックゲート電圧を基準として正の直流電圧を印加するドレイン電圧端子17を設けた構成について説明したが、これに代えて、容量9側のソースに抵抗13fを介してバックゲート電圧を基準として正の直流電圧を印加するソース電圧端子18を設けた構成とすれば良い。
以上のように、この実施の形態2によれば、NMOS型FETスイッチ11のソース電圧端子18にバックゲート電圧を基準として正の直流電圧を印加するので、NMOS型FETスイッチ11のオフ状態時に、NMOS型FETスイッチ11のソース側において電力増幅器25により増幅された信号の電圧振幅が時間変化したとしても、オン状態となる閾値電圧Vthが高くなるため、瞬時的にオン状態となることはなく、高い電力まで高効率動作が可能になる。
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
以上のように、この発明に係る経路切替電力増幅器は、NMOS型FETスイッチのドレインにバックゲート電圧を基準として正の直流電圧を印加するドレイン電圧端子を備えるように構成したので、出力電力に応じて経路が切り替わる移動体通信用高周波電力増幅器に用いるのに適している。
1~4,21~24 ノード、5,25 電力増幅器、6,7,26,29,30 マッチング回路、8,8a~8g,27,28 スイッチ回路、9,10 容量、11,11a NMOS型FETスイッチ、12,12a ゲート電圧端子、13a~13i 抵抗、14,14a,15,15a,16 グランド端子、17 ドレイン電圧端子、18 ソース電圧端子。
Claims (6)
- 第一のノードからの入力信号を増幅して第二のノードに出力する電力増幅器と、
上記第一および上記第二のノード間を接続し、上記電力増幅器をバイパスする経路に設けられたスイッチ回路とを備え、
上記スイッチ回路は、
上記第一のノード側にソースが接続されると共に上記第二のノード側にドレインが接続され、ゲートに印加されるオンゲートバイアスに応じてオン状態にすると共にゲートに印加されるオフゲートバイアスに応じてオフ状態にするNMOS型FETスイッチと、
上記NMOS型FETスイッチのドレインにバックゲート電圧を基準として正の直流電圧を印加するドレイン電圧端子とを備えたことを特徴とする経路切替電力増幅器。 - ドレイン電圧端子は、
NMOS型FETスイッチのゲートにオフゲートバイアスが印加されている時のみ正の直流電圧が印加されることを特徴とする請求項1記載の経路切替電力増幅器。 - スイッチ回路は、
ソースとドレインが互いに接続された複数のNMOS型FETスイッチからなり、
それら複数のNMOS型FETスイッチのうちの最も第二のノード側のNMOS型FETスイッチに正の直流電圧が印加されるドレイン電圧端子が設けられることを特徴とする請求項1記載の経路切替電力増幅器。 - 第一のノードからの入力信号を増幅して第二のノードに出力する電力増幅器と、
上記第二および第三のノード間を接続する経路に設けられた第一のスイッチ回路と、
上記第二および第四のノード間を接続する経路に設けられた第二のスイッチ回路とを備え、
第一のスイッチ回路は、
上記第二のノード側にソースが接続されると共に上記第三のノード側にドレインが接続され、ゲートに印加されるオンゲートバイアスに応じてオン状態にすると共にゲートに印加されるオフゲートバイアスに応じてオフ状態にするNMOS型FETスイッチと、
上記NMOS型FETスイッチのソースにバックゲート電圧を基準として正の直流電圧を印加するソース電圧端子とを備えたことを特徴とする経路切替電力増幅器。 - ソース電圧端子は、
NMOS型FETスイッチのゲートにオフゲートバイアスが印加されている時のみ正の直流電圧が印加されることを特徴とする請求項4記載の経路切替電力増幅器。 - 第一のスイッチ回路は、
ドレインとソースが互いに接続された複数のNMOS型FETスイッチからなり、
それら複数のNMOS型FETスイッチのうちの最も第二のノード側のNMOS型FETスイッチに正の直流電圧が印加されるソース電圧端子が設けられることを特徴とする請求項4記載の経路切替電力増幅器。
Priority Applications (2)
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PCT/JP2012/002665 WO2013157039A1 (ja) | 2012-04-18 | 2012-04-18 | 経路切替電力増幅器 |
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PCT/JP2012/002665 WO2013157039A1 (ja) | 2012-04-18 | 2012-04-18 | 経路切替電力増幅器 |
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Family Applications (1)
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Publication number | Priority date | Publication date | Assignee | Title |
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JPWO2015019523A1 (ja) * | 2013-08-08 | 2017-03-02 | 株式会社ソシオネクスト | 並列共振回路 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10173453A (ja) * | 1996-12-09 | 1998-06-26 | Sony Corp | 高周波可変利得増幅装置および無線通信装置 |
JP2002359531A (ja) * | 2001-03-27 | 2002-12-13 | Matsushita Electric Ind Co Ltd | 高周波可変利得増幅装置 |
JP2003163555A (ja) * | 2001-11-27 | 2003-06-06 | Matsushita Electric Ind Co Ltd | 高周波可変利得増幅装置および通信機器 |
-
2012
- 2012-04-18 WO PCT/JP2012/002665 patent/WO2013157039A1/ja active Application Filing
- 2012-06-15 TW TW101121487A patent/TW201345144A/zh unknown
Patent Citations (3)
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