CN105283918B - 使用多周期命令实现存储器装置访问的设备、方法和*** - Google Patents

使用多周期命令实现存储器装置访问的设备、方法和*** Download PDF

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Abstract

本文公开了用于确定访问存储器装置资源的命令的定时的技术和机制。在一实施例中，多周期命令从存储器控制器交换到存储器装置，其中，多周期命令指示对一组存储器装置的访问。基于多周期命令，控制一个或更多个其它命令的定时以实行描述存储器装置的操作约束的时间延迟参数。在另一实施例中，参照多周期命令的最后周期的开始，确定一个或更多个命令的定时。

Description

使用多周期命令实现存储器装置访问的设备、方法和***
相关申请
本申请是基于2012年11月30日提出的美国临时专利申请61/731908的非临时申请，并且要求具有该临时申请的优先权。临时申请61/731908由此通过引用结合于本文。
背景
1. 技术领域
本发明涉及存储器装置，并且更具体地说，涉及访问易失性存储器装置的存储器单元。
2. 背景技术
计算***通常依赖存储器装置存储信息。此类存储器装置可分成两种一般类型。首先，要求电源以保持存储的信息的正确性的易失性存储器装置。其次，即使在电源关断后也保持存储的信息的非易失性存储器装置。
一个常见类型的易失性存储器装置是动态随机存取存储器(DRAM)。与其它存储器技术相比，包括并且最明显的是静态随机存取存储器(SRAM)装置，DRAM装置通常提供比机械存储装置（诸如硬盘）改进程度大得多的性能，同时提供更低成本、更高存储密度和更少功耗。然而，这些益处以定期和刚好在从存储器单元读取数据或将数据写入存储器单元的每次访问之前和之后的时间期访问组成DRAM装置的存储器单元时发生各种延迟为代价。
DRAM通常在集成电路内的单独电容器中存储数据的每个比特。由于电容器泄漏电荷，因此，除非定期刷新电容器电荷，否则，信息最终将衰落。由于此刷新要求和其它设计考虑，DRAM设计员对在DRAM内的操作实施各种定时约束以保持正确性。一个此类约束是预充电要求。具体而言，在请求访问DRAM中的不同行（也称为比特线(BL)）时，要通过发出“预充电”命令先停用当前行。预充电命令将促使感应放大器关闭和比特线预充电到处在高与低逻辑电平之间的中间的匹配电压。在某个行预充电时间期延迟（也称为tRP）后，可发出“激活”命令以激活要访问的下一行。
造成由于采用DRAM技术而遭受的各种延迟的是刷新操作、预充电操作、激活操作及其它维护操作。这些延迟具有限制可将数据写入DRAM装置或从中读取的速率的效应，并且虽然诸如处理器等组件在变得更快方面取得了长足的进步，但在增大用于DRAM技术的访问的速率方面取得相对小的进展。
附图说明
本发明的各种实施例在附图的图中以示例方式而不是限制方式示出，并且在图中：
图1是根据一实施例，示出用于交换多周期命令的***的元件的框图。
图2是根据一实施例，示出用于处理多周期命令的存储器装置的元件的框图。
图3是根据一实施例，示出用于为访问存储器资源的命令定时的方法的元件的流程图。
图4是根据一实施例，示出在存储器控制器与存储器装置之间交换的多周期命令的表。
图5A到5D是根据相应实施例，示出各种多周期命令交换的特征的时序图。
图6是根据一实施例，示出用于访问存储器资源的计算***的元件的框图。
图7是根据一实施例，示出用于访问存储器资源的移动装置的元件的框图。
具体实施方式
本文中所述实施例以各种方式提供用于控制访问存储器资源的一个或更多个命令的定时的技术和/或机制。此类控制可基于从存储器控制器交换到存储器装置的另一多周期命令，其中，多周期命令指示对一组存储器装置的访问。可控制一个或更多个其它命令的定时以实行描述存储器装置的操作约束的时间延迟参数。在一实施例中，参照多周期命令的最后周期的开始，可确定一个或更多个其它命令的定时。
图1根据一实施例示出用于交换命令和地址信息的***100的元件。***100可包括耦合到存储器控制器120的存储器装置110 ——例如，其中，存储器控制器120要提供对包括在***100中或耦合到***100的主机处理器140的存储器装置110的访问。
存储器装置110可包括多种类型的存储器技术的任何技术，这些技术例如具有存储器单元的行，其中，数据可经字线或等效物访问。在一个实施例中，存储器装置110包括动态随机存取存储器(DRAM)技术。存储器装置110可以是***100的更大存储器装置（未示出）内的集成电路封装。例如，存储器装置110可以是诸如双列直插式存储器模块(DIMM)等存储器模块的DRAM装置。
存储器装置110可包括表示存储器的一个或更多个逻辑和/或物理群组的存储器资源114。存储器的一个此类编组的示例是例如可包括布置在行和列中存储元件的阵列的一组存储器资源。存储器装置110可包括访问逻辑118以至少在一定程度上有利于对存储器资源114的访问 ——例如，其中，此类访问提供用于服务于来自存储器控制器120的一个或更多个命令。访问逻辑118可包括根据常规技术提供资源访问的存储器装置110的逻辑或者结合其操作 ——例如，其中，检测器逻辑112、控制逻辑116和/或访问逻辑118的功能性通过本文中所述的另外功能性补充此类常规技术。作为说明而不是限制，访问逻辑118可包括或耦合到用于将访问指令解码到存储器资源114内适当存储器位置的列逻辑和/或行逻辑（未示出）。
存储器控制器120可通过如由说明性命令/地址(CA)总线165表示的一个或更多个总线，将命令或指令发送到存储器装置110。此类命令可由存储器装置110理解 ——例如，包括执行存储器内多种访问功能的存储器装置110解码命令信息和/或带有列逻辑和/或行逻辑的解码地址信息。例如，此类逻辑可通过列地址选通或信号(CAS)和行地址选通或信号(RAS)的组合访问存储器资源114中的特定位置。存储器的行可根据已知存储器体系结构或其衍生物实现。简要地说，存储器资源114的行可包括如由存储器110的列逻辑生成的CAS识别的存储器单元的一个或更多个可寻址列。经存储器110的行逻辑生成的RAS，每个行可以是以各种方式可寻址。
对存储器资源114的访问可以是用于经耦合到存储器110的I/O电路（未示出）的数据总线，写入交换的数据（和/或读取要交换的数据）的目的。例如，N个数据总线信号线DQ(1:N) 160可将I/O电路112耦合到存储器控制器120和/或一个或更多个其它存储器装置（未示出）。
在一实施例中，存储器控制器120包括命令逻辑135以经CA 165发送命令 ——例如，包括多种硬件逻辑和/或执行软件逻辑的任何逻辑。命令逻辑135可包括或耦合到存储器控制器的逻辑，存储器控制器的逻辑执行操作以生成，传送或以其它方式确定根据一个或更多个常规技术发送的命令。作为说明而不是限制，命令逻辑135可补充其它常规命令/地址信令功能性，该功能性例如符合诸如2008年4月的DDR3 SDRAM JEDEC标准JESD79-3C或诸如此类等双倍数据率(DDR)规范的一些或所有要求。例如，存储器控制器120可包括计时器逻辑130，计时器逻辑130包括配置成控制用于由命令逻辑135对命令的断定（例如，发送）的定时的电路和/或执行软件。计时器逻辑130可控制此类定时以实行存储器110的操作所要求的一个或更多个时间延迟参数。
在一实施例中，命令逻辑135包括保持用于与存储器110内各种行的状态有关的数据的存储装置（未示出）的访问权和/或以其它方式具有该访问权。此类数据可提供哪些组具有开放行的指示 ——例如，其中，此类数据包括那些开放行的地址。命令逻辑135（和/或存储器控制器120的另一逻辑）可访问此类数据以确定存储器装置110的给定组中要访问的行是否已经开放。如果确定要访问的行已经开放，则可执行访问而无需行激活命令的传送。然而，如果确定要访问的行尚未开放，则命令逻辑135可向存储器装置110传送激活命令（例如，行激活命令），激活命令包括指定命令瞄准的组是否包括当前开放的行的值。此类值（在本文中称为提示信息）可向存储器装置110指示它要在内部生成其自己的命令以执行预充电操作，关闭当前开放行 ——例如，与存储器装置110接收执行此类预充电操作的任何显式命令无关。
备选或另外，存储器装置110可包括检测器逻辑112以评估经CA 165收到的一些或所有命令 ——例如，确定命令要由存储器装置110在内部生成。作为说明而不是限制，检测器逻辑112可确定命令是否在瞄准包括当前开放的页面的组。此类组的瞄准称为“页面缺失事件”（或为简明起见，简称为“页面未命中”）。响应检测器逻辑112识别对应于经CA 165收到的命令的页面未命中事件，控制逻辑116可执行操作以准备访问命令瞄准的存储器资源的访问。如本文中所述，此类操作可包括在内部生成信令的存储器装置110，信令要代替从存储器控制器120收到的一个或更多个命令运行。例如，存储器110可向访问逻辑118提供在一个或更多个方面与预充电命令在功能上等效的信号。相应地，访问逻辑118可执行操作以便为存储器资源114的一行（或几行）预充电，而与存储器110接收指定此类预充电操作的显式命令无关。
图2根据一实施例示出用于处理从存储器控制器收到的多周期命令的存储器装置200的元件。存储器装置200可结合诸如存储器控制器120的存储器控制器操作。例如，存储器装置200可包括存储器装置110的一个或更多个特征。虽然某些实施例在此方面并不受限，但存储器装置200可支持用于双倍数据率标准存储器操作的LPDDR 4和/或多种标准的任何标准。
在一实施例中，存储器装置200包括访问逻辑260和存储器资源270，存储器资源270例如提供访问逻辑118和存储器资源114的一些或所有相应功能性。存储器装置200可还包括输入/输出(I/O) 210以将存储器装置200耦合到一些或所有命令地址总线200、数据总线225、行地址选通信号线RAS 224、列地址选通信号线CAS 226。
存储器装置200可经I/O 210接收例如存储器控制器（未示出）经CA总线220发送的命令信息和/或地址信息。此类命令/地址信息可通过时钟信号的多个周期发送（例如，CA总线时钟信号），以有利于对多组272、...、274存储器资源270的一些或所有组的访问。作为说明而不是限制，此类命令/地址信息可包括要将存储器装置200从用于提供对组的一行227的访问的状态转变到例如用于提供对组272的另一行、组274的行或诸如此类的访问的另一状态。此类转变可包括预充电组272的行，并且执行组272的另一行的激活和组272的另一行的刷新之一。此类组的激活可以是准备经数据总线222执行交换的数据的写入（和/或要交换的数据的读取）。
在一实施例中，检测器逻辑230接收或以其它方式检测经CA总线220收到的一些或所有多周期命令，并且基于此识别与多周期命令相关联的页面未命中事件。页面未命中事件的此类识别可基于多周期命令，包括指定组是否包括当前开放的行的提示信息。
响应检测到的页面未命中事件，控制逻辑240可在内部生成发送到访问逻辑260的预充电命令250a。备选或另外，命令逻辑240可生成命令250b以执行由经CA总线220收到的多周期命令指示的激活操作或刷新操作。两个命令250a、250b任意之一或两者的断定可由命令逻辑240定时以实行一个或更多个预确定的时间延迟参数。
图3是根据一实施例，示出用于确定访问存储器资源的命令的断定的方法300的元件。在一个实施例中，方法300由存储器装置执行，如包括存储器100的一些或所有特征的存储器装置。例如，方法300可由存储器装置200执行。在另一实施例中，存储器装置由存储器控制器执行，如提供存储器控制器120的一些或所有功能性的存储器控制器。
方法300可包括在310检测指示对第一组存储器装置的访问的第一多周期命令的交换。第一多周期命令可从存储器控制器交换到存储器装置。交换可在310由存储器装置检测到 ——例如，其中，第一多周期命令是激活命令和刷新命令之一。备选，在310的检测可包括计时器逻辑130或存储器控制器的类似逻辑检测存储器控制器已发送或者将要或正在发送第一多周期命令到存储器装置。
基于在310检测到的交换，方法300可还在320执行为第二命令的断定进行定时以执行第一组的激活和第一组的刷新之一。第二命令的断定可在诸如CA总线时钟信号等时钟信号的一个或更多个周期期间发生。在一实施例中，在320的定时包括为第二命令的最后采样将第二命令的最后周期定时成在从第一多周期命令的最后周期开始的时间期的期间或在其截止之后开始，其中，时间期等于预定义的行预充电时间延迟参数。例如，第二命令的最后周期可为第二命令的最后采样（例如也可以是为第二命令的第一采样）定时成与时钟信号的最早周期一致，以在时间期的期间或在其截止之后开始。作为说明而不是限制，第二命令可以是多周期命令 ——例如，其中，第一多周期命令的周期的总数与第二命令的周期的总数不同。
在320断定的定时可包括识别表示第一多周期命令的最后周期的开始的时间的参考值。随后，通过将在预定义的行预充电时间延迟参数与除最后周期外第二命令的所有周期的持续时间之间的差添加到参考时间值，可确定用于第二命令的所述断定的开始时间。
在一实施例中，其中，在存储器装置执行在310的检测，方法300可执行其它操作（未示出）以便由存储器装置内部生成命令 ——例如，与存储器控制器明确发送此类命令到存储器装置无关。例如，响应在310检测到交换，存储器装置可在第二命令前生成预充电命令。此类预充电命令可例如响应第一多周期命令的提示值而生成，提示值指定第一组是否包括当前开放的行。存储器装置可为预充电命令的最后采样（它例如也可以是第一采样）将此类预充电命令的断定定时成在第一多周期命令的最后周期开始时开始。
在一实施例中，其中，在存储器控制器执行在310的检测，方法300的其它操作（未示出）可包括在第二命令后，为到存储器装置的多周期列地址选通信号的断定进行定时。此类定时例如可包括将多周期列地址选通信号的最后周期定时成在从第二命令的最后周期的开始处开始的时间期的期间或在其截止之后开始。例如，多周期列地址选通信号的最后周期可被定时成与在该时间期的期间或在其截止之后开始的时钟信号的最早周期一致。该时间期例如可等于tRCD时间延迟参数。在常规DRAM体系结构中，tRCD参数指定在行地址选通信号的断定与相关联列地址选通信号的断定之间的要求的延迟。
图4是根据一实施例，示出用于在存储器控制器与存储器装置之间交换的命令的真值表的一实施例。命令真值表400表示包括多周期命令的真值表的一个示例。在本文中使用时，“多周期命令”指在调节此类交换的时钟信号的多个周期的过程中交换的命令。例如，可在此类多个周期的不同相应周期期间发送多周期命令的不同部分的每个部分。
在表400中，左侧的列识别支持的同步动态随机存取存储器(SDRAM)命令。右侧的列识别不同信号的值以指定识别的命令。特别要注意的是，在表400中是四周期激活命令、两周期预充电命令和每个是两周期的两个刷新命令（分别为按组和所有组）。单独的命令在表400中示为以各种方式包括表示模式寄存器地址信息的MA#比特、表示用于模式寄存器操作的opcode信息的OP#比特、表示组地址信息的BA#比特、表示行地址信息的R#比特、表示列地址信息的C#比特及表示命令是否要适用到所有组的AB比特中的一项或更多项。表400中的“X”值表示无需被驱动到任何有效逻辑状态的“无关”(Don't care)状态。与此相反，表400中的“V”值表示确实需要被驱动到某一有效逻辑状态的“无关”(Don't care)状态。
图5A到5D根据包括本文中所述的一些或所有特征的不同实施例，以各种方式示出命令信号交换的特征。在图5A到5D中表示的所示实施例中，在命令地址总线(CA)的上升缘上进行命令的采样 ——例如，包括多周期命令的不同周期的相应采样。然而，实施例在此方面不受限制。
图5A是根据一实施例，示出访问存储器资源的命令的定时的时序图500。时序图500可表示例如在***100中执行的交换和操作。时序图500显示经命令地址总线从存储器控制器发送到存储器514的CA交换512。在时序图500中表示的示例实施例中，经命令地址总线的交换的定时通过CA总线时钟510调节，或者对应于CA总线时钟510。时序图500还显示响应CA交换512，存储器514的操作。
在一实施例中，CA交换512包括多周期激活(ACT)命令，ACT命令包括指示页面未命中事件的提示值。例如，提示值可向存储器装置指定ACT命令瞄准的组包括当前开放的行。响应CA交换512的ACT命令，存储器514可在内部生成预充电命令i_PRE以进行预充电并且关闭提示值指示的当前开放行。随后，存储器514可生成激活命令i_ACT以执行CA交换512的ACT命令指示的激活操作。
在一实施例中，存储器514为i_PRE的生成和/或i_ACT的生成定时以实行时间延迟参数tRP，该参数指定在预充电与相关联的行激活操作之间要求的延迟。作为说明而不是限制，存储器514可执行定时控制操作以确保i_ACT的最后周期（在此示例中它是i_ACT的唯一周期）的采样不早于在CA交换512的ACT命令的最后周期开始后，等于tRP的时间期的截止。另外或备选，存储器514可执行定时控制操作以确保i_PRE的最后周期（在此示例中它是i_PRE的唯一周期）的开始与CA交换512的ACT命令的最后周期开始一致。
图5B是根据一实施例，示出访问存储器资源的命令的定时的时序图520。时序图520可表示例如在***100中执行的交换和操作。时序图520显示经命令地址总线从存储器控制器发送到存储器534的CA交换532。在时序图520中表示的示例实施例中，经命令地址总线的交换的定时通过CA总线时钟530调节，或者对应于CA总线时钟530。时序图520还显示响应CA交换532，存储器534的操作。
时序图520在一些方面类似于时序图500，明显的不同在于指示页面未命中事件的提示值包括在CA交换532的多周期刷新(REF)命令中。响应CA交换532的REF命令，存储器534可在内部生成预充电命令i_PRE (例如，与CA交换532的任何显式预充电命令无关)。随后，存储器534可生成刷新命令i_REF以执行CA交换532的REF命令指示的刷新操作。
与存储器514类似，存储器534可为i_PRE的生成和/或i_REF的生成定时以实行参数tRP。作为说明而不是限制，存储器534可执行定时控制操作以确保i_REF的最后周期的采样不早于以CA交换532的REF命令的最后周期开始的等于tRP的时间期的截止。另外或备选，存储器534可执行定时控制操作以确保i_PRE)的最后周期的采样与CA交换532的REF命令的最后周期开始一致。
时序图520还根据另一实施例示出由存储器控制器对tRP参数的实行。更具体地说，时序图520还示出两个多周期命令从存储器控制器到存储器装置的CA交换536。仅为便于比较，CA交换536示为与CA交换532同时进行，但某些实施例在此方面不受限制。例如，CA交换536可以是由与用于CA交换532不同的存储器控制器进行的交换，或者可以是CA交换532的较晚（或较早）部分。
CA交换536包括按组预充电命令(PRE)和所有组预充电(PRE_all)之一及随后的REF命令。为实行关于此类命令的tRP延迟参数，存储器控制器可包括诸如计时器逻辑130的功能性等功能性，以确保REF命令的最后采样不早于以CA交换536的PRE (PRE_all)命令的最后周期开始的等于tRP的时间期的截止。可参照PRE（或PRE_all）命令的最后周期的开始，确定此定时控制 ——例如，不同于参照PRE（或PRE_all）命令的第一周期的开始确定。例如，如图5C所示，在考虑不同长度的多周期命令时，此不同变得更明显。
图5C是根据一实施例，示出访问存储器资源的命令的定时的时序图540。时序图540可表示例如在***100中执行的交换和操作。时序图540显示经命令地址总线从存储器控制器发送到存储器的CA交换552。CA交换552的定时可通过CA总线时钟550调节，或者对应于CA总线时钟550。
CA交换552包括PRE和随后的ACT命令。为实行关于此类命令的tRP1延迟参数，存储器控制器可执行定时控制操作以确保ACT命令的最后周期的采样不早于以CA交换552的PRE命令的最后周期的采样开始的等于tRP1的时间期的截止。
特别要注意的是，在PRE命令和ACT命令的相应开始之间的时差(t6-tO)小于tRP1。相应地，使用此类命令的开始进行定时以参照PRE命令和ACT命令的相应开始实行tRP1要求将要求仅在时序图540的t7开始ACT命令。与此相反，图5C所示实施例允许在t5开始ACT命令。为便于与CA交换554的比较，示出了备选方案的示例。CA交换554的PRE命令和ACT命令例如可由根据LPDDR3操作的存储器控制器发送。在CA交换554中，参照PRE命令和ACT命令的相应开始，实行tRP延迟。
图5D是根据一实施例，示出访问存储器资源的命令的定时的时序图560。时序图560可表示例如在***100中执行的交换和操作。时序图560显示经命令地址总线从存储器控制器发送到存储器的CA交换572。CA交换572的定时可通过CA总线时钟570调节，或者对应于CA总线时钟570。
CA交换572包括ACT命令和随后的命令地址选通(CAS)信号。存储器装置的操作可受延迟参数tRCD1约束或者由其表征，该延迟参数指定在行激活命令与相关联列地址选通之间的最小时间。为实行关于CA交换572的ACT命令和CAS信号的tRCD1延迟参数，存储器控制器可执行定时控制操作以确保ACT命令的最后周期的采样不早于以CA交换572的CAS命令的最后周期的采样开始的等于tRCD1的时间期的截止。仅为便于比较，时序图560也显示根据常规LPDDR3技术的CA交换574的定时以实行类似的tRCD延迟参数。
图6是其中可实现存储器访问的计算***的一实施例的框图。***600表示根据本文中所述任何实施例的计算装置，并且可以是膝上型计算机、台式计算机、服务器、游戏或娱乐控制***、扫描仪、复印机、打印机或其它电子装置。***600可包括处理器620，处理器620为***600提供处理、操作管理和指令的执行。处理器620可包括任何类型的微处理器、中央处理单元(CPU)、处理核或其它处理硬件以便为***600提供处理。处理器620控制***600的总体操作，并且可以是或包括一个或更多个可编程通用或专用微处理器、数字信号处理器(DSP)、可编程控制器、专用集成电路(ASIC)、可编程逻辑装置(PLD)或诸如此类或此类装置的组合。
存储器子***630表示***600的主存储器，并且为要由处理器620执行的代码或在执行例程中要使用的数据值提供临时存储。存储器子***630可包括一个或更多个存储器装置，如只读存储器(ROM)、闪存存储器、一个或更多个各种各样的随机存取存储器(RAM)或其它存储器装置或此类装置的组合。除其它之外，存储器子***630存储和托管操作***(OS) 636以便为***600中指令的执行提供软件平台。另外，存储并且从存储器子***630执行其它指令638，以提供***600的逻辑和处理。OS 636和指令638由处理器620执行。
存储器子***630可包括存储器装置632，其中，它存储数据、指令、程序或其它项目。在一个实施例中，存储器子***包括存储器控制器634，存储器控制器634是根据本文中所述任何实施例的存储器控制器，并且提供用于访问存储器装置632的机制。在一个实施例中，存储器控制器634提供命令到存储器装置632。命令可促使存储器装置632在内部生成用于存储器资源的激活命令和/或预充电命令。
处理器620和存储器子***630耦合到总线/总线***610。总线610是表示通过适当桥接器、适配器和/或控制器连接的任何一个或更多个单独物理总线、通信线/接口和/或点到点连接的抽象名称。因此，总线610可例如包括***总线、外设组件互连(PCI)总线、HyperTransport或工业标准体系结构(ISA)总线、小型计算机***接口(SCSI)总线、通用串行总线(USB)或电气和电子工程师协会(IEEE)标准1394总线（通常称为“Firewire”）中的一种或更多种总线。总线610的总线也可对应于网络接口650中的接口。
***600也可包括耦合到总线610的一个或更多个输入/输出(I/O)接口640、网络接口650、一个或更多个内部海量存储装置660及外设接口670。I/O接口640可包括一个或更多个接口组件，通过这些接口组件，用户与***600交互（例如，视频、音频和/或字母数字连接）。网络接口650为***600提供通过一个或更多个网络与远程装置（例如，服务器、其它计算装置）进行通信的能力。网络接口650可包括以太网适配器、无线互连组件、USB（通用串行总线）或其它基于有线或无线标准或专有接口。
存储装置660可以是或者包括用于以非易失性方式存储大量数据的任何常规介质，如一个或更多个基于磁性、固态或光学的盘或组合。存储装置660以持久状态保存代码或指令和数据662（即，尽管***600的电源中断，也保留值）。存储装置660可通常被视为“存储器”，但存储器630是提供指令到处理器620的执行或操作存储器。虽然存储装置660是非易失性，但存储器630可包括易失性存储器（即，如果***600的电源中断，则数据的值或状态不明确）。
外设接口670可包括上面未明确提及的任何硬件接口。外设通常指依赖性地连接到***600的装置。依赖性连接是***600在其中提供操作在其上执行的软件和/或硬件平台并且用户与其交互的一种连接。
图7是其中例如在逐比特基础上可实现存储器访问的移动装置的一实施例的框图。装置700表示移动计算装置，如计算平板、移动电话或智能电话、无线启用的电子阅读器或其它移动装置。将理解的是，某些组件是概括示出，并且并非此类装置的所有组件均在装置700中示出。
装置700可包括执行装置700的主要处理操作的处理器710。处理器710可包括一个或更多个物理装置，如微处理器、应用处理器、微控制器、可编程逻辑装置或其它处理部件。处理器710执行的处理操作包括应用程序和/或装置功能在其上执行的操作平台或操作***的执行。处理操作包括通过人类用户或者通过其它装置与I/O（输入/输出）有关的操作、与电源管理有关的操作和/或与连接装置700到另一装置有关的操作。处理操作也可包括与音频I/O和/或显示器I/O有关的操作。
在一个实施例中，装置700包括音频子***720，该子***表示与提供音频功能到计算装置相关联的硬件（例如，音频硬件和音频电路）和软件（例如，驱动程序、编解码器）组件。音频功能可包括扬声器和/或耳机输出及麦克风输入。用于此类功能的装置可集成到装置700中，或者连接到装置700。在一个实施例中，通过提供由处理器710接收和处理的音频命令，用户同装置700交互。
显示子***730表示提供视觉和/或触觉显示以便用户同计算装置交互的硬件（例如，显示装置）和软件（例如，驱动程序）组件。显示子***730可包括显示接口732，显示接口732可包括用于向用户提供显示的特定屏幕或硬件装置。在一个实施例中，显示接口732包括独立于处理器710，执行与显示有关的至少一些处理的逻辑。在一个实施例中，显示子***730包括提供输出和输入到用户的触摸屏装置。
I/O控制器740表示与同用户的交互有关的硬件装置和软件组件。I/O控制器740可用于管理作为音频子***720和/或显示子***730的一部分的硬件。另外，I/O控制器740示出用于连接到装置700的另外装置的连接点，用户可能通过它同***交互。例如，可附连到装置700的装置可能包括麦克风装置、扬声器或立体声***、视频***或其它显示装置、键盘或小键盘装置或用于与诸如读卡器或其它装置等特定应用一起使用的其它I/O装置。
如上所提及的一样，I/O控制器740可同音频子***720和/或显示子***730交互。例如，通过麦克风或其它音频装置的输入可提供用于装置700的一个或更多个应用或功能的输入或命令。另外，可转而提供或除显示输出外还提供音频输出。在另一示例中，如果显示子***包括触摸屏，则显示装置也充当输入装置，它至少部分可由I/O控制器740管理。装置700上也可以有另外的按钮或开关以提供I/O控制器740管理的I/O功能。
在一个实施例中，I/O控制器740管理诸如加速计、相机、光传感器或其它环境传感器、陀螺仪、全球定位***(GPS)或可包括在装置700中的其它硬件。输入可以是直接用户交互的一部分以及是提供环境输入到***以影响其操作（如过滤噪声，为亮度检测调整显示器，为相机应用闪光灯或其它特征）。
在一个实施例中，装置700包括管理电池电能使用、电池的充电和与节能操作有关的特征的电源管理750。存储器子***760可包括用于在装置700中存储信息的存储器装置762。存储器子***760可包括非易失性（如果存储器装置的电源中断，则状态不更改）和/或易失性（如果存储器装置的电源中断，则状态不确定）存储器装置。存储器760可存储应用数据、用户数据、音乐、照片、文档或其它数据及与***700的应用和功能的执行有关的***数据（无论长期还是暂时）。
在一个实施例中，存储器子***760包括存储器控制器764（它能够被视为是***700的控制的一部分，并且可能能够被视为处理器710的一部分）。存储器控制器764监视总线的电压摆幅特性。例如，存储器控制器764可检测用于例如数据总线等相同总线的不同信号线的不同电压摆幅特性。在一实施例中，存储器控制器764发出命令，命令促使存储器762在内部生成用于存储器资源的激活命令或预充电命令。
连接性770可包括硬件装置（例如，无线和/或有线连接器和通信硬件）和软件组件（例如，驱动程序、协议栈）以允许装置700与外部装置进行通信。装置能够是诸如其它计算装置、无线接入点或基站等单独的装置及诸如耳机、打印机或其它装置等外设。
连接性770可包括多个不同类型的连接性。概括而言，装置700示为带有蜂窝连接性772和无线连接性774。蜂窝连接性772通常指由无线载波提供的蜂窝网络连接性，如经GSM（全球移动通信***）或变化或衍生、CDMA（码分多址）或变化或衍生、TDM（时分复用）或变化或衍生、LTE（长期演进 ——也称为“4G”）或其它蜂窝服务标准提供。无线连接性774指不是蜂窝的无线连接性，并且可包括个人区域网络（如蓝牙）、局域网（如WiFi）和/或宽域网（如WiMAX）或其它无线通信。无线通信指通过非固态介质，通过使用调制的电磁辐射的数据的传送。有线通信通过固态通信介质进行。
外设连接780包括硬件接口和连接器及形成外设连接的软件组件（例如，驱动程序、协议栈）。将理解的是，装置700能够是其它计算装置的外设装置（“去至”782）以及具有与其连接的外设装置（“起自”784）。装置700通常具有“对接”连接器以连接到其它计算装置，以便实现诸如管理装置700上内容的目的（例如，下载和/或上载，更改，同步）。另外，对接连接器可允许装置700连接到某些外设，这些外设允许装置700控制例如到视听或其它***的内容输出。
除专有对接连接器或其它专有连接硬件外，装置700可经普通或基于标准的连接器形成外设连接780。普通类型可包括通用串行总线(USB)连接器（它可包括多个不同硬件接口的任何接口）、包括MiniDisplayPort (MDP)的DisplayPort、高清晰多媒体接口(HDMI)、Firewire或其它类型。
在一个实施例中，存储器装置包括检测器逻辑，以检测第一多周期命令从存储器控制器到存储器装置的交换，第一多周期命令指示对第一组存储器装置的访问。存储器装置还包括控制逻辑，控制逻辑包括配置成基于检测到的交换，为在时钟信号的一个或更多个周期期间第二命令的断定进行定时的电路，第二命令执行第一组的激活和第一组的刷新之一，包括控制逻辑为第二命令的最后采样将第二命令的最后周期定时成在从第一多周期命令的最后周期开始的时间期的期间或在其截止之后开始，其中，时间期等于预定义的行预充电时间延迟参数。
在一实施例中，控制逻辑要为第二命令的最后采样将第二命令的最后周期定时成与时钟信号的最早周期一致，以在时间期的期间或在其截止之后开始。在另一实施例中，第二命令是多周期命令，其中，第一多周期命令的周期的总数与第二命令的周期的总数不同。在另一实施例中，控制逻辑为断定进行定时包括控制逻辑识别用于第一多周期命令的最后周期的开始的参考时间值和控制逻辑确定用于第二命令的断定的开始时间，包括控制逻辑将在预定义的行预充电时间延迟参数与除第二命令的最后周期外第二命令的所有周期的持续时间之间的差添加到参考时间值。在另一实施例中，控制逻辑要独立于来自存储器控制器的任何显式命令，生成第二命令以执行第一组的激活和第一组的刷新中的所述一个操作。
在另一实施例中，控制逻辑还要响应检测到的交换，在第二命令之前生成第三命令，第三命令执行预充电操作。在另一实施例中，控制逻辑要独立于来自存储器控制器的任何显式命令，生成第三命令以执行预充电操作。在另一实施例中，第一多周期命令包括向存储器装置指示第一组是否包括当前开放的行的提示值，其中，控制逻辑要响应提示值，生成第三命令。在另一实施例中，控制逻辑要在第一多周期命令的最后周期开始时开始第三命令的断定。在另一实施例中，第一多周期命令包括激活命令，并且其中，第二命令要执行第一组的激活。在另一实施例中，第一多周期命令包括刷新命令，其中，第二命令要执行第一组的刷新。在另一实施例中，刷新命令指示仅要刷新多组存储器装置的第一组。在另一实施例中，刷新命令要刷新多组存储器装置的所有组。
在另一实施例中，存储器控制器包括命令逻辑，以将第一多周期命令从存储器控制器交换到存储器装置，第一多周期命令指示对第一组存储器装置的访问。存储器控制器还包括计时器逻辑，以基于检测到的交换，为在时钟信号的一个或更多个周期期间第二命令到存储器装置的传送定时，第二命令执行第一组的激活和第一组的刷新之一，包括计时器逻辑为第二命令的最后采样将第二命令的最后周期定时成在从第一多周期命令的最后周期开始的时间期的期间或在其截止之后开始，其中，时间期等于预定义的行预充电时间延迟参数。
在一实施例中，计时器要为第二命令的最后采样将第二命令的最后周期定时成与时钟信号的最早周期一致，以在时间期的期间或在其截止之后开始。在另一实施例中，第二命令是多周期命令，其中，第一多周期命令的周期的总数与第二命令的周期的总数不同。在另一实施例中，计时器逻辑为断定进行定时包括计时器逻辑识别用于第一多周期命令的最后周期的开始的参考时间值和计时器逻辑确定用于第二命令的断定的开始时间，包括控制逻辑将在预定义的行预充电时间延迟参数与除最后周期外第二命令的所有周期的持续时间之间的差添加到参考时间值。在另一实施例中，存储器装置的多个存储器组包括第一组，其中，第一多周期命令指示只用于多个组的第一组的预充电操作。在另一实施例中，存储器装置的多个存储器组包括第一组，其中，第一多周期命令指示多个组的所有组要预充电。
在另一实施例中，第二命令要执行第一组的激活，其中，计时器逻辑还要在第二命令后，为到存储器装置的多周期列地址选通信号的断定进行定时，包括计时器逻辑将用于多周期列地址选通信号的最后采样的多周期列地址选通信号的最后周期定时成在从第二命令的最后周期开始的另一时间期的期间或在其截止之后开始，其中，另一时间期等于指定在行地址选通信号的断定与列地址选通信号的断定之间要求的延迟的预定义的tRCD参数。在另一实施例中，为多周期列地址选通信号的最后采样将多周期列地址选通信号的最后周期定时成与时钟信号的最早周期一致，以在另一时间期的期间或在其截止之后开始。
在另一实现中，方法包括检测第一多周期命令从存储器控制器到存储器装置的交换，第一多周期命令指示对第一组存储器装置的访问。方法还包括基于检测到的交换，为在时钟信号的一个或更多个周期期间第二命令的断定进行定时，第二命令执行第一组的激活和第一组的刷新之一，包括为第二命令的最后采样将第二命令的最后周期定时成在从第一多周期命令的最后周期开始的时间期的期间或在其截止之后开始，其中，时间期等于预定义的行预充电时间延迟参数。
在一实施例中，为第二命令的最后采样将第二命令的最后周期定时成与时钟信号的最早周期一致，以在时间期的期间或在其截止之后开始。在另一实施例中，第二命令是多周期命令，其中，第一多周期命令的周期的总数与第二命令的周期的总数不同。在另一实施例中，为断定进行定时包括识别用于第一多周期命令的最后周期的开始的参考时间值和确定用于第二命令的断定的开始时间，包括将在预定义的行预充电时间延迟参数与除第二命令的最后周期外第二命令的所有周期的持续时间之间的差添加到参考时间值。
在另一实施例中，其中检测交换包括在存储器装置检测，其中，存储器装置独立于来自存储器控制器的任何显式命令，生成第二命令以执行第一组的激活和第一组的刷新中的所述一个操作。在另一实施例中，方法还还包括响应检测到交换，在第二命令之前在存储器装置处生成第三命令，第三命令执行预充电操作。在另一实施例中，独立于来自存储器控制器的任何显式命令，生成第三命令以执行预充电操作。在另一实施例中，第一多周期命令包括向存储器装置指示第一组是否包括当前开放的行的提示值，其中，存储器装置响应提示值，生成第三命令。在另一实施例中，存储器装置将第三命令的断定定时成在第一多周期命令的最后周期开始时开始。在另一实施例中，第一多周期命令包括激活命令，并且其中，第二命令要执行第一组的激活。在另一实施例中，第一多周期命令包括刷新命令，并且其中，第二命令要执行第一组的刷新。在另一实施例中，其中，刷新命令指示仅要刷新多组存储器装置的第一组。在另一实施例中，刷新命令要刷新多组存储器装置的所有组。
在另一实施例中，检测交换包括在存储器控制器检测，其中，存储器控制器将第二命令发送到存储器装置。在另一实施例中，存储器装置的多个存储器组包括第一组，其中，第一多周期命令指示只用于多个组的第一组的预充电操作。在另一实施例中，存储器装置的多个存储器组包括第一组，其中，第一多周期命令指示多个组的所有组要预充电。在另一实施例中，第二命令要执行第一组的激活，并且方法还包括在第二命令后，为到存储器装置的多周期列地址选通信号的断定进行定时，包括将用于多周期列地址选通信号的最后采样的多周期列地址选通信号的最后周期定时成在从第二命令的最后周期开始的另一时间期的期间或在其截止之后开始，其中，另一时间期等于指定在行地址选通信号的断定与列地址选通信号的断定之间要求的延迟的预定义的tRCD参数。在另一实施例中，为多周期列地址选通信号的最后采样将多周期列地址选通信号的最后周期定时成与时钟信号的最早周期一致，以在另一时间期的期间或在其截止之后开始。
本文中描述了用于操作存储器装置的技术和体系结构。在上面的描述中，为便于解释，陈述了许多细节以便提供某些实施例的详尽理解。然而，本领域的技术人员将明白，某些实施例能够在这些特定细节不存在的情况下实践。在其它情况下，结构和装置以方框图形式示出以避免混淆描述。
说明书对“一个实施例”或“一实施例”的引用指结合该实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中。在说明书中各个位置出现的“在一个实施例中”词语不一定全部指同一实施例。
本文中根据计算机存储器内数据比特有关操作的算法和符号表示介绍详细描述的一些部分。这些算法描述和表示是计算领域技术人员用于最有效地将其工作内容传达给本领域其它技术人员的方式。算法在此处且通常被视为产生所需结果的自相一致的步骤序列。步骤是那些需要物理量的物理操控的操作。这些数量通常但不一定采用能够存储、传输、组合、比较及以其它方式操控的电气或磁信号的形式。将这些信号称为比特、值、元素、符号、字符、项、数字或诸如此类已证明有时是方便的，主要是常见用法的原因。
然而，应记住的是，所有这些和类似的术语要与适当的物理量相关联，并且只是应用到这些量的方便标志。除非另有明确说明，否则，如从本文中的讨论明白的一样，可理解在通篇描述中，利用诸如“处理”、“计算”、“确定”或“显示”等术语或诸如此类的探讨指计算机***或类似电子计算装置的动作和/或进程，将表示计算机***的寄存器和存储器内的物理（电子）数量的数据操控和变换成类似地表示为计算机***存储器或寄存器或其它此类信息存储、传输或显示装置内物理量的其它数据。
某些实施例也涉及用于执行本文中的操作的设备。此设备可为所需目的而专门构建，或者它可包括由计算机中存储的计算机程序选择性地激活或重新配置的通用计算机。此类计算机程序可存储在计算机可读存储介质上，诸如但不限于包括软盘、光盘、CD-ROM和磁光盘的任何类型的盘、只读存储器(ROM)、诸如动态RAM(DRAM)等随机存取存储器(RAM)、EPROM、EPROM、EEPROM、磁卡或光学卡或适用于存储电子指令并且耦合到计算机***总线的任何类型的介质。
本文中介绍的算法和显示并未在本质上涉及任何特定计算机或其它设备。各种通用***可根据本文中的教导与程序一起使用，或者可认证构建更专业化设备以执行所需方法步骤是方便的。本文中的描述将显示多个这些***的所需结构。另外，某些实施例未参照任何特定编程语言描述。将领会的是，多个编程语言可用于实现如本文所述的此类实施例的教导。
除本文中所述外，在不脱离其范围的情况下，可对公开的实施例及其实现进行各种修改。因此，本文中的说明和示例应视为说明性并且不是限制性。本发明的范围应完全参照随后的权利要求衡量。

Claims (37)

1.一种用于传递命令信息的存储器装置，所述存储器装置包括：
检测器逻辑，以检测第一多周期命令从存储器控制器到所述存储器装置的交换，所述第一多周期命令指示对第一组所述存储器装置的访问；
控制逻辑，包括配置成基于所述检测到的交换，为在时钟信号的一个或更多个周期期间第二命令的断定进行定时的电路，所述第二命令执行所述第一组的激活和所述第一组的刷新其中之一，包括所述控制逻辑将所述第二命令的最后周期定时成在从所述第一多周期命令的最后周期开始的时间期的期间或在其截止之后开始，其中所述时间期等于预定义的行预充电时间延迟参数。
2.如权利要求1所述的存储器装置，其中所述控制逻辑将所述第二命令的所述最后周期定时成与所述时钟信号的最早周期一致，以在所述时间期的期间或在其截止之后开始。
3.如权利要求1所述的存储器装置，其中所述第二命令是多周期命令，其中所述第一多周期命令的周期的总数与所述第二命令的周期的总数不同。
4.如权利要求1到3任一项所述的存储器装置，其中所述控制逻辑为所述断定进行定时包括：
所述控制逻辑识别用于所述第一多周期命令的所述最后周期的开始的参考时间值；以及
所述控制逻辑确定用于所述第二命令的所述断定的开始时间，包括所述控制逻辑将在所述预定义的行预充电时间延迟参数与除所述最后周期外所述第二命令的所有周期的持续时间之间的差添加到所述参考时间值。
5.如权利要求1到3任一项所述的存储器装置，其中所述控制逻辑独立于来自所述存储器控制器的任何显式命令，生成所述第二命令以执行所述第一组的所述激活和所述第一组的所述刷新中的所述其中之一。
6.如权利要求5所述的存储器装置，所述控制逻辑还响应所述检测到的交换，在所述第二命令之前生成第三命令，所述第三命令执行预充电操作。
7.如权利要求6所述的存储器装置，其中所述控制逻辑独立于来自所述存储器控制器的任何显式命令，生成所述第三命令以执行所述预充电操作。
8.如权利要求6所述的存储器装置，其中所述第一多周期命令包括向所述存储器装置指示所述第一组是否包括当前开放的行的提示值，其中所述控制逻辑响应所述提示值，生成所述第三命令。
9.如权利要求6所述的存储器装置，其中所述控制逻辑在所述第一多周期命令的所述最后周期开始时开始所述第三命令的断定。
10.一种用于传递命令信息的存储器控制器，所述存储器控制器包括：
命令逻辑，以将第一多周期命令从所述存储器控制器交换到存储器装置，所述第一多周期命令指示对第一组所述存储器装置的访问；
计时器逻辑，基于所述交换，为在时钟信号的一个或更多个周期期间第二命令到所述存储器装置的传送定时，所述第二命令执行所述第一组的激活和所述第一组的刷新之一，包括所述计时器逻辑将所述第二命令的最后周期定时成在从所述第一多周期命令的最后周期开始的时间期的期间或在其截止之后开始，其中所述时间期等于预定义的行预充电时间延迟参数。
11.如权利要求10所述的存储器控制器，其中所述计时器逻辑将所述第二命令的所述最后周期定时成与所述时钟信号的最早周期一致，以在所述时间期的期间或在其截止之后开始。
12.如权利要求10所述的存储器控制器，其中所述第二命令是多周期命令，其中所述第一多周期命令的周期的总数与所述第二命令的周期的总数不同。
13.如权利要求10到12任一项所述的存储器控制器，其中所述第二命令要执行所述第一组的所述激活，其中所述计时器逻辑还要在所述第二命令后，为到所述存储器装置的多周期列地址选通信号的断定进行定时，包括所述计时器逻辑将用于所述多周期列地址选通信号的最后采样的所述多周期列地址选通信号的最后周期定时成在从所述第二命令的所述最后周期开始的另一时间期的期间或在其截止之后开始，其中所述另一时间期等于指定在行地址选通信号的断定与列地址选通信号的断定之间要求的延迟的预定义的tRCD参数。
14.如权利要求13所述的存储器控制器，其中所述多周期列地址选通信号的所述最后周期被定时成与所述时钟信号的最早周期一致，以在所述另一时间期的期间或在其截止之后开始。
15.一种用于传递命令信息的方法，所述方法包括：
检测第一多周期命令从存储器控制器到存储器装置的交换，所述第一多周期命令指示对第一组所述存储器装置的访问；
基于所述检测到的交换，为在时钟信号的一个或更多个周期期间第二命令的断定进行定时，所述第二命令执行所述第一组的激活和所述第一组的刷新其中之一，包括将所述第二命令的最后周期定时成在从所述第一多周期命令的最后周期开始的时间期的期间或在其截止之后开始，其中所述时间期等于预定义的行预充电时间延迟参数。
16.如权利要求15所述的方法，其中所述第二命令的所述最后周期被定时成与所述时钟信号的最早周期一致，以在所述时间期的期间或在其截止之后开始。
17.如权利要求15所述的方法，其中所述第二命令是多周期命令，其中所述第一多周期命令的周期的总数与所述第二命令的周期的总数不同。
18.如权利要求15到17任一项所述的方法，其中为所述断定进行定时包括：
识别用于所述第一多周期命令的所述最后周期的开始的参考时间值；以及
确定用于所述第二命令的所述断定的开始时间，包括将在所述预定义的行预充电时间延迟参数与除所述最后周期外所述第二命令的所有周期的持续时间之间的差添加到所述参考时间值。
19.如权利要求15到17任一项所述的方法，其中检测所述交换包括在所述存储器装置检测，其中所述存储器装置独立于来自所述存储器控制器的任何显式命令，生成所述第二命令以执行所述第一组的所述激活和所述第一组的所述刷新中的所述其中之一。
20.如权利要求19所述的方法，还包括响应检测到所述交换，在所述存储器装置处在所述第二命令之前生成第三命令，所述第三命令执行预充电操作。
21.如权利要求15到17和20任一项所述的方法，其中检测所述交换包括在所述存储器控制器检测，其中所述存储器控制器将所述第二命令发送到所述存储器装置。
22.如权利要求21所述的方法，其中所述存储器装置的多个存储器组包括所述第一组，以及其中所述第一多周期命令指示只用于所述多个存储器组的所述第一组的预充电操作。
23.如权利要求21所述的方法，其中所述存储器装置的多个存储器组包括所述第一组，以及其中所述第一多周期命令指示所述多个存储器组的所有存储器组要预充电。
24.如权利要求21所述的方法，其中所述第二命令要执行所述第一组的所述激活，所述方法还包括：
在所述第二命令后，为到所述存储器装置的多周期列地址选通信号的断定进行定时，包括将所述多周期列地址选通信号的最后周期定时成在从所述第二命令的所述最后周期开始的另一时间期的期间或在其截止之后开始，其中所述另一时间期等于指定在行地址选通信号的断定与列地址选通信号的断定之间要求的延迟的预定义的tRCD参数。
25.如权利要求24所述的方法，其中所述多周期列地址选通信号的所述最后周期被定时成与所述时钟信号的最早周期一致，以在所述另一时间期的期间或在其截止之后开始。
26.一种用于传递命令信息的装置，所述装置包括：
用于检测第一多周期命令从存储器控制器到存储器装置的交换的部件，所述第一多周期命令指示对第一组所述存储器装置的访问；
用于基于所述检测到的交换为在时钟信号的一个或更多个周期期间第二命令的断定进行定时的部件，所述第二命令执行所述第一组的激活和所述第一组的刷新其中之一，包括将所述第二命令的最后周期定时成在从所述第一多周期命令的最后周期开始的时间期的期间或在其截止之后开始，其中所述时间期等于预定义的行预充电时间延迟参数。
27.如权利要求26所述的装置，其中所述第二命令的所述最后周期被定时成与所述时钟信号的最早周期一致，以在所述时间期的期间或在其截止之后开始。
28.如权利要求26所述的装置，其中所述第二命令是多周期命令，其中所述第一多周期命令的周期的总数与所述第二命令的周期的总数不同。
29.如权利要求26到28任一项所述的装置，其中用于为所述断定进行定时的部件包括：
用于识别用于所述第一多周期命令的所述最后周期的开始的参考时间值的部件；以及
用于确定用于所述第二命令的所述断定的开始时间的部件，包括将在所述预定义的行预充电时间延迟参数与除所述最后周期外所述第二命令的所有周期的持续时间之间的差添加到所述参考时间值。
30.如权利要求26到28任一项所述的装置，其中用于检测所述交换的部件包括用于在所述存储器装置检测的部件，其中所述存储器装置独立于来自所述存储器控制器的任何显式命令，生成所述第二命令以执行所述第一组的所述激活和所述第一组的所述刷新中的所述其中之一。
31.如权利要求30所述的装置，还包括用于响应检测到所述交换在所述存储器装置处在所述第二命令之前生成第三命令的部件，所述第三命令执行预充电操作。
32.如权利要求26到28和31任一项所述的装置，其中用于检测所述交换的部件包括用于在所述存储器控制器检测的部件，其中所述存储器控制器将所述第二命令发送到所述存储器装置。
33.如权利要求32所述的装置，其中所述存储器装置的多个存储器组包括所述第一组，以及其中所述第一多周期命令指示只用于所述多个存储器组的所述第一组的预充电操作。
34.如权利要求32所述的装置，其中所述存储器装置的多个存储器组包括所述第一组，以及其中所述第一多周期命令指示所述多个存储器组的所有存储器组要预充电。
35.如权利要求32所述的装置，其中所述第二命令要执行所述第一组的所述激活，所述装置还包括：
用于在所述第二命令后为到所述存储器装置的多周期列地址选通信号的断定进行定时的部件，包括将所述多周期列地址选通信号的最后周期定时成在从所述第二命令的所述最后周期开始的另一时间期的期间或在其截止之后开始，其中所述另一时间期等于指定在行地址选通信号的断定与列地址选通信号的断定之间要求的延迟的预定义的tRCD参数。
36.如权利要求35所述的装置，其中所述多周期列地址选通信号的所述最后周期被定时成与所述时钟信号的最早周期一致，以在所述另一时间期的期间或在其截止之后开始。
37.一种计算机可读介质，具有存储在其上的指令，所述指令在执行时促使计算机执行如权利要求15-25中任一项所述的方法。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10388396B2 (en) 2014-08-25 2019-08-20 Rambus Inc. Buffer circuit with adaptive repair capability
US9600183B2 (en) 2014-09-22 2017-03-21 Intel Corporation Apparatus, system and method for determining comparison information based on memory data
US9530468B2 (en) 2014-09-26 2016-12-27 Intel Corporation Method, apparatus and system to manage implicit pre-charge command signaling
KR102401271B1 (ko) 2015-09-08 2022-05-24 삼성전자주식회사 메모리 시스템 및 그 동작 방법
US10141935B2 (en) 2015-09-25 2018-11-27 Intel Corporation Programmable on-die termination timing in a multi-rank system
US9865324B2 (en) * 2015-10-19 2018-01-09 Micron Technology, Inc. Method and apparatus for decoding commands
KR20170112289A (ko) 2016-03-31 2017-10-12 삼성전자주식회사 비휘발성 메모리 장치, 이를 포함하는 메모리 시스템 및 비휘발성 메모리 장치의 구동 방법
US10019402B2 (en) * 2016-05-12 2018-07-10 Quanta Computer Inc. Flexible NVME drive management solution via multiple processor and registers without multiple input/output expander chips
US10181346B2 (en) * 2016-08-02 2019-01-15 SK Hynix Inc. Semiconductor devices and operations thereof
US10528099B2 (en) * 2016-10-10 2020-01-07 Micron Technology, Inc. Configuration update for a memory device based on a temperature of the memory device
JP2019046051A (ja) * 2017-08-31 2019-03-22 東芝メモリ株式会社 メモリ装置およびデータ処理装置
US10162406B1 (en) * 2017-08-31 2018-12-25 Micron Technology, Inc. Systems and methods for frequency mode detection and implementation
US10541018B2 (en) 2017-09-26 2020-01-21 Intel Corporation DDR memory bus with a reduced data strobe signal preamble timespan
US10437514B2 (en) * 2017-10-02 2019-10-08 Micron Technology, Inc. Apparatuses and methods including memory commands for semiconductor memories
KR20190053717A (ko) 2017-11-10 2019-05-20 삼성전자주식회사 레이턴시 제어를 위한 메모리 장치 및 메모리 장치의 동작 방법
US10572168B2 (en) 2017-11-16 2020-02-25 International Business Machines Corporation DRAM bank activation management
US10467158B2 (en) 2017-11-29 2019-11-05 Micron Technology, Inc. Apparatuses and methods including memory commands for semiconductor memories
USD870152S1 (en) 2018-01-04 2019-12-17 Samsung Electronics Co., Ltd. Display screen or portion thereof with transitional graphical user interface
CN108520764B (zh) * 2018-04-08 2019-05-31 长鑫存储技术有限公司 双倍速率同步动态随机存储器
KR102621098B1 (ko) 2018-07-23 2024-01-04 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
US10637533B2 (en) 2018-09-28 2020-04-28 Western Digital Technologies, Inc. Dedicated termination dies for memory systems
US11302645B2 (en) 2020-06-30 2022-04-12 Western Digital Technologies, Inc. Printed circuit board compensation structure for high bandwidth and high die-count memory stacks
US11456022B2 (en) 2020-06-30 2022-09-27 Western Digital Technologies, Inc. Distributed grouped terminations for multiple memory integrated circuit systems
US11914532B2 (en) * 2021-08-31 2024-02-27 Apple Inc. Memory device bandwidth optimization
US11631442B1 (en) 2021-12-20 2023-04-18 Micron Technology, Inc. Multi-clock cycle memory command protocol

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100559360C (zh) * 2003-11-13 2009-11-11 英特尔公司 具有隐式到显示存储器命令扩展的带缓冲的存储器模块

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5655113A (en) * 1994-07-05 1997-08-05 Monolithic System Technology, Inc. Resynchronization circuit for a memory system and method of operating same
JP3739797B2 (ja) 1995-10-06 2006-01-25 パトリオット サイエンティフィック コーポレイション 縮小命令セット・コンピューター・マイクロプロセッサーの構造
US5864696A (en) * 1996-01-19 1999-01-26 Stmicroelectronics, Inc. Circuit and method for setting the time duration of a write to a memory cell
US6031757A (en) * 1996-11-22 2000-02-29 Macronix International Co., Ltd. Write protected, non-volatile memory device with user programmable sector lock capability
US6347354B1 (en) 1997-10-10 2002-02-12 Rambus Incorporated Apparatus and method for maximizing information transfers over limited interconnect resources
JP2001159999A (ja) * 1999-12-03 2001-06-12 Mitsubishi Electric Corp 半導体集積回路およびメモリ処理システム
TW460784B (en) * 2000-04-13 2001-10-21 Acer Labs Inc Computer motherboard supporting different types of memories
US6978352B2 (en) * 2001-05-03 2005-12-20 Hewlett-Packard Development Company, L.P. Memory controller emulator for controlling memory devices in a memory system
US7102958B2 (en) * 2001-07-20 2006-09-05 Samsung Electronics Co., Ltd. Integrated circuit memory devices that support selective mode register set commands and related memory modules, memory controllers, and methods
US6597202B1 (en) * 2001-12-28 2003-07-22 Intel Corporation Systems with skew control between clock and data signals
US6981089B2 (en) * 2001-12-31 2005-12-27 Intel Corporation Memory bus termination with memory unit having termination control
US7142461B2 (en) * 2002-11-20 2006-11-28 Micron Technology, Inc. Active termination control though on module register
DE102004014450A1 (de) * 2003-03-26 2005-02-10 Infineon Technologies Ag Verfahren zum Messen und Kompensieren von Versatz von Datenübertragungsleitungen
US7194572B2 (en) * 2003-08-08 2007-03-20 Intel Corporation Memory system and method to reduce reflection and signal degradation
DE10339665B3 (de) 2003-08-28 2005-01-13 Infineon Technologies Ag Halbleiter-Speicherbauelement, mit Steuereinrichtung zum Aktivieren von Speicherzellen und Verfahren zum Betrieb eines Halbleiter-Speicherbauelements
US7433992B2 (en) 2004-11-18 2008-10-07 Intel Corporation Command controlling different operations in different chips
US7996590B2 (en) * 2004-12-30 2011-08-09 Samsung Electronics Co., Ltd. Semiconductor memory module and semiconductor memory system having termination resistor units
JP2006190402A (ja) 2005-01-07 2006-07-20 Renesas Technology Corp 半導体装置
CN101180607B (zh) * 2005-06-15 2011-08-03 松下电器产业株式会社 处理器
US8244971B2 (en) * 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US8169233B2 (en) 2009-06-09 2012-05-01 Google Inc. Programming of DIMM termination resistance values
JP5242397B2 (ja) * 2005-09-02 2013-07-24 メタラム インコーポレイテッド Ｄｒａｍをスタックする方法及び装置
US7525337B2 (en) * 2005-12-27 2009-04-28 Hynix Semiconductor Inc. On-die termination circuit and method for semiconductor memory apparatus
DE102006043668B4 (de) * 2006-09-18 2009-04-02 Qimonda Ag Steuerbaustein zur Steuerung eines Halbleiterspeicherbausteins eines Halbleiterspeichermoduls
JP2008140220A (ja) * 2006-12-04 2008-06-19 Nec Corp 半導体装置
US8599631B2 (en) * 2006-12-21 2013-12-03 Rambus Inc. On-die termination of address and command signals
DE102007036990B4 (de) * 2007-08-06 2013-10-10 Qimonda Ag Verfahren zum Betrieb einer Speichervorrichtung, Speichereinrichtung und Speichervorrichtung
US8019919B2 (en) * 2007-09-05 2011-09-13 International Business Machines Corporation Method for enhancing the memory bandwidth available through a memory module
JP2009193107A (ja) * 2008-02-12 2009-08-27 Panasonic Corp メモリアクセス装置
KR100943861B1 (ko) * 2008-06-12 2010-02-24 주식회사 하이닉스반도체 임피던스 매칭된 양방향 멀티 드롭 버스 시스템, 그를이용한 메모리 시스템 및 메모리 모듈
US20100032820A1 (en) 2008-08-06 2010-02-11 Michael Bruennert Stacked Memory Module
US7872936B2 (en) * 2008-09-17 2011-01-18 Qimonda Ag System and method for packaged memory
US8918667B2 (en) * 2009-01-12 2014-12-23 Rambus Inc. Mesochronous signaling system with core-clock synchronization
WO2010148359A1 (en) * 2009-06-18 2010-12-23 Cypress Semiconductor Corporation Memory devices and systems including multi-speed access of memory modules
US20100327902A1 (en) * 2009-06-25 2010-12-30 Uniram Technology, Inc. Power saving termination circuits for dram modules
WO2011016934A2 (en) * 2009-07-28 2011-02-10 Rambus Inc. Method and system for synchronizing address and control signals in threaded memory modules
US8139399B2 (en) * 2009-10-13 2012-03-20 Mosys, Inc. Multiple cycle memory write completion
KR20110051860A (ko) * 2009-11-11 2011-05-18 삼성전자주식회사 전류 소모를 줄이는 온 다이 터미네이션 구조를 갖는 반도체 장치 및 그 터미네이션 방법
KR20110112707A (ko) * 2010-04-07 2011-10-13 삼성전자주식회사 층간 연결 유닛을 갖는 적층 메모리 장치, 이를 포함하는 메모리 시스템, 및 전송선의 지연시간 보상 방법
JP2013534100A (ja) * 2010-06-17 2013-08-29 ラムバス・インコーポレーテッド 平衡したオンダイターミネーション
US8274308B2 (en) 2010-06-28 2012-09-25 Intel Corporation Method and apparatus for dynamic memory termination
JP5649888B2 (ja) * 2010-09-17 2015-01-07 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
KR20120079682A (ko) * 2011-01-05 2012-07-13 삼성전자주식회사 디램 캐시를 포함하는 메모리 장치 및 이를 포함하는 시스템
WO2012106131A1 (en) * 2011-02-02 2012-08-09 Rambus Inc. On-die termination
US9098281B2 (en) * 2011-03-09 2015-08-04 Rambus Inc. Power-management for integrated circuits
US8421237B2 (en) * 2011-07-07 2013-04-16 Cisco Technology, Inc. Stacked memory layers having multiple orientations and through-layer interconnects
JP2013090100A (ja) * 2011-10-17 2013-05-13 Elpida Memory Inc 半導体装置
WO2013141921A1 (en) * 2012-03-19 2013-09-26 Rambus Inc. High capacity memory systems
JP6509711B2 (ja) * 2015-10-29 2019-05-08 東芝メモリ株式会社 不揮発性半導体記憶装置及びメモリシステム

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100559360C (zh) * 2003-11-13 2009-11-11 英特尔公司 具有隐式到显示存储器命令扩展的带缓冲的存储器模块

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