DE102006043668B4

DE102006043668B4 - Steuerbaustein zur Steuerung eines Halbleiterspeicherbausteins eines Halbleiterspeichermoduls

Info

Publication number: DE102006043668B4
Application number: DE102006043668A
Authority: DE
Inventors: Srdjan Djordjevic
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2006-09-18
Filing date: 2006-09-18
Publication date: 2009-04-02
Anticipated expiration: 2026-09-19
Also published as: DE102006043668A1; US7405993B2; US20080080292A1

Abstract

Steuerbaustein zur Steuerung eines Halbleiterspeicherbausteins eines Halbleiterspeichermoduls, der mehrere Speicherchips (C) aufweist,
– mit einer Steuereinrichtung (CAD) zur Erzeugung von Steuersignalen (SODTIL, SODT1R) zur Steuerung eines Lese- und Schreibzugriffs auf den Halbleiterspeicherbaustein (HB) und zur Erzeugung von Adresssignalen (SA14L, SA14R, SA15L, SA15R) zur Adressierung von Speicherzellen (SZ) des Halbleiterspeicherbausteins für einen Lese- und Schreibzugriff,
– mit mehreren Adressanschlüssen (A14L, A14R, A15L, A15R) zum Bereitstellen der Adresssignale (SA14L, ..., SA15R),
– bei dem die Steuereinrichtung (CAD) mindestens eine Auswahlschaltung (M1A, M3A) aufweist,
– bei dem dem mindestens einen der Adressanschlüsse (A14L, A14R, A15L, A15R) mittels der mindestens einen Auswahlschaltung wahlweise eines der Adresssignale (SA14L) oder eines der Steuersignale (SODt1L) zuführbar ist,
– bei dem mittels der Steuereinrichtung (CAD) ein erstes der Steuersignale (SCSOL, SCS2 und ein zweites der Steuersignale (SODT1L) erzeugbar ist,
– bei dem sich mittels des ersten der Steuersignale (SCS2) einer der Speicherchips...

Description

Die Erfindung betrifft einen Steuerbaustein zur Steuerung eines Halbleiterspeicherbausteins eines Halbleiterspeichermoduls, wobei der Steuerbaustein über verschiedene Busse zur Übertragung von Steuer- und Adresssignalen mit Halbleiterspeicherbausteinen des Halbleiterspeichermoduls verbunden ist. Des weiteren betrifft die Erfindung ein Halbleiterspeichermodul, bei dem ein Steuerbaustein über verschiedene Busse zur Übertragung von Steuer- und Adresssignalen mit Halbleiterspeicherbausteinen verbunden ist. Die Erfindung betrifft auch ein Verfahren zum Betreiben eines derartigen Halbleiterspeichermoduls.
Bei einem Halbleiterspeichermodul sind auf einer Modulplatine mehrere Halbleiterspeicherbausteine angeordnet, die über einen Steuerbaustein mit der Umgebung des Speichermoduls kommunizieren. 1 zeigt eine Modulplatine MP, auf der ein Steuerbaustein SB angeordnet ist. Der Steuerbaustein SB ist auf einer mittleren Position auf einer Oberseite der Modulplatine platziert. Zu seiner linken und rechten Seite sind auf der Oberseite der Modulplatine Halbleiterspeicherbausteine HB und auf der Unterseite der Modulplatine weitere Halbleiterspeicherbausteine HB angeordnet. Die Halbleiterspeicherbausteine sind über verschiedene Busse zur Übertragung von Takt-, Steuer-, Adress- und Datensignalen mit dem Steuerbaustein verbunden. Der Steuerbaustein weist dazu eine Anzahl von Takt-, Steuer-, Adress- und Datenanschlüssen auf.
Jeder der Halbleiterspeicherbausteine HB enthält einen oder mehrere Speicherchips C. 2A zeigt einen Halbleiterspeicherbaustein HB, in dem vier Speicherchips C in einer Stapelanordnung platziert sind. Jeder der Speicherchips umfasst ein Speicherzellenfeld, in dem eine Vielzahl von Speicherzellen enthalten ist. 2B zeigt einen Speicherchip mit einem Speicherzellenfeld in vergrößerter Darstellung. Die Speicherzellen sind entlang von Wortleitungen WL zur Aktivierung einer der Speicherzellen und Bitleitungen BL zum Einschreiben eines Speicherzustandes in eine der Speicherzellen oder zum Auslesen eines Speicherzustandes aus einer der Speicherzellen angeordnet.
Im Falle von DRAM (Dynamic Random Access Memory)-Speicherzellen umfasst eine Speicherzelle einen Auswahltransistor AT und einen Speicherkondensator SC. Der Speicherkondensator SC lässt sich über ein entsprechendes Steuersignal auf der Wortleitung WL leitend mit der Bitleitung BL für einen Speicherzugriff verbinden. Zur Verbesserung der Signalintegrität bei einem Schreibzugriff wird auf dem Speicherchip ein Terminierungswiderstand (On-Die Termination Resistor) ODTW, über den ein Datenbus zur Übertragung der Daten aus dem Speicherchip terminiert wird, aktiv geschaltet.
Zur Aktivierung des Terminierungswiderstandes wird der entsprechende Halbleiterspeicherbaustein beziehungsweise der darin enthaltene Speicherchip von dem Steuerbaustein SB mit einem Steuersignal ODTS (On-Die-Termination Signal) angesteuert. Des weiteren werden die Halbleiterspeicherbausteine zur Auswahl eines der darin enthaltenen Speicherchips mit einem Steuersignal CS (Chip Select Signal) angesteuert. Adresssignale werden an Adressanschlüssen des Steuerbausteins SB erzeugt und über Adressbusse den Speicherchips zur Auswahl ei ner der Speicherzellen des Speicherzellenfeldes für den Speicherzugriff zugeführt.
Bei einem Speichermodul der Modulkonfiguration 2Rx4 befinden sich auf einem Halbleiterspeichermodul insgesamt 36 Speicherchips. Ein Rank gibt die Anzahl an Speicherbausteinen an, die notwendig ist, um die Busbreite zu dem Steuerbaustein bereitzustellen. Da die Busbreite im Allgemeinen 72 Bits umfasst, gehören bei einer Organisationsform x4 des Halbleiterspeichers zu einem Rank 18 Speicherchips. Wenn das Halbleiterspeichermodul der 1 in einer Konfiguration 2Rx4 betrieben wird, sind in jedem der Halbleiterspeicherbausteine zwei Speicherchips angeordnet, so dass sich insgesamt 36 Speicherchips auf der Modulplatine befinden.
Da insbesondere die Steuerbausteine SB einen hohen Stromverbrauch aufweisen, ist man bestrebt, die Anzahl der Halbleiterspeichermodule zur Realisierung eines Speichers mit einer bestimmten Kapazität zu reduzieren. Mit einem Halbleiterspeichermodul der Modulkonfiguration 4Rx4, das Halbleiterspeicherbausteine mit jeweils zwei gestapelt angeordneten Speicherchips der Speicherdichte 1 Gbit enthält, lässt sich beispielsweise eine Speicherkapazität von 8 GB realisieren, während sich mit einem Halbleitespeichermodul der Modulkonfiguration 2Rx4, das Halbleiterspeicherbausteine mit jeweils zwei gestapelt angeordneten Speicherchips der Speicherdichte 1 Gbit enthält, lediglich eine Speicherkapazität von 4 GB erreichen lässt. Somit lässt sich bei einem Speicher der Stromverbrauch um circa die Hälfte reduzieren, wenn anstelle der Verwendung von Speichermodulen der Konfiguration 2Rx4 Speichermodule der Konfiguration 4Rx4 verwendet werden. In diesem Fall sind beispielsweise zum Aufbau eines Speichers mit einer Speicherkapazität von 64 GB lediglich acht Speichermodule der Konfiguration 4Rx4 erforderlich, wohingegen zum Aufbau eines solchen Speichers sechzehn Halbleiterspeichermodule der Konfiguration 2Rx4 erforderlich wären. Da somit auch die Anzahl der Steuerbausteine um die Hälfte reduziert ist, lässt sich durch die Verwendung von acht Halbleiterspeichermodulen der Konfiguration 4Rx4 auch der Stromverbrauch gegenüber der Verwendung von sechzehn Speichermodulen in der Modulkonfiguration 2Rx4 um die Hälfte reduzieren.
Wenn das Halbleiterspeichermodul der 1 in einer Modulkonfiguration 4Rx4 aufgebaut ist, sind auf der Modulplatine insgesamt 72 Speicherchips vorhanden. In jedem der Halbleiterspeichermodule sind, wie in 2A dargestellt, jeweils vier Speicherchips in einer Stapelanordnung angeordnet. Zur Steuerung eines derartigen Halbleiterspeichermoduls müssen von dem Steuerbaustein SB im Vergleich zu einem Halbleiterspeichermodul der Konfiguration 2Rx4 weitere Steuersignale erzeugt werden. So sind insbesondere zur Ansteuerung der beiden zusätzlichen Ranke weitere Steuersignale CS (Chip Select) zur Auswahl der Speicherchips der zusätzlichen Ranke sowie zusätzliche Steuersignale ODTS zur Aktivierung der Terminierungswiderstände für die Speicherchips der zusätzlichen Ranke erforderlich. Das Vorsehen von zusätzlichen Ausgangsanschlüssen zur Bereitstellung der zusätzlichen Steuersignale ist allerdings mit einer Erhöhung der Chipgröße des Steuerbausteins und einer Erhöhung des Strombedarfs des Steuerbausteins verbunden.
Aus der US 6,667,905 B2 ist eine Schaltung zur Steuerung eines Halbleiterspeichermoduls bekannt, die ein Befehlssystem zum Erzeugen von Steuersignalen zur Steuerung des Lese- und Schreibzugriffs auf einen Halbleiterspeicherbaustein und zum Erzeugen von Adresssignalen aufweist, die mehrere Adressanschlüsse zur Bereitstellung von Adresssignalen umfasst, wobei das Befehlssystem eine Auswahlschaltung aufweist, die entweder ein Adresssignal oder ein Steuersignal wahlweise einem Adressanschluss zuführt.
Die Aufgabe der vorliegenden Erfindung ist es, einen Steuerbaustein zur Steuerung eines Halbleiterspeichermoduls eines Halbleiterspeichermoduls anzugeben, bei dem bei einer Erhö hung der Speicherkapazität des Halbleiterspeichermoduls die Anzahl von Steueranschlüssen zur Erzeugung von Steuersignalen zur Steuerung des Halbleiterspeicherbausteins unverändert bleibt, wobei ein Terminierungswiderstand in einfacher Weise aktivierbar sein soll.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein Halbleiterspeichermodul mit einem derartigen Steuerbaustein anzugeben, bei dem bei einer Erhöhung der Speicher kapazität des Halbleiterspeichermoduls die Anzahl der Steueranschlüsse zur Erzeugung von Steuersignalen zur Steuerung des Halbleiterspeicherbausteins unverändert bleibt, wobei ein Terminierungswiderstand in einfacher Weise aktivierbar sein soll.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zum Betreiben eines derartigen Halbleiterspeichermoduls anzugeben, bei dem die Anzahl an Steueranschlüssen eines Steuerbausteins zur Steuerung eines Halbleiterspeicherbausteins des Halbleiterspeichermoduls bei einer Erhöhung der Speicherkapazität des Halbleiterspeichermoduls unverändert bleibt, wobei ein Terminierungswiderstand in einfacher Weise aktivierbar sein soll.
Die Erfindung in Bezug auf den Steuerbaustein wird gelöst durch einen Steuerbaustein zur Steuerung eines Halbleiterspeicherbausteins eines Halbleiterspeichermoduls mit einer Steuereinrichtung zur Erzeugung von Steuersignalen zur Steuerung eines Lese- und Schreibzugriffs auf den Halbleiterspeicherbaustein und zur Erzeugung von Adresssignalen zur Adressierung von Speicherzellen des Halbleiterspeicherbausteins für einen Lese- und Schreibzugriff. Der Steuerbaustein wiest des Weiteren mehrere Adressanschlüsse zum Bereitstellen der Adresssignale auf. Die Steuereinrichtung weist mindestens eine Auswahlschaltung auf. Mittels der mindestens einen Auswahlschaltung ist dem mindestens einen der Adressanschlüsse wahlweise eines der Adresssignale oder eines der Steuersignale zuführbar.
In Abhängigkeit davon, ob das Halbleiterspeichermodul in einer Konfiguration 2Rx4 oder in einer Konfiguration 4Rx4 betrieben wird, lassen sich somit an einem Adressanschluss unterschiedliche Signale erzeugen. Dadurch wird es ermöglicht, den Steuerbaustein sowohl bei einem Halbleiterspeichermodul der Konfiguration 2Rx4 als auch bei einem Halbleiterspeichermodul der Konfiguration 4Rx4 zu verwenden. Obwohl zum Betrei ben eines Halbleiterspeichermoduls in der Konfiguration 4Rx4 zusätzliche Steuersignale (Chip-Select-Signale) zur Auswahl von Speicherchips, die den beiden zusätzlichen Ranken angehören, und des weiteren mindestens ein weiteres Steuersignal (On-Die-Termination-Signal) zur Aktivierung der On-Die-Terminierungswiderstände der Speicherchips der beiden zusätzlichen Ranke erforderlich sind, wird die Anzahl an Steuerausgängen zur Erzeugung dieser Signale an dem Steuerbaustein nicht erhöht. Somit kann beispielsweise ein Steuerbaustein, der bisher nur für eine 2 Ranke-Unterstützung vorgesehen war, auch für ein Halbleiterspeichermodul mit 4 Ranken verwendet werden.
Der Steuerbaustein weist mehrere Speicherchips auf. Mittels der Steuereinrichtung ist ein erstes der Steuersignale erzeugbar. Mittels des ersten der Steuersignale lässt sich einer der Speicherchips für einen Lese- und Schreibzugriff auswählen.
Mittels der Steuereinrichtung ist ein zweites der Steuersignale erzeugbar. Die Speicherchips umfassen jeweils einen aktivierbaren Terminierungswiderstand, der für einen Schreibzugriff auf den jeweiligen Speicherchip aktiviert wird. Mittels des zweiten der Steuersignale ist der Terminierungswiderstand auf einem der mehreren Speicherchips aktivierbar.
Der Steuerbaustein umfasst vorzugsweise einen der Adressanschlüsse. Die Steuereinrichtung weist eine erste Auswahlschaltung auf. Mittels der ersten Auswahlschaltung ist dem ersten der Adressanschlüsse eines der Adresssignale oder das erste der Steuersignale zuführbar.
Gemäß einem weiteren Merkmal des Steuerbausteins weist derselbe einen zweiten der Adressanschlüsse auf. Die Steuereinrichtung umfasst eine zweite Auswahlschaltung. Mittels der zweiten Auswahlschaltung ist dem zweiten der Adressanschlüsse eines der Adresssignale oder das zweite der Steuersignale zuführbar.
Gemäß einer weiteren Ausführungsform des Steuerbausteins umfasst der Steuerbaustein mehrere Steueranschlüsse zum Bereitstellen der Steuersignale. Die Steuereinrichtung weist eine dritte Auswahlschaltung auf. Mittels der dritten Auswahlschaltung ist einem ersten der Steueranschlüsse wahlweise das erste der Steuersignale oder das zweite der Steuersignale zuführbar.
In einer bevorzugten Ausführungsform umfasst die Steuereinrichtung eine vierte Auswahlschaltung. Mittels der vierten Auswahlschaltung ist einem zweiten der Steueranschlüsse eines von mehreren der zweiten Steuersignale, mit denen sich jeweils verschiedene der Speicherchips für einen Lese- und Schreibzugriff auswählen lassen, zuführbar.
Im Folgenden wird ein Halbleiterspeichermodul angegeben, das ebenfalls die gestellte Aufgabe löst. Das Halbleiterspeichermodul umfasst einen Steuerbaustein nach einer der oben angegebenen Ausführungsformen. Das Halbleiterspeichermodul umfasst des Weiteren mehrere Halbleiterspeicherbausteine. Des Weiteren ist eine Modulplatine vorgesehen, auf der der Steuerbaustein und die mehreren Halbleiterspeicherbausteine derart angeordnet sind, dass die mehreren Halbleiterspeicherbau steine zu einer linken und rechten Seite des Steuerbausteins angeordnet sind. Die Adressanschlüsse des Steuerbausteins sind jeweils über einen Bus mit den Halbleiterspeicherbausteinen verbunden. Einer der Busse, der an den ersten der Adressanschlüsse angeschlossen ist, verbindet die Halbleiterspeicherbausteine auf der linken und rechten Seite des Steuerbausteins mit dem Steuerbaustein. Die Halbleiterspeicherbausteine werden vorzugsweise in einer Modulkonfiguration 4Rx4 oder 4Rx8 betrieben.
Im Folgenden wird ein Verfahren zum Betreiben eines Halbleiterspeichermoduls angegeben. Das Verfahren sieht das Bereitstellen eines Halbleiterspeichermoduls nach der oben angegeben Ausführungsform vor. Das Halbleiterspeichermodul wird in einer ersten Konfiguration betrieben, wenn das Halbleiterspeichermodul eine erste Anzahl von Ranken aufweist, und in einer zweiten Konfiguration betrieben, wenn das Halbleiterspeichermodul eine zweite Anzahl von Ranken aufweist. Eines der Steuersignale zur Steuerung eines Lese- und Schreibzugriffs auf den Halbleiterspeicherbaustein wird an einem der Adressanschlüsse des Steuerbausteins des Halbleiterspeichermoduls erzeugt, wenn das Halbleiterspeichermodul in der ersten Konfiguration betrieben wird. Eines der Adresssignale, ein floatendes Potential oder ein Bezugspotential wird an dem einem der Adressanschlüsse erzeugt, wenn das Halbleiterspeichermodul in der zweiten Konfiguration betrieben wird.
Weitere Ausführungsformen des Steuerbausteins, des Halbleiterspeichermoduls und des Verfahrens zum Betreiben des Halbleiterspeichermoduls sind den Unteransprüchen zu entnehmen.
Die Erfindung wird im Folgenden anhand von Figuren, die Ausführungsbeispiele der vorliegenden Erfindung zeigen, näher erläutert.
Es zeigen:
1 eine Ausführungsform eines Halbleiterspeichermoduls mit einem Steuerbaustein und Halbleiterspeicherbausteinen,
2A eine Ausführungsform eines Halbleiterspeicherbausteins mit Speicherchips,
2B eine Ausführungsform eines Speicherchips eines Halbleiterspeicherbausteins,
3 eine Ausführungsform eines Steuerbausteins zur Steuerung von Halbleiterspeicherbausteinen eines Halbleiterspeichermoduls,
4 eine erste Ausführungsform einer Steuereinrichtung eines Steuerbausteins zur Steuerung von Halbleiterspeicherbausteinen eines Halbleiterspeichermoduls,
5 eine erste Anordnung von Busleitungen zur Übertragung von Steuersignalen von einem Steuerbaustein zu Halbleiterspeicherbausteinen eines Halbleiterspeichermoduls,
6 eine zweite Ausführungsform einer Steuereinrichtung eines Steuerbausteins zur Steuerung von Halbleiterspeicherbausteinen eines Halbleiterspeichermoduls,
7 eine zweite Anordnung von Busleitungen zur Übertragung von Steuersignalen von einem Steuerbaustein zu Halbleiterspeicherbausteinen eines Halbleiterspeichermoduls,
8 eine dritte Ausführungsform einer Steuereinrichtung eines Steuerbausteins zur Steuerung von Halbleiterspeicherbausteinen eines Halbleiterspeichermoduls,
9 eine dritte Anordnung von Busleitungen zur Übertragung von Steuersignalen von einem Steuerbaustein zu Halbleiterspeicherbausteinen eines Halbleiterspeichermoduls.
3 zeigt eine Ausführungsform eines Steuerbausteins SB zur Steuerung von Halbleiterspeicherbausteinen eines Halbleiterspeichermoduls. Der Steuerbaustein SB weist eine Steuereinrichtung CAD zur Erzeugung von Steuer- und Adresssignalen auf. Die Steuereinrichtung CAD ist mit externen Anschlüssen des Steuerbausteins verbunden. An den externen Anschlüssen CS0, ... CSn lassen sich beispielsweise Steuersignal SCS zur Auswahl von Speicherchips, die in den Halbleiterspeicherbausteinen gestapelt angeordnet sind, erzeugen. Des weiteren lässt sich an externen Anschlüssen ODT0, ..., ODTn, die mit der Steuereinrichtung CAD verbunden sind, jeweils ein Steuersignal ODTS zur Aktivierung eines Terminierungswiderstands der Speicherchips bei einem Schreibzugriff erzeugen. Adresssignale SA lassen sich an Adressanschlüssen A0, ... An erzeugen.
Der Steuerbaustein SB weist darüber hinaus eine Steuereinrichtung DQD auf, die die Erzeugung und den Empfang von Datensignalen steuert, die zu den Halbleiterspeicherbausteinen übertragen werden beziehungsweise von den Halbleiterspeicherbausteinen empfangen werden. Die Steuereinrichtung DQD ist dazu mit Datenanschlüssen DQ0, ..., DQn verbunden. Um ein Übersprechen zwischen den Steuer- und Adresssignalen einerseits und den Datensignalen andererseits zu vermeiden, sind die Steuereinrichtungen DQD und CAD getrennt angeordnet.
4 zeigt eine Ausführungsform einer Steuereinrichtung CAD eines Steuerbausteins zur Steuerung eines Halbleiterspeichermoduls mit Speicherchips der Speicherdichte 1 Gbit. Die Steuereinrichtung erzeugt ausgangsseitig verschiedene Steuersignale, die an externen Anschlüssen des Steuerbausteins erzeugt werden. Der Steuerbaustein weist externe Adressanschlüsse A0L, ..., A15L zur linken Seite und Adressanschlüsse A0R, ..., A15R zur rechten Seite auf. Des weiteren weist der Steuerbaustein externe Anschlüsse CS0L, CS1L zur linken Seite und CS0R, CS1R zur rechten Seite auf, an denen sich Steuersignale zur Auswahl der Speicherchips des Ranks 0 und des Ranks 1 erzeugen lassen.
Ein Steuersignal SCS0L zur Aktivierung der Speicherchips des Ranks 0, die auf der linken Seite der Modulplatine angeordnet sind, wird einem Steueranschluss CS0L zugeführt, an dem ein Bus BCS0L angeordnet ist. Zur Auswahl von Speicherchips des Ranks 0, die auf der rechten Seite des Steuerbausteins platziert sind, wird an einem Steueranschluss CS0R, der mit einem Bus BCS0R auf der rechten Seite des Steuerbausteins verbunden ist, ein Steuersignal SCS0R erzeugt. Zur Auswahl von Speicherchips, die zu dem Rank 1 gehören, wird an einem Steueranschluss CS1L auf der linken Seite ein Steuersignal SCS1L erzeugt, das über einen Bus BCS1L den Speicherchips auf der linken Seite der Modulplatine zugeführt wird. An einem Steueranschluss CS1R auf der rechten Seite des Steuerbausteins wird ein Steuersignal SCS1R erzeugt, das über einen Bus BCS1R den Halbleiterspeicherbausteinen, die auf der rechten Seite des Steuerbausteins platziert sind, zugeführt wird.
Zur Aktivierung des Terminierungswiderstandes der Speicherchips der Ranke 0 und 1 wird an einem Steueranschluss ODTL auf der linken Seite des Steuerbausteins ein Steuersignal SODT0L erzeugt, das über einen Bus BODT0L den Speicherchips der Ranke 0 und 1 auf der linken Seite des Steuerbausteins zugeführt wird. Ebenso wird auf der rechten Seite des Steuerbausteins an einem Steueranschluss ODTR ein Steuersignal SODT0R erzeugt, das über einen Bus BODT0R den Speicherchips der Ranke 0 und 1 auf der rechten Seite des Steuerbausteins zur Aktivierung des Terminierungswiderstandes zugeführt wird.
Zur Auswahl von Speicherchips der Ranke 2 und 3 sind weitere Steuersignale SCS2 und SCS3 erforderlich, die von der Steuereinrichtung CAD erzeugt werden müssen. Erfindungsgemäß wird das Steuersignal SCS2 zur Auswahl von Speicherchips des Ranks 2 sowie das Steuersignal SCS3 zur Auswahl von Speicherchips des Rank 3 an einem Adressanschluss A15L und einem Adressanschluss A15R erzeugt, die zur Erzeugung von Adresssignalen SA15L und SA15R vorgesehen sind, insbesondere bei einem Halbleiterspeichermodul mit Speicherchips der Speicherdichte 1 Gbit aber nicht verwendet werden.
Dem Adressanschluss A15L lassen sich über eine Auswahlschaltung M1A das Steuersignal SCS2 oder das Adresssignal SA15L zuführen. Dem Adressanschluss A15R lassen sich über eine Auswahlschaltung M2A das Steuersignal SCS3 oder das Adresssignal SA15R zuführen. Wenn dem Adressanschluss A15L beziehungsweise dem Adressanschluss A15R die Steuersignale SA15L oder SA15R zugeführt werden, ist an die Ausgangsanschlüsse A15L beziehungsweise A15R ein Bus BA15L, der zu den Speicherchips auf der linken Seite der Modulplatine führt, beziehungsweise ein Bus BA15R, der zu den Speicherchips auf der rechten Seite der Modulplatine führt, angeschlossen. Wenn dem Adressanschluss A15L das Steuersignal SCS2 zugeführt wird, ist an den Adressanschluss A15L ein Bus BCS2 angeschlossen, der das Steuersignal SCS2 zur Auswahl der Speicherchips des Ranks 2 den Speicherchips auf der linken und rechten Seite des Steuerbausteins zuführt. Wenn dem Adressanschluss A15R das Steuersignal SCS3 zugeführt wird, ist an den Adressanschluss A15R ein Bus BCS3 angeschlossen, der das Steuersignal SCS3 zur Auswahl von Speicherchips des Ranks 3 zu den Speicherchips auf der linken und rechten Seite des Steuerbausteins führt.
Bei einem Halbleiterspeichermodul mit Speicherchips der Speicherdichte 1 Gbit wird auch der Adressanschluss A14L, der auf der linken Seite des Steuerbausteins SB angeordnet ist, und der Adressanschluss A14R, der auf der rechten Seite des Steuerbausteins angeordnet ist, nicht verwendet. Daher werden an diesen Adressanschlüssen erfindungsgemäß die Steuersignale SODT1L und SODT1R zur Aktivierung der Terminierungswiderstände der Speicherchips des Ranks 2 und des Ranks 3 erzeugt. Das Adresssignal SA14L und das Steuersignal SODT1 lassen sich über eine Auswahlschaltung M3A dem Adressanschluss A14L zuführen, an dem ein Adressbus BA14L zur Übertragung des Adresssignals SA14L oder ein Steuerbus BODT1L zur Übertragung des Steuersignals SODT1L angeschlossen ist.
Ebenso ist der Adressanschluss A14R auf der rechten Seite des Steuerbausteins mit einer Auswahlschaltung M4A verbunden. Über die Auswahlschaltung M4A lassen sich dem Adressanschluss A14R entweder das Adresssignal SA14R zuführen, das über einen Bus BA14R den Speicherchips auf der rechten Seite des Steuerbausteins zugeführt wird, oder das Steuersignal SODT1R zufüh ren. Im letzteren Fall ist an den Adressanschluss A14R ein Steuerbus BODT1R zur Übertragung des Steuersignals SODT1R an die Speicherchips des Ranks 2 und des Ranks 3 auf der rechten Seite des Steuerbausteins angeschlossen.
Die Steuerung der Auswahlschaltungen, die als Multiplexer ausgebildet sein können, erfolgt über eine Steuerschaltung CTR. In einer möglichen Ausführungsform liest die Steuerschaltung CTR bei einem Aktivieren des Halbleiterspeichermoduls eine Speicherschaltung EP, die auf dem Speicherchip angeordnet ist, aus. Ein Speicherzustand, der in der Speicherschaltung EP abgespeichert ist, kennzeichnet, ob der Steuerbaustein SB in einer Modulkonfiguration 2Rx4 oder in einer Modulkonfiguration 4Rx4 beziehungsweise 4Rx8 betrieben wird.
Im letzteren Fall werden die Auswahlschaltungen M1A, M2A, M3A und M4A derart angesteuert, dass das Steuersignal SCS2 dem Adressanschluss A15L, das Steuersignal SCS3 dem Adressanschluss A15R und das Steuersignal SODT1L dem Adressanschluss A14L sowie das Steuersignal SODT1R dem Adressanschluss A14R zugeführt wird. Wenn das Halbleiterspeichermodul in einer Konfiguration mit zwei Ranken betrieben wird, werden stattdessen die Adresssignale SA14L, SA14R, SA15L oder SA15R den Adressanschlüssen A14L, A14R, A15L und A15R zugeführt. Wenn diese Adresssignale aufgrund der geringen Speicherkapazität des Halbleiterspeichermoduls nicht verwendet werden, werden die Adressanschlüsse A14L, A14R, A15L und A15R auf ein floatendes Potenzial oder ein Bezugspotenzial, beispielsweise ein Massepotenzial, gelegt.
5 zeigt eine erste Anordnung von Busleitungen zur Übertragung der Steuersignale SCS zur Auswahl von Speicherchips verschiedener Ranke. Die Busse BCS0L und BCS1L verlaufen von dem Steuerbaustein zu den Halbleiterspeicherbausteinen auf der linken Seite des Steuerbausteins und sind jeweils an ihren Enden mit einem Abschlusswiderstand AW abgeschlossen. Die Busse BCS0R und BCS1R verlaufen von dem Steuerbaustein zu Halbleiterspeicherbausteinen, die auf der rechten Seite des Steuerbausteins platziert sind. Sie sind jeweils mit einem Abschlusswiderstand abgeschlossen. Die Busse BCS2 und BCS3 verlaufen von den Adressanschlüssen A15L und A15R des Steuerbausteins zu Halbleiterspeicherbausteinen, die auf der linken und rechten Seite des Steuerbausteins angeordnet sind. Die Busse BCS2 und BCS3 sind jeweils an ihren beiden Enden mit einem Abschlusswiderstand AW abgeschlossen.
Die Busse BODT0L und BODT1L verbinden die Halbleiterspeicherbausteine auf der linken Seite des Steuerbausteins mit dem Steuerbaustein. Die Busse BODT0R und BODT1R sind an die Halbleiterspeicherbausteine, die rechts von dem Steuerbaustein angeordnet sind, angeschlossen. Sämtliche Busse BODT0L, BODT0R, BODT1L und BODT1R sind jeweils mit einem Abschlusswiderstand abgeschlossen.
6 zeigt eine Ausführungsform einer Steuereinrichtung CAD eines Steuerbausteins zur Steuerung eines Halbleiterspeichermoduls mit Speicherchips der Speicherdichte 2 Gbit. Aufgrund der gegenüber der Ausführungsform in 4 doppelten Speicherdichte stehen die bei einem Halbleiterspeichermodul mit Speicherchips der Speicherdichte 1 Gbit nicht benutzten Adressanschlüsse A14L, A14R, A15L und A15R bei einem Speichermodul mit Speicherchips der Speicherdichte 2 Gbit in der Konfiguration 4Rx4 beziehungsweise 4Rx8 nicht sämtlich zur Verfügung. Bei einem Halbleiterspeichermodul mit Speicherchips der Speicherdichte 2 Gbit und der Modulkonfiguration 4Rx4 beziehungsweise 4Rx8 werden lediglich die Adressanschlüsse A15L und A15R nicht verwendet.
Erfindungsgemäß werden Auswahlschaltungen M1B, ..., M6B an die Steueranschlüsse CS0L, CS1L, CS0R und CS1R sowie an die beiden Adressanschlüsse A15L und A15R angeschlossen, mittels denen sich wahlweise zwei verschiedene Signale den Steuer- und Adressanschlüssen zuführen lassen.
Ähnlich wie bei einem Halbleiterspeichermodul der Konfiguration 4Rx4 beziehungsweise 4Rx8 mit Speicherchips der Speicherkapazität 1 Gbit wird bei einem Halbleiterspeichermodul der Konfiguration 4Rx4 beziehungsweise 4Rx8 mit Speicherchips der Speicherkapazität 2 Gbit an dem Adressanschluss A15L wahlweise das Adresssignal SA15L oder das Steuersignal SCS2 zur Auswahl der Speicherchips, die dem Rank 2 angehören, ausgewählt. Wenn dem Adressanschluss A15L das Adresssignal SA15L zugeführt wird, ist an den Adressanschluss A15L eine Busleitung BA15L angeschlossen, über die die Speicherchips auf der linken Seite des Steuerbausteins mit dem Adresssignal SA15L angesteuert werden. Wenn dem Adressanschluss A15L beim Betrieb des Halbleiterspeichermoduls in der Speicherkonfiguration 4Rx4 das Steuersignal SCS2 zugeführt wird, ist an den Adressanschluss A15L eine Busleitung BCS2 angeschlossen, die das Steuersignal SCS2 sowohl den Speicherchips auf der linken Seite des Steuerbausteins als auch den Speicherchips auf der rechten Seite des Steuerbausteins zuführt.
Dem Adressanschluss A15R wird in Abhängigkeit von der Speicherkonfiguration 2Rx4 oder 4Rx4 beziehungsweise 4Rx8 entweder das Adresssignal SA15R oder das Steuersignal SCS3 zur Auswahl der Speicherchips, die dem Rank 3 angehören, zugeführt. Der Adressanschluss A15R ist im ersten Fall mit einem Bus BA15R zur Übertragung des Adresssignals SA15R verbunden, der an die Speicherchips auf der rechten Seite des Steuerbausteins angeschlossen ist. Im zweiten Fall ist der Adressanschluss A15R mit einem Bus BCS3 verbunden, der das Steuersignal SCS3 sowohl den Speicherchips auf der linken als auch den Speicherchips auf der rechten Seite des Steuerbausteins, die dem Rank 3 angehören, zuführt.
Den Steueranschlüssen CS1L und CS1R lässt sich über die Auswahlschaltungen M3B und M4B wahlweise das Steuersignal SCS1L zur Auswahl von Speicherchips des Rank 1, die auf der linken Seite des Steuerbausteins liegen, oder das Steuersignal SCS0 zur Auswahl von Speicherchips des Rank 0, die sowohl auf der linken als auch auf der rechten Seite des Steuerbausteins liegen, zuführen. Wenn dem Steueranschluss CS1L das Steuersignal SCS1L zugeführt wird, ist an den Steueranschluss CS1L ein Bus BCS1L angeschlossen, der das Steuersignal SCS1L den Speicherchips des Rank 1 zuführt, die auf der linken Seite des Steuerbausteins platziert sind. Wenn das Halbleiterspeichermodul in der Konfiguration 4Rx4 beziehungsweise 4Rx8 betrieben wird, wird das Steuersignal SCS0, mit dem sich die Speicherchips des Rank 0 auswählen lassen, dem Steueranschluss CS1L zugeführt. In diesem Fall ist an den Steueranschluss CS1L ein Bus BCS0 angeschlossen, der mit sämtlichen Speicherchips des Rank 0 auf der linken und rechten Seite des Steuerbausteins verbunden ist.
Beim Betrieb des Halbleiterspeichermoduls in der Konfiguration 2Rx4 wird dem Steueranschluss CS1R das Steuersignal SCS1R zugeführt, das über den Bus BCS1R den Speicherchips auf der rechten Seite des Steuerbausteins zugeführt wird, die dem Rank 1 angehören. Beim Betrieb des Halbleiterspeichermoduls in der Konfiguration 4Rx4 beziehungsweise 4Rx8 wird dem Steu eranschluss CS1R das Steuersignal SCS1 zugeführt, mit dem sich sämtliche Speicherchips des Rank 1 auswählen lassen. In diesem Fall ist an den Steueranschluss CS1R ein Bus BCS1 angeschlossen, der mit allen Halbleiterspeicherbausteinen des Rank 1 auf der linken und rechten Seite des Steuerbausteins verbunden ist.
Dem Steueranschluss CS0L, dem beim Betreiben des Halbleiterspeichermoduls in der Speicherkonfiguration 2Rx4 das Steuersignal SCS0L zugeführt wird, mit dem sich die Speicherchips des Rank 0, die auf der linken Seite des Steuerbausteins liegen, auswählen lassen, wird über die Auswahlschaltung M1B das Steuersignal SODT1L zugeführt, wenn das Halbleiterspeichermodul in der Konfiguration 4Rx4 beziehungsweise 4Rx8 betrieben wird. Mittels des Steuersignals SODT1L lassen sich die Terminierungswiderstände der Speicherchips des Rank 2 und des Rank 3 aktivieren, die auf der linken Seite des Steuerbausteins angeschlossen sind. In diesem Fall ist an den Steueranschluss CS0L ein Bus BODT1L angeschlossen, der mit den Speicherchips des Rank 0 und des Rank 1 auf der linken Seite des Steuerbausteins verbunden ist. Wenn dem Steueranschluss CS0L mittels einer geeigneten Ansteuerung der Auswahlschaltung M1B das Steuersignal SCS0L zugeführt wird, ist an den Steueranschluss CS0L ein Bus BCS0L angeschlossen, der an die Speicherchips des Rank 0, die auf der linken Seite des Steuerbausteins liegen, angeschlossen ist.
Dem Steueranschluss CS0R wird das Steuersignal SCS0R über die Auswahlschaltung M2B zugeführt, wenn das Halbleiterspeichermodul in der Konfiguration 2Rx4 betrieben wird. Mittels des Steuersignals SCS0R, das über den Bus BCS0R den Speicherchips auf der linken Seite des Steuerbausteins zugeführt wird, lassen sich die Speicherchips des Rank 0 für einen Lese- oder Schreibzugriff auswählen. Wenn das Halbleiterspeichermodul in der Konfiguration 4Rx4 beziehungsweise 4Rx8 betrieben wird, wird dem Steueranschluss CS0R das Steuersignal SODT1R über die Auswahlschaltung M2B zugeführt. Mittels des Steuersignals SODT1R lassen sich die Terminierungswiderstände der Speicherchips des Rank 2 und des Rank 3, die auf der rechten Seite des Steuerbausteins platziert sind, aktivieren.
Die Steuersignale SODT0L und SODT0R, die zur Aktivierung der Terminierungswiderstände der Speicherchips, die den Ranken 0 und 1 angehören, vorgesehen sind, werden weiterhin Steueranschlüssen ODTL und ODTR zugeführt, an die die Busse BODT0L und BODT0R angeschlossen sind. Die Steueranschlüsse ODTL und ODTR sind somit ausschließlich für die Erzeugung der ODT-Steuersignale vorgesehen. Über den Bus BODT0L wird das Steuersignal SODT0L an die Speicherchips des Rank 0 und des Rank 1 weitergeleitet, die zur linken Seite des Steuerbausteins angeordnet sind. Über den Bus BODT0R wird das Steuersignal SODT0R an sämtliche Halbleiterspeicherbausteine des Rank 0 und des Rank 1 weitergeleitet, die auf der rechten Seite des Steuerbausteins platziert sind.
Die Konfigurationsart, in der das Halbleiterspeichermodul betrieben wird, ist in einer Speicherschaltung EP, die auf der Modulplatine MP angeordnet ist, gespeichert. Die Speicherschaltung EP kann beispielsweise als eine elektrisch programmierbare Speicherschaltung (EPROM-Speicherschaltung) ausgebildet sein. Bei der Aktivierung des Halbleiterspeichermoduls liest eine Steuerschaltung CTR den Speicherzustand der Speicherschaltung EP aus. Wenn das Halbleiterspeichermodul in der Konfiguration 4Rx4 beziehungsweise 4Rx8 betrieben wird, werden die Auswahlschaltungen M1B, ..., M6B daraufhin derart von der Steuerschaltung CTR gesteuert, dass das Steuersignal SODT1L dem Steueranschluss CS0L, das Steuersignal SODT1R dem Steueranschluss CS0R, das Steuersignal SCS0 dem Steueranschluss CS1L, das Steuersignal SCS1 dem Steueranschluss CS1R und die Steuersignale SCS2 und SCS3 den Adressanschlüssen A15L und A15R zugeführt werden.
Wenn das Halbleiterspeichermodul mit Speicherchips einer Speicherkapazität von 2 Gbit in der Konfigurationsart 2Rx4 betrieben wird, werden die Auswahlschaltungen M1B, ..., M6B nach dem Auslesen des Speicherzustands der Speicherschaltung EP von der Steuerschaltung CTR derart angesteuert, dass das Steuersignal SCS0L dem Steueranschluss CS0L, das Steuersignal SCS0R dem Steueranschluss CS0R, das Steuersignal SCS1L dem Steueranschluss CS1L und das Steuersignal SCS1R dem Steueranschluss CS1R zugeführt wird. Bei einem Halbleiterspeichermodul der Konfiguration 2Rx4 mit Speicherchips der Speicherkapazität 2 Gbit werden die Adresssignale SA15L und SA15R nicht benötigt. In diesem Fall liegen die Adressanschlüsse A15L und A15R auf einem floatenden Potenzial oder einem Massepotenzial. Derartige Potenziale lassen sich beispielsweise ebenfalls über die Auswahlschaltungen den Adressanschlüssen zuführen. Wenn die Speicherkapazität des Halbleiterspeichermoduls in der Konfigurationsart 2Rx4 erhöht ist, lassen sich die Adresssignale SA15L und SA15R den Adressanschlüssen A15L und A15R zuführen.
7 zeigt die Busleitungen zur Übertragung der Steuersignale SCS und SODT zu den Halbleiterspeicherbausteinen, die links und rechts des Steuerbausteins angeordnet sind. Ausgehend von den Steueranschlüssen CS1L, CS1R, A15L und A15R verbinden die Busse BCS0, BCS1, BCS2 und BCS3 jeweils Halbleiterspeicherbausteine auf der linken und rechten Seite des Steuerbausteins. Jede der Busleitungen ist an ihren beiden Enden mit einem Abschlusswiderstand AW abgeschlossen. Des Weiteren zeigt 7 den Verlauf der Busleitungen BODT0L, BODT0R, BODT1L und BODT1R, der dem Verlauf wie in 5 beschrieben, entspricht.
8 zeigt eine weitere Ausführungsform eines Steuerbaustein SB, an dem Steuersignale SCS zur Auswahl von Speicherchips verschiedener Ranke und Steuersignale SODT zur Aktivierung von Terminierungswiderständen für die Speicherchips erzeugt werden. Im Gegensatz zu den in den 4 bis 7 dargestellten Ausführungsformen werden für jeden Rank eigene Steuersignal SODT0, ..., SODT3 zur Aktivierung der jeweiligen Terminierungswiderstände erzeugt. Die Steueranschlüsse CS0L, CS0R, CS1L, CS1R, ODTL, ODTR, A15L und A15R sind jeweils mit Auswahlschaltungen M1C, ..., M8C verbunden, an denen sich wahlweise verschiedene Signale in Abhängigkeit davon, ob das Halbleiterspeichermodul in einer Konfiguration 2Rx4 oder 4Rx4 beziehungsweise 4Rx8 betrieben wird, den Steuer- und Adressanschlüssen zuführen lassen.
Wenn das Halbleiterspeichermodul in einer Konfiguration 2Rx4 betrieben wird, sind die beispielsweise als Multiplexerschaltungen ausgebildeten Auswahlschaltungen M1C, ..., M8C derart geschaltet, dass das Steuersignal SCS0L dem Steueranschluss CS0L, das Steuersignal SCS0R dem Steueranschluss CS0R, das Steuersignal SCS1L dem Steueranschluss CS1L, das Steuersignal SCS1R dem Steueranschluss CS1R, das Steuersignal SODTL dem Steueranschluss ODTL, das Steuersignal SODTR dem Steueranschluss ODTR und die Adresssignale SA15L und SA15R den Steueranschlüsssen A15L und A15R zugeführt werden.
Wenn das Halbleiterspeichermodul in einer Konfiguration 4Rx4 beziehungsweise 4Rx8 betrieben wird, sind die Multiplexer schaltungen M1C, ..., M8C derart geschaltet, dass das Steuersignal SCS0 dem Steueranschluss CS0L, das Steuersignal SCS2 dem Steueranschluss CS0R, das Steuersignal SCS1 dem Steueranschluss CS1L, das Steuersignal SCS3 dem Steueranschluss CS1R, das Steuersignal SODT0 dem Steueranschluss ODTL, das Steuersignal SODT2 dem Steueranschluss ODTR und die Steuersignale SODT1 und SODT3 den Steueranschlüsssen A15L und A15R zugeführt werden. Über die Steuersignale SCS1, ..., SCS3 lassen sich jeweils die Speicherchips der Ranke 0, ..., 3 auswählen. Über die Steuersignale SODT0, ..., SODT3 lassen sich jeweils die Terminierungswiderstände der Speicherchips aktivieren, die zu den Ranken 0, ..., 3 gehören.
9 zeigt den Verlauf der Busleitung BODT0, die an den Steueranschluss ODTL angeschlossen ist, den Verlauf der Busleitung BODT1, die an den Steueranschluss A15L angeschlossen ist, den Verlauf der Busleitung BODT2, die an den Steueranschluss ODTR angeschlossen ist, und den Verlauf der Busleitung BODT3, die an den Steueranschluss A15R angeschlossen ist. Alle Busse BODT0, BODT1, BODT2 und BODT2 verbinden sowohl Halbleiterspeicherbausteine auf der linken als auch auf der rechten Seite des Steuerbausteins und sind an ihren Enden jeweils mit einem Abschlusswiderstand abgeschlossen.
Mit den in den 4 bis 9 angegebenen Ausführungsformen des Steuerbausteins lässt sich der Steuerbaustein SB sowohl in der Speicherkonfiguration 2Rx4 als auch in den Speicherkonfiguration 4Rx4 beziehungsweise auch 4Rx8 betreiben, ohne dass zusätzliche Steueranschlüsse zur Erzeugung von Steuersignale zur Auswahl der Speicherchips des Rank 2 und des Rank 3 und zusätzliche Steueranschlüsse zur Erzeugung der Steuersignale zur Aktivierung der Terminierungswiderstände für die Speicherchips der Ranke 2 und 3 vorgesehen werden müssen.
Das Multiplexing der Steuersignale SCS und SODT erfolgt ausschließlich in der Steuereinrichtung CAD und somit innerhalb der CA-Domäne des Steuerbausteins. Dadurch wird ein Übersprechen in die DQ-Dömane, die von der Steuereinrichtung DQD gebildet wird und von dieser getrennt ist, verhindert.

HM: Halbleiterspeichermodul
SB: Steuerbaustein
MP: Modulplatine
HB: Halbleiterspeicherbaustein
CAD: Steuereinrichtung zur Erzeugung von Steuersignalen
DQD: Steuereinrichtung zur Erzeugung von Datensignalen
ODT: Steuersignal zur Aktivierung von Widerständen
CS: Steuersignal zur Auswahl von Speicherchips
CTR: Steuerschaltung
EP: Speicherschaltung
A14, A15: Adressanschlüsse
BODT: Bus zur Übertragung des Steuersignals ODT
BCS: Bus zur Übertragung des Steuersignals CS

Claims

Steuerbaustein zur Steuerung eines Halbleiterspeicherbausteins eines Halbleiterspeichermoduls, der mehrere Speicherchips (C) aufweist, – mit einer Steuereinrichtung (CAD) zur Erzeugung von Steuersignalen (SODTIL, SODT1R) zur Steuerung eines Lese- und Schreibzugriffs auf den Halbleiterspeicherbaustein (HB) und zur Erzeugung von Adresssignalen (SA14L, SA14R, SA15L, SA15R) zur Adressierung von Speicherzellen (SZ) des Halbleiterspeicherbausteins für einen Lese- und Schreibzugriff, – mit mehreren Adressanschlüssen (A14L, A14R, A15L, A15R) zum Bereitstellen der Adresssignale (SA14L, ..., SA15R), – bei dem die Steuereinrichtung (CAD) mindestens eine Auswahlschaltung (M1A, M3A) aufweist, – bei dem dem mindestens einen der Adressanschlüsse (A14L, A14R, A15L, A15R) mittels der mindestens einen Auswahlschaltung wahlweise eines der Adresssignale (SA14L) oder eines der Steuersignale (SODt1L) zuführbar ist, – bei dem mittels der Steuereinrichtung (CAD) ein erstes der Steuersignale (SCSOL, SCS2 und ein zweites der Steuersignale (SODT1L) erzeugbar ist, – bei dem sich mittels des ersten der Steuersignale (SCS2) einer der Speicherchips für einen Lese- und Schreibzugriff auswählen lässt, – bei dem die Speicherchips jeweils einen aktivierbaren Terminierungswiderstand (ODTW) umfassen, der für einen Schreibzugriff auf den jeweiligen Speicherchip aktiviert wird, – bei dem mittels des zweiten der Steuersignale (SODT1L, SODT1R) der Terminierungswiderstand (ODTW) auf einem der mehreren Speicherchips aktivierbar ist.
Steuerbaustein nach Anspruch 1, – mit einem ersten der Adressanschlüsse (A15L), – bei dem die Steuereinrichtung (CAD) eine erste Auswahlschaltung (M1A) aufweist, – bei dem dem ersten der Adressanschlüsse (A15L) mittels der ersten Auswahlschaltung (M1A) eines der Adresssignale (SA15L) oder das erste der Steuersignale (SCS2) zuführbar ist.
Steuerbaustein nach Anspruch 2, – mit einem zweiten der Adressanschlüsse (A14L), – bei dem die Steuereinrichtung (CAD) eine zweite Auswahlschaltung (M3A) aufweist, – bei dem dem zweiten der Adressanschlüsse (A14L) mittels der zweiten Auswahlschaltung (M3A) eines der Adresssignale (SA14L) oder das zweite der Steuersignale (SODT1L) zuführbar ist.
Steuerbaustein nach einem der Ansprüche 1 bis 3, – mit mehreren Steueranschlüssen (CS0L, CS1L) zum Bereitstellen der Steuersignale, – bei dem die Steuereinrichtung (CAD) eine dritte Auswahlschaltung (M1B) aufweist, – bei dem einem ersten der Steueranschlüsse (CS0L) mittels der dritten Auswahlschaltung (M3B) wahlweise das erste der Steuersignale (SCS0L) oder das zweite der Steuersignale (SODT1L) zuführbar ist.
Steuerbaustein nach Anspruch 4, – bei dem die Steuereinrichtung (CAD) eine vierte Auswahlschaltung (M3B) aufweist, – bei dem einem zweiten der Steueranschlüsse (CS1L) mittels der vierten Auswahlschaltung eines von mehreren der zweiten Steuersignale (SCS0, Sc1L), mit denen sich jeweils verschiedene der Speicherchips für einen Lese- und Schreibzugriff auswählen lassen, zuführbar ist.
Steuerbaustein nach einem der Ansprüche 1 bis 5, – mit einer Steuerschaltung (CTR), der eingangsseitig ein Konfigurationssignal (KS) zuführbar ist, – bei dem die Auswahlschaltungen (M1A, ..., M6B) in Abhängigkeit von dem Konfigurationssignal (KS) von der Steuer schaltung (CTR) zur Auswahl eines der den Auswahlschaltungen (M1A, M3A, M1B, M3B) zugeführten Signale gesteuert werden.
Steuerbaustein nach einem der Ansprüche 1 bis 6, – bei dem die Auswahlschaltungen jeweils als ein Multiplexer (M1A, ..., M4A, M1B, ..., M6B) ausgebildet sind.
Halbleiterspeichermodul – mit einem Steuergaustein (SB) nach einem der Ansprüche 1 bis 7, – mit mehreren Halbleiterspeicherbausteinen (HB), – mit einer Modulplatine (MP), auf der der Steuerbaustein und die mehreren Halbleiterspeicherbausteine derart angeordnet sind, dass die mehreren Halbleiterspeicherbausteine zu einer linken und rechten Seite des Steuerbausteins angeordnet sind, – bei dem die Adressanschlüsse (A15L, A15R) des Steuerbausteins jeweils über einen Bus (BCS2, BcCS3) mit den Halbleiterspeicherbausteinen verbunden sind, – bei dem einer der Busse (CS2), der an den ersten der Adressanschlüsse (A15L) angeschlossen ist, die Halbleiterspeicherbausteine auf der linken und rechten Seite des Steuerbausteins mit dem Steuerbaustein (SB) verbindet.
Halbleiterspeichermodul nach Anspruch 8, – bei dem die Steueranschlüsse (CS1L, CS1R9 des Steuerbausteins über jeweils einen der Busse (BCS0, BCS1) mit den Halbleiterspeicherbausteinen verbunden sind, – bei dem einer der Busse (BCS0), der an den zweiten der Steueranschlüsse (CS1L) angeschlossen ist, die Halbleiterspeicherbausteine auf der linken und rechten Seite des Steuerbausteins mit dem Steuerbaustein verbindet.
Halbspeichermodul nach einem der Ansprüche 8 oder 9, – mit einer Speicherschaltung (EP) zur Speicherung eines Konfigurationszustandes in Abhängigkeit von auf dem Halbleiterspeichermodul angeordneten Ranken, – bei dem die Steuerschaltung (CTR) des Steuerbausteins die Auswahlschaltungen in Abhängigkeit von dem in der Speicherschaltung (EP) gespeicherten Konfigurationszustand zur Auswahl eines der den Auswahlschaltungen zugeführten Signale steuert.
Halbleiterspeichermodul nach einem der Ansprüche 8 bis 10, bei dem die Halbeiterspeicherbausteine in einer Modulkonfiguration 4Rx4 betrieben werden.
Halbleiterspeichermodul nach einem der Ansprüche 10 oder 11, bei dem die Speicherschaltung als ein elektrisch programmierbarer Speicher ausgebildet ist.
Verfahren zum Betreiben eines Halbleiterspeichermoduls, umfassend die folgenden Schritte: – Bereitstellen eines Halbleiterspeichermoduls nach einem der Ansprüche 8 bis 12, – Betreiben des Halbleiterspeichermoduls in einer ersten Konfiguration, wenn das Halbleiterspeichermodul eine erste Anzahl von Ranken aufweist, und Betreiben des Halbleiterspeichermoduls in einer zweiten Konfiguration, wenn das Halbleiterspeichermodul eine zweite Anzahl von Ranken aufweist, – Erzeugen eines der Steuersignale (SCS2, SODT1L, SODT1R) zur Steuerung eines Lese- und Schreibzugriffs auf den Halbleiterspeicherbaustein an einem der Adressanschlüsse (A14L, A15L) des Steuerbausteins des Halbleiterspeichermoduls, wenn das Halbleiterspeichermodul in der ersten Konfiguration betrieben wird, und Erzeugen eines der Adresssignale (SA14L, SA15L), eines floatenden Potenzials oder eines Bezugspotenzials an dem einen der Adressanschlüsse (A14L, A15L), wenn das Halbleiterspeichermodul in der zweiten Konfiguration betrieben wird.
Verfahren nach Anspruch 13, umfassend die folgenden Schritte: – Erzeugen des ersten der Steuersignale (SCS2) zur Auswahl eines Speicherchips (C) eines Halbleiterspeicherbausteins für einen Lese- oder Schreibzugriff an dem ersten der Adressanschlüsse (A15L) des Steuerbausteins des Halbleiterspeichermoduls, wenn das Halbleiterspeichermodul in der ersten Konfiguration betrieben wird, und Erzeugen des einen der Adresssignale (SA15L), des floatenden Potenzials oder des Bezugspotenzials an dem ersten der Adressanschlüsse (A15L), wenn das Halbleiterspeichermodul in der zweiten Konfiguration betrieben wird, – Erzeugen des zweiten der Steuersignale (SODT1L) an dem zweiten der Adressanschlüsse (A14L), wenn das Halbleiterspeichermodul in der ersten Konfiguration betrieben wird, – Erzeugen des zweiten der Steuersignale (SODT1L) an dem zweiten der Adressanschlüsse (A14L), wenn das Halbleiterspeichermodul in der ersten Konfiguration betrieben wird, und Erzeugen eines weiteren der Adresssignale (A14L), des floatenden Potenzials oder des Bezugspotenzials an dem zweiten der Adressanschlüsse (A14L), wenn das Halbleiterspeichermodul in der zweiten Konfiguration betrieben wird.
Verfahren nach Anspruch 14, umfassend die folgenden Schritte: – Bereitstellen eines Halbleiterspeichermoduls nach einem der Ansprüche 8 bis 12, – Betreiben des Halbleiterspeichermoduls in einer ersten Konfiguration, wenn das Halbleiterspeichermodul eine erste Anzahl von Ranken aufweist und Betreiben des Halbleiterspeichermoduls in einer zweiten Konfiguration, wenn das Halbleiterspeichermodul eine zweite Anzahl von Ranken aufweist, – Erzeugen des ersten der Steuersignale (SCS2) an dem ersten der Adressanschlüsse (A15L), wenn das Halbleiterspeichermodul in der ersten Konfiguration betrieben wird, und Erzeugen eines der Adresssignale (SA15L), eines floatenden Potentials oder eines Bezugspotenzials an dem ersten der Adressanschlüs se (A15L), wenn das Halbleiterspeichermodul in der zweiten Konfiguration betrieben wird, – Erzeugen des zweiten der Steuersignale (SODT1L) an dem ersten der Steueranschlüsse (CS0L), wenn das Halbleiterspeichermodul in der ersten Konfiguration betrieben wird, und Erzeugen eines ersten der Steuersignale (SCS0L) an dem ersten der Steueranschlüsse (CS0L), wenn das Halbleiterspeichermodul in der zweiten Konfiguration betrieben wird.
Verfahren zum Betreiben eines Halbleiterspeichermoduls nach einem der Ansprüche 8 bis 12 mit folgendem Schritt: Ermitteln der Anzahl der Ranken auf dem Halbleiterspeichermodul durch Auswerten eines Speicherzustandes der Speicherschaltung (EP), wobei der Speicherzustand die Anzahl der Ranken auf dem Halbleiterspeichermodul kennzeichnet.
Verfahren nach einem der Ansprüche 13 bis 16, – bei dem das Halbleiterspeichermodul in der ersten Konfiguration betrieben wird, wenn das Halbleiterspeichermodul eine Anzahl von vier Ranken aufweist, – bei dem das Halbleiterspeichermodul in der zweiten Konfiguration betrieben wird, wenn das Halbleiterspeichermodul eine Anzahl von zwei Ranken aufweist.