JP2001159999A - 半導体集積回路およびメモリ処理システム - Google Patents

Abstract

(57)【要約】 【課題】 高速なデータ転送を実現することができる半
導体集積回路およびメモリ処理システムを提供する。 【解決手段】 本発明の実施の形態によるメモリ処理シ
ステムは、システムコントローラ１と複数のメモリモジ
ュール１０００Ａ、…とを備える。コントローラ１とメ
モリモジュールとは、メモリモジュール側のみが終端さ
れたデータ伝送線２ａ〜２ｍを用いてデータの授受を行
なう。メモリチップは、データ伝送線にデータを出力し
た際に得られる反射波をモニタすることにより、データ
伝送線の長さを計測する。この計測結果に基づき、シス
テムコントローラ１は、メモリチップ毎に、セットアッ
プタイム／ホールドタイムを決定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
およびメモリ処理システムに関し、より特定的には、高
速にデータ転送を行なうための構成に関するものであ
る。

【０００２】

【従来の技術】ダブルデータレートのシンクロナスダイ
ナミック型ランダムアクセスメモリ（以下、ＤＤＲ−Ｓ
ＤＲＡＭと記す）は、データ転送のインターフェースと
して、ＪＥＤＥＣ（Joint Electron Device Engineerin
g Council）により標準化されたＳＳＴＬ２（ＳＳＴ
Ｌ：stub series terminated transceiver logic）を使
用する。

【０００３】ＳＳＴＬ２は、終端を基本とする。ＳＳＴ
Ｌ２には、伝送線の片側でのみ終端を行なうデータ転送
形式（SSTL２ class１）と、伝送線の両端で終端を行な
うデータ転送形式（SSTL２ class２）とがある。従来の
ＤＤＲ−ＳＤＲＡＭでは、伝送線の両端で終端を行なう
ＳＳＴＬ２ ｃｌａｓｓ２を用いることになっている。

【０００４】

【発明が解決しようとする課題】ところで、従来のデー
タ転送形式を用いた場合、サーバーでの実装時に次に示
す問題が生じる。従来のＤＤＲ−ＳＤＲＡＭにおける第
１の問題点について、図１８を用いて説明する。図１８
では、メモリモジュール９００Ａ、９００Ｂ、９００Ｃ
と、メモリモジュールと信号の授受を行なうシステムコ
ントローラ９０２との関係を示している。メモリモジュ
ールとシステムコントローラ９０２とは、図示しないメ
インボードに搭載される。

【０００５】メモリモジュールを構成するモジュール基
板には、ＤＤＲ−ＳＤＲＡＭが搭載されている。各ＤＤ
Ｒ−ＳＤＲＡＭは、システムコントローラ９０２から受
ける制御信号に応答して、記憶データをシステムコント
ローラ９０２に出力する。データは、データ伝送線９０
ａ、９０ｂ、…、９０ｍを介して、システムコントロー
ラ９０２に転送される。また、メモリモジュールは、デ
ータ伝送線９０ａ〜９０ｍを介して、システムコントロ
ーラ９０２からのデータを受け、記憶する。システムコ
ントローラ９０２およびメモリモジュールは、図示しな
いクロックジェネレータから、動作タイミングを決定す
る外部クロックＥＸＴＣＬＫを受ける。

【０００６】データ伝送線９０ａ〜９０ｍは、上述した
ＳＳＴＬ２ ｃｌａｓｓ２であって、システムコントロ
ーラ９０２側と、システムコントローラ９０２と対向す
る側との両端で終端されている。終端法の一例として、
抵抗素子Ｒ１、Ｒ２を用いた場合について説明する。抵
抗素子Ｒ１、Ｒ２は、電源電圧Ｖｔｔを受けるノードと
データ伝送線の端部との間に接続される。

【０００７】図に示されるように、データ伝送線をシス
テムコントローラ９０２に集約すると、データ伝送線の
終端素子が密集しすぎてしまう。したがって、取扱うデ
ータ数が多くなるほど実装が困難になるという問題があ
った。

【０００８】従来のＤＤＲ−ＳＤＲＡＭにおける第２の
問題点を、図１９を用いて説明する。図１９では、デー
タ伝送線９０におけるメモリチップとインピーダンスと
の関係が示されている。メモリモジュールのそれぞれ
は、ノードｎｅ、ｎｆ、ｎｇ、…においてデータ伝送線
９０と電気的に接続される。なお、図においては、メモ
リモジュール９００Ａに含まれるメモリチップ９１０が
代表的に記載されている。

【０００９】メモリチップ９１０は、外部クロックを受
けて内部動作のタイミングを決定する内部クロックを発
生するＤＬＬ回路９２０（ＤＬＬ：delayed locked loo
p）と、データを外部に出力するためのデータ出力バッ
ファ９３０と、システムコントローラ９０２から受ける
データを取込むためのデータ入力バッファ９４０とを含
む。記号ＣＬＫは、外部クロックを取込むクロックピン
を、ＤＱＳは、データの入出力のタイミングを決定する
データストローブ信号に対応するピンを表わしている。

【００１０】ここで、基準となるデータ伝送線（システ
ムコントローラ９０２とノードｎｅ間）の特性インピー
ダンスをＺ０、特性インダクタンスをＬ０、特性キャパ
シタンスをＣ０とする。インピーダンスＺ０は、式
（１）で表わされる。入力容量をＣｉｎとし、メモリモ
ジュールが特定のピッチＰｉｔｃｈで実装された場合、
ノードｎｆでは、インピーダンスがＺ０からＺ１に下が
る。インピーダンスＺ１は、式（２）で表わされる。

【００１１】

【数１】

【００１２】このように、実装時には、どの場所にどの
ようにメモリチップ（メモリモジュール）を配置するか
によってインピーダンスが変化するという独特の問題が
発生する。これによる影響は、後にメモリを増設すると
いう一般的に用いられているメモリ増設方法では、こと
さら顕著に現れる。

【００１３】図２０を参照して、メインボードに対し
て、異なる位置にモジュール基板を実装した場合につい
て説明する。たとえば、ある実装形式Ａでは、システム
コントローラ９０２に、外部クロックＥＸＴＣＬＫにほ
ぼ同相でデータが到達する（時刻ｔ１）。これに対し
て、ある実装形式Ｂでは、システムコントローラ９０２
に、外部クロックＥＸＴＣＬＫに遅れてデータが到達す
る（時刻ｔ２）。また、ある実装形式Ｃでは、システム
コントローラ９０２に、外部クロックＥＸＴＣＬＫより
早くデータが到達し（時刻ｔ０）、最も早くデータの到
達が終了する（時刻ｔ３）。このように、データの到達
タイミングが異なるのは、実装形式によってインピーダ
ンスが変化するためである。

【００１４】そこで、メモリの増設を見込んで、システ
ムコントローラ９０２のセットアップタイムを（ｔ２〜
ｔｘ）とし、ホールドタイムを（ｔｘ〜ｔ３）にする
（ただし、ｔ２＜ｔｘ＜ｔ３）。これにより、すべての
メモリの実装形式に対応できるようにしている。

【００１５】しかしながら、このように全ての実装形式
に合わせてセットアップタイム／ホールドタイムを決定
すると、セットアップタイム／ホールドタイムが狭くな
らざるを得ない。実際の１３３ＭＨｚのＤＤＲ−ＳＤＲ
ＡＭでは、セットアップタイム／ホールドタイムは狭
く、両者を足し合わせても、１０００×１０^-12秒（１
０００ピコ秒）程度しかなかった。

【００１６】このように、従来のメモリ処理システムの
構成では、データ転送の重要なパラメータになるセット
アップタイム／ホールドタイムを十分に確保することは
困難であるという問題があった。

【００１７】そこで、この発明は係る問題を解決するた
めになされたものであり、その目的は、メモリ増設に対
応して、セットアップタイム／ホールドタイムを十分に
確保することができ、高速処理を実現することができる
メモリ処理システムを提供することである。

【００１８】また、この発明のさらなる目的は、外部と
の間で高速にデータ転送を行なうことができる半導体集
積回路を提供することである。

【００１９】

【課題を解決するための手段】この発明のある局面によ
るメモリ処理システムは、複数のメモリチップと、複数
のメモリチップのそれぞれを制御するシステムコントロ
ーラと、システムコントローラと複数のメモリチップと
の間でデータを転送するためのデータ伝送線とを備え、
複数のメモリチップのそれぞれは、システムコントロー
ラの要求に応答して、データ伝送線におけるシステムコ
ントローラまでのデータ伝送距離を計測するテストを実
行するテスト回路を含み、システムコントローラは、複
数のメモリチップのそれぞれに対して、テスト回路にお
ける計測結果に基づき、データを受取るためのセットア
ップタイム／ホールドタイムを決定する。

【００２０】好ましくは、データ伝送線は、システムコ
ントローラ側と相対する側の端部のみを終端する。ま
た、複数のメモリチップのそれぞれは、データ伝送線と
電気的に接続されるピンをさらに含み、テスト回路は、
テスト信号をピンからデータ伝送線に出力する出力回路
と、ピンと電気的に接続され、データ伝送線上の電位の
変化をモニタするモニタレジスタとを含む。

【００２１】特に、システムコントローラおよび複数の
メモリチップに、動作タイミングを決定する外部クロッ
クを供給するクロックジェネレータと、クロックジェネ
レータからシステムコントローラに外部クロックを供給
するための第１クロック線と、クロックジェネレータか
ら複数のメモリチップのそれぞれに外部クロックを供給
するための、第１クロック線と実質的に等配長の第２ク
ロック線とをさらに備え、モニタレジスタは、外部クロ
ックに基づき発生する第１パルス列に応じて、第１所定
間隔毎に前記ピンで受ける信号を取込む複数のレジスタ
を含み、システムコントローラは、複数のメモリチップ
のそれぞれにおけるモニタレジスタの値を記録するトレ
ースレジスタと、外部クロックに基づき発生する第２パ
ルス列に応じて、データ伝送線のデータを第２所定間隔
で取込む複数の入力バッファと、複数のメモリチップの
それぞれに対して、前記トレースレジスタに記録される
値に応じて、複数の入力バッファのうちのいずれか１つ
の入力バッファで取込むデータを選択する選択回路とを
含む。

【００２２】特に、テストは、所定周期で実行され、複
数のレジスタのそれぞれの値およびトレースレジスタの
値は、テスト毎に更新される。

【００２３】この発明の他の局面による半導体集積回路
は、複数のメモリセルを含むメモリセルアレイと、メモ
リセルアレイからデータを読出すための読出回路と、メ
モリセルアレイにデータを書込むための書込回路と、外
部との間で、メモリセルアレイに書込むデータ、または
メモリセルアレイから読出したデータを授受するための
データ入出力ピンと、外部との間のデータ伝送距離を計
測するためのテスト回路とを備える。

【００２４】好ましくは、テスト回路は、テスト信号を
データ入出力ピンから出力する出力回路と、データ入出
力ピンと電気的に接続され、データ入出力ピンの電位の
変化をモニタするモニタレジスタとを含む。

【００２５】特に、データ入出力ピンと、メモリセルア
レイに書込むデータを送出し、またはメモリセルアレイ
から読出したデータを受ける外部との間は、データ伝送
線が接続され、データ伝送線は、一方の端部が前記外部
と接続され、他方の端部のみが終端される。

【００２６】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。なお、図中同一
または相当部分には同一符号を付してその説明は繰返さ
ない。

【００２７】本発明の実施の形態によるメモリ処理シス
テムは、図１に示されるように、システムコントローラ
１と、メモリチップ（ＤＤＲ−ＳＤＲＡＭ）が搭載され
た複数のメモリモジュールとを備える。図１では、シス
テムコントローラ１とメモリモジュール１０００Ａ、１
０００Ｂ、１０００Ｃとの関係を示している。本発明の
実施の形態では、データ伝送線２ａ、２ｂ、…、２ｍを
使用して、システムコントローラ１とメモリチップとの
間でデータ転送を行なう。データ伝送線２ａ〜２ｍは、
メモリチップ側のみを終端する（終端抵抗Ｒ０を配
置）。これにより、５００本以上もあるような多ビット
構成で、ボードのレイアウトが緩和される。

【００２８】ＤＤＲ−ＳＤＲＡＭでは、データを伝送す
るためのデータ伝送線、データストローブ信号ＤＱＳを
伝送する信号線、クロック信号を伝送する信号線は、等
長配線であることがＪＥＤＥＣ標準として要求される。
これに対し、本願発明によれば、従来、終端素子を配置
していたシステムコントローラ側の領域を利用して、配
線を折り曲げる等することにより等配線長を実現するこ
とができる。

【００２９】メモリモジュールの配置例について、図２
を用いて説明する。メモリチップ１００を搭載するモジ
ュール基板は、図２に示されるように、メインボード２
００に実装される。メインボード２００には、複数のモ
ジュール基板２０４が実装可能である。モジュール基板
２０４上のメモリチップは、コネクトピン２０２を介し
て、システムコントローラ１と信号の授受を行なう。

【００３０】本発明の実施の形態では、メモリチップ毎
にデータ伝送線の長さ（データ伝送時間）を計測する。
システムコントローラ１は、計測結果に基づき、メモリ
チップ毎にセットアップタイム／ホールドタイムを決定
する。

【００３１】本発明の実施の形態によるシステム構成に
ついて、図３を用いて説明する。本発明の実施の形態に
よるメモリ処理システムは、システムコントローラ１
と、メモリモジュール（図中記号ＤＩＭＭ：dual line
memory module）１０００Ａ、１０００Ｂ、１０００
Ｃ、…と、システムコントローラ１とメモリモジュール
とに外部クロックＥＸＴＣＬＫを供給するクロックジェ
ネレータ５０とを備える。

【００３２】アドレス、制御信号、チップ選択信号／Ｃ
Ｓ、データストローブ信号ＤＱＳ、データＤＱ等が、シ
ステムコントローラ１からメモリモジュール側に供給さ
れる。一方、メモリモジュール側からシステムコントロ
ーラ１側に、データＤＱやデータストローブ信号ＤＱＳ
が出力される。

【００３３】各メモリモジュールは、システムコントロ
ーラ１から受ける信号に基づき、データ伝送線の長さを
計測するためのテストに関する条件を設定する。そし
て、メモリチップは、システムコントローラ１から受け
る信号に基づき、データ伝送線の長さを計測するテスト
モードを開始する。所定の周期で当該信号を送信するこ
とにより、所定の周期でテストを実施させることも可能
である。

【００３４】本発明の実施の形態によるメモリチップと
システムコントローラ１との構成について説明する。図
４では、システムコントローラ１とデータ伝送線２を介
して接続されるメモリモジュール１０００Ａのメモリチ
ップ１００とが代表的に記載されている。

【００３５】外部クロックＥＸＴＣＬＫを供給するクロ
ックジェネレータ５０とシステムコントローラ１のクロ
ック入力ピンＣＬＫとをつなぐ信号線Ｌ０と、クロック
ジェネレータ５０とメモリチップ１００のクロック入力
ピンＣＬＫとをつなぐ信号線Ｌ１とを等長配線とする。

【００３６】データ伝送線２は、一端がシステムコント
ローラ１のデータ入出力ピンＤＱ０と接続され、他端が
抵抗素子Ｒ０で終端されている。ノードｎａ、ｎｂ、ｎ
ｃ、…において、データ伝送線２とメモリモジュール
（モジュール基板）とが電気的に接続される。

【００３７】ノードｎａと電気的に接続されるメモリチ
ップ１００を一例として、メモリチップの概要を説明す
る。メモリチップ１００は、外部クロックＥＸＴＣＬＫ
に同期した内部クロックを発生するＤＬＬ回路５とデー
タ入力バッファ１０とデータ出力バッファ１１とを含
む。データ入力バッファ１０は、データ伝送線２のデー
タを取込む。データ出力バッファ１１からは、データ伝
送線２にデータが出力される。

【００３８】メモリチップ１００はさらに、データ伝送
線の長さを計測するためのテスト回路を含む。テスト回
路は、データ入力バッファ１０で受けるデータを記録す
るモニタレジスタ６、モニタレジスタ６の記録タイミン
グを制御する信号を発生するＰＬＬ回路（Phase locked
loop）７、データ入力バッファ１０を動作させるタイ
ミングを制御するためのスイッチ８を含む。

【００３９】ＰＬＬ回路７は、図５に示されるように、
外部クロックＥＸＴＣＬＫを２逓倍したクロックＰＬＬ
ＣＬＫを生成し、当該クロックＰＬＬＣＬＫの立上がり
エッジおよび立下がりエッジに基づき、クロックｐＣＬ
Ｋ１、ｐＣＬＫ１♯、ｐＣＬＫ２、ｐＣＬＫ２♯…を出
力する。たとえば、クロックＰＬＬＣＬＫの立上がりに
応じてクロックｐＣＬＫ１が、立下がりに応じてクロッ
クｐＣＬＫ１♯が出力される。さらに、次のクロックＰ
ＬＬＣＬＫの立上がりに応じてクロックｐＣＬＫ２が、
立下がりに応じてクロックｐＣＬＫ２♯が出力される。
なお、クロックＰＬＬＣＬＫは、外部クロックＥＸＴＣ
ＬＫに対してデータ入力バッファの遅延時間Ｔｉだけ遅
延しているものとする。

【００４０】図４を参照して、スイッチ８は、テストモ
ードに関する信号ＴＥＳＴに応じて、データ入力バッフ
ァ１０に対して、データストローブ信号ＤＱＳを入出力
するＤＱＳピンまたは電源電圧ノードを接続する。スイ
ッチ８の状態は、テストモード／通常動作モードで切替
わる。通常動作モードであれば、データ入力バッファ１
０は、ＤＱＳピンから受けるデータストローブ信号ＤＱ
Ｓに応答してデータを取込む。テストモードでは、デー
タ入力バッファ１０は、データストローブ信号ＤＱＳに
よらず、データ伝送線２上のデータを常時取込む状態に
なる。

【００４１】データ入力バッファ１０は、図６に示され
るように、ＰＭＯＳトランジスタＴ１、ならびにＮＭＯ
ＳトランジスタＴ２およびＴ３を含む。トランジスタＴ
１のソースノードは、電源電圧を受けるノードと接続さ
れ、ドレインノードは、トランジスタＴ２のドレインノ
ードと接続される。トランジスタＴ２のソースノード
は、トランジスタＴ３のドレインノードと接続される。
さらに、トランジスタＴ３のソースノードは、接地電圧
を受けるノードと接続される。

【００４２】トランジスタＴ１およびＴ２のそれぞれの
ゲートは、データ入出力ピンから入力される信号ｉｎｔ
Ｄｉｎを受ける。トランジスタＴ１およびＴ２の接続ノ
ードをノードＮ１とする。信号ｉｎｔＤｉｎはバッファ
リングされ、ノードＮ１に伝達される。

【００４３】モニタレジスタ６は、複数のレジスタ１２
Ａ、１２Ｂ、１２Ｃ、１２Ｄ、…と、ノードＮ１に対し
て配置される微弱な電流を流す定電流源１３とを含む。
レジスタ１２Ａ、１２Ｂ、１２Ｃ、１２Ｄ、…のそれぞ
れは、ＰＬＬ回路７の出力するクロックｐＣＬＫ１、ｐ
ＣＬＫ１♯、ｐＣＬＫ２、ｐＣＬＫ２♯…に応答して、
ノードＮ１の信号を取込む。なお、ＰＬＬ回路７は、当
該レジスタの数だけクロックを発生する。

【００４４】入力信号ｉｎｔＤｉｎは、図７に示される
ように、Ｈレベル、Ｌレベル、または中間レベルである
Ｈｉｇｈ−Ｚレベルのいずれかの状態にある。これに対
し、高抵抗（定電流源１３）を介することにより、ノー
ドＮ１は、“１”（Ｈレベル）または“０”（Ｌレベ
ル）のいずれかになる。すなわち、Ｈｉｇｈ−Ｚレベル
がＬレベルとみなされる。したがって、レジスタ１２
Ａ、…には、入力信号ｉｎｔＤｉｎがＨレベルであれば
“０”が、それ以外の場合には“１”が記録される。

【００４５】メモリチップの全体構成について、図８を
用いて説明する。メモリチップ１００は、クロックジェ
ネレータ５０から与えられる外部クロックＥＸＴＣＬ
Ｋ、／ＥＸＴＣＬＫを受けるクロックピン群Ｐ１と、ク
ロックイネーブル信号ＣＫＥ、コマンドの入力を可能に
するチップ選択信号／ＣＳ、ロウアドレスストローブ信
号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、
リード、ライトの識別信号である信号Ｒ／Ｗを受けるピ
ン群Ｐ２と、リードまたはライト時のデータの無効を識
別するデータマスク信号ＤＭ０〜ＤＭ３を入出力するピ
ンＰ３と、リードまたはライト時のデータのタイミング
を識別するデータストローブ信号ＤＱＳ０〜ＤＱＳ３を
入出力するピン群Ｐ４と、入力信号のＨレベル／Ｌレベ
ルを判定する基準電位Ｖｒｅｆが入力されるピンＰ５
と、アドレス信号Ａ０〜Ａ１２を受けるピン群Ｐ６と、
メモリバンクを指定するためのバンクアドレスＢＡ０〜
ＢＡ２を受けるピン群Ｐ７と、３２ビットのデータＤＱ
０〜ＤＱ３１が入出力されるデータ入出力ピン群Ｐ８と
を備える。

【００４６】データ書込時（ライト）においては、シス
テムコントローラ１からメモリチップに対して、書込デ
ータＤＱと同期してデータストローブ信号ＤＱＳが与え
られる。データ読出時（リード）においては、メモリチ
ップからシステムコントローラ１に対して、読出データ
ＤＱと同期してデータストローブ信号ＤＱＳが与えられ
る。８個のデータ入出力ピンごとに１個のデータストロ
ーブ信号ＤＱＳが割当てられる。

【００４７】メモリチップ１００はさらに、ピン群Ｐ１
に与えられたクロックを受ける入力バッファ６０、入力
バッファ６０の出力を受けて、外部クロックＥＸＴＣＬ
Ｋに同期した内部クロックＣＬＫ１および外部クロック
ＥＸＴＣＬＫに同期し、外部クロックＥＸＴＣＬＫの２
倍の周波数を有する内部クロックＣＬＫ２を生成するＤ
ＬＬ回路５と、ピン群Ｐ２を介して与えられる外部制御
信号を、内部クロックＣＬＫ１に応じて取込む入力バッ
ファ６１と、入力バッファ６１で取込む信号に基づき、
入力されるコマンドを認識するモードデコーダ１０２と
を備える。

【００４８】メモリチップ１００はさらに、ピン群Ｐ６
からアドレスを受ける入力バッファ６２と、モードデコ
ーダ１０２の制御に応じて、動作モード（たとえば、バ
ースト長、ＣＡＳレイテンシに関するデータ）を保持す
るモードレジスタ１０４と、入力バッファ６２を介して
ロウアドレスをラッチするロウアドレスラッチ１０６
と、入力バッファ６２を介してコラムアドレスをラッチ
するコラムアドレスラッチ１０８と、ピン群Ｐ７からバ
ンクアドレスを受ける入力バッファ６３と、入力バッフ
ァ６３を介してバンクアドレスをラッチするバンクアド
レスラッチ１１０と、バンクアドレスラッチ１１０の出
力するバンクアドレスをデコードして対応するバンクを
活性化するバンクデコーダ１１２とを備える。入力バッ
ファ６２および６３は、内部クロックＣＬＫ１に同期し
て動作する。

【００４９】モードデコーダ１０２は、たとえば内部制
御信号として、信号ＲＯＷＡ、信号ＣＯＬＡ、信号ＡＣ
Ｔ、信号ＰＣ、信号ＲＥＡＤ、信号ＷＲＩＴＥ、信号Ａ
ＰＣおよび信号ＳＲを出力する。信号ＲＯＷＡは、ロウ
系のアクセスが行なわれることを示す信号であり、信号
ＣＯＬＡはコラム系アクセスが行なわれることを示す信
号であり、信号ＡＣＴはワード線の活性化を指示する信
号である。信号ＰＣはプリチャージ動作を指示して、行
系の回路動作の終了を指示する信号である。信号ＲＥＡ
Ｄは列系の回路に対して読出動作を指示するための信号
であり、信号ＷＲＩＴＥは列系の回路に対して書込動作
を指示するための信号である。信号ＡＰＣはオートプリ
チャージ動作を指示する信号であり、オートプリチャー
ジ動作が指定されると、バーストサイクルの終了ととも
に、プリチャージ動作が自動的に開始される。信号ＳＲ
はセルフリフレッシュ動作を指示するための信号であ
り、セルフリフレッシュ動作が開始されると、セルフリ
フレッシュタイマが動作し、一定時間が経過すると、ワ
ード線を活性化させて、リフレッシュ動作を開始する。

【００５０】メモリチップ１００はさらに、リフレッシ
ュ動作時にリフレッシュアドレスを発生するためのセル
フリフレッシュタイマ１１４と、リフレッシュアドレス
カウンタ１１６と、ロウアドレスラッチ１０６の出力す
るアドレスまたはリフレッシュアドレスカウンタ１１６
の出力するアドレスのいずれか一方を選択するマルチプ
レクサ１１８と、マルチプレクサ１１８の出力をプリデ
コードして、ロウデコーダＲＤに出力するロウプリデコ
ーダ１２０と、バースト動作時にバースト長に応じて連
続したコラムアドレスを発生するバーストアドレスカウ
ンタ１２２と、バーストアドレスカウンタ１２２の出力
をプリデコードして、コラムデコーダＣＤに出力するコ
ラムプリデコーダ１２４とを備える。

【００５１】メモリチップ１００はさらに、読出／書込
動作を独立に行なうことが可能な単位であるバンクＢ０
〜バンクＢ７と、バンクデコーダ１１２の出力およびロ
ウプリデコーダ１２０の出力に応じて、対応するバンク
中の行（ワード線）を選択するためのロウデコーダＲＤ
と、コラムプリデコーダ１２４の出力に応じて対応する
バンク中の列（ビット線対）を選択するためのコラムデ
コーダＣＤと、読出動作においては選択されたバンク中
の選択されたメモリセルから読出されたデータをデータ
入出力バスＧ−Ｉ／Ｏに与え、書込動作においては、デ
ータ入出力バスＧ−Ｉ／Ｏにより伝達された書込データ
を対応するバンクに与えるＩ／Ｏポート１２５と、デー
タ入出力ピン群Ｐ８とデータ入出力バスＧ−Ｉ／Ｏとの
間に配置され、データレートを変換しデータ授受を行な
うためのデータ変換部１２６と、データ入出力ピン群Ｐ
８と、入出力データＤＱ０〜ＤＱ３１のやり取りを行な
うための入出力バッファ６４と、拡張モードレジスタ１
５０と、テスト回路１５４とを備える。

【００５２】ＤＤＲ−ＳＤＲＡＭのデータ入力動作は、
外部から与えられるデータストローブ信号ＤＱＳに同期
して行なわれる。ＤＤＲ−ＳＤＲＡＭのデータ出力動作
は、外部クロックＥＸＴＣＬＫの２倍の周波数を有する
内部クロックＣＬＫ２に同期して行なわれる。

【００５３】拡張モードレジスタ１５０は、モードデコ
ーダ１０２と、アドレス対応の入力バッファ６２の出力
と、バンクアドレス対応の入力バッファ６３の出力とを
受ける。拡張モードレジスタ１５０には、これらの信号
の組合わせに応じて、特定の動作に関する情報が格納さ
れる。本発明の実施の形態では、拡張モードレジスタ１
５０に、データ伝送線の長さを計測するテストモードに
関する情報を格納する。

【００５４】テスト回路１５４は、上述したように、モ
ニタレジスタ６、ＰＬＬ回路７およびスイッチ８を含
む。テスト回路１５４は、特定の入出力バッファ（図に
おいては、データＤＱ３１に対応する入出力バッファ）
に対して配置する。

【００５５】通常動作モードにおける動作について、図
９および図１０を用いて説明する。図９は、書込動作
に、図１０は、読出動作にそれぞれ対応している。バー
スト長が８、リード時のＣＡＳレイテンシが２とする。
ＣＡＳレイテンシが２とは、コマンド入力後２クロック
目にデータ出力が開始されることを意味する。

【００５６】図９を参照して、時刻ｔ０における外部ク
ロックＥＸＴＣＬＫの立上がりのエッジにおいて、信号
／ＣＳおよび信号／ＲＡＳが活性状態であることに応じ
て、メモリチップの活性化が指示される時刻ｔ０におい
て、行アドレスおよびバンクアドレスの取込が行なわ
れ、ロウアドレスラッチ１０６およびバンクアドレスラ
ッチ１１０中に保持される。

【００５７】時刻ｔ１において内部クロックＣＬＫ１の
立上がりエッジで信号／ＣＳ、信号／ＣＡＳおよび信号
Ｒ／Ｗが活性状態であることに応じて書込動作が指定さ
れる。コラムアドレスラッチ１０８が列アドレスを保持
する。このとき、バーストライトの動作モードを設定す
ると、次のサイクル以降は、バーストアドレスカウンタ
１２２により自動的にコラムアドレスがインクリメント
される。

【００５８】データストローブ信号ＤＱＳに同期して、
書込データの取込が行なわれる。データは、２ビットご
とにパラレルデータに変換され、時刻ｔ３以後、時刻ｔ
４〜ｔ６において、選択されたメモリセルに書きこまれ
る。

【００５９】図１０を参照して、読出動作においては、
時刻ｔ０において、外部クロックＥＸＴＣＬＫの立上が
りのエッジにおいて、信号／ＣＳおよび信号ＲＡＳが活
性状態であることに応じて、ワード線を活性化させるた
めのＡＣＴコマンドが入力される。この時点で、ワード
線を指定するアドレスの入力も同時に行なわれる。

【００６０】時刻ｔ１において、信号／ＣＳおよび信号
／ＣＡＳが活性状態であることに応じて、読出動作の指
定が行なわれる。コラムアドレスラッチ１０８に列アド
レスがラッチされる。コラムアドレスラッチ１０８にラ
ッチされた列アドレスに基づいて、バーストアドレスカ
ウンタ１２２が内部アドレスを生成する。

【００６１】ワード線が活性化され、選択されたメモリ
セルから並列に２ビットのデータが読出され、シリアル
データに変換される。時刻ｔ３以降、データは、順次、
データ入出力端子から外部に出力される。

【００６２】バーストリードの動作モードに対する設定
が行なわれていると、内部で自動的にコラムアドレスが
インクメントされ、２ビット毎に並列にデータが読出さ
れる。シリアルデータの変換の後、データは、外部に出
力される。このとき、データ出力に同期して、メモリチ
ップ１００からデータストローブ信号ＤＱＳが出力され
る。

【００６３】ここで、データ伝送線の長さを計測するテ
ストモードにおけるメモリチップ１００の動作につい
て、図１１を用いて説明する。テストモードが開始され
ると、メモリチップ１００は、信号Ｐｉｎｇを外部に出
力する（時刻ｔ０）。信号Ｐｉｎｇは、バースト長１の
信号であって、Ｈレベルの状態とＬレベルの状態とを含
む。

【００６４】信号Ｐｉｎｇが出力された時点で、ＰＬＬ
回路７を動作させる。外部クロックＥＸＴＣＬＫを２逓
倍したクロックＰＬＬＣＬＫが発生する。クロックＰＬ
ＬＣＬＫの立上がり／立下がりエッジで、クロックが出
力される（図においては、クロックｐＣＬＫｈ、ｐＣＬ
Ｋｈ♯、ｐＣＬＫｉ、ｐＣＬＫｉ♯、ｐＣＬＫｊ、ｐＣ
ＬＫｊ♯が一例として記載されている）。

【００６５】信号Ｐｉｎｇは、データ伝送線２を介し
て、システムコントローラ１に到達する。データ伝送線
２のシステムコントローラ１側は終端されていない（開
放状態にある）。このため、システムコントローラ１に
到達した信号波の一部は反射する（時刻ｔ２）。反射波
は、データ伝送線２を進行方向と逆方向に進み、メモリ
チップ１００のデータ入出力ピンＤＱに到達する（時刻
ｔ３）。なお、反射波のうちデータ伝送線２の終端抵抗
に到達したものは、終端部分でエネルギーが吸収され、
消える。

【００６６】データ入力バッファ１０は、スイッチ８に
より、データを取込む。モニタレジスタ６に含まれるレ
ジスタ１２Ａ、１２Ｂ、１２Ｃ、１２Ｄ、…は、ＰＬＬ
回路７の出力するクロックに応答して、データ入力バッ
ファ１０の出力ノードＮ１の信号値を取込む。

【００６７】たとえば、クロックｐＣＬＫｈおよびｐＣ
ＬＫｈ♯のそれぞれに対応するレジスタには、値“１”
が、クロックｐＣＬＫｉおよびｐＣＬＫｉ♯のそれぞれ
に対応するレジスタには、値“０”が、クロックｐＣＬ
ＫｊおよびｐＣＬＫｊ♯のそれぞれに対応するレジスタ
には、値“１”がそれぞれ記録される。なお、上述した
ように、ＰＬＬ回路７は、入力バッファの遅延時間Ｔｉ
分保証されている。

【００６８】信号Ｐｉｎｇがメモリチップ１００から発
射されてから、メモリチップ１００に当該信号が戻って
くるまでの時間が、メモリチップとシステムコントロー
ラとの間のデータ伝送時間（フライトタイム）×２であ
り、データ伝送線長×２に相当する。

【００６９】モニタレジスタ６は、図４に示されるよう
に、データ出力バッファ１１と接続されている。モニタ
レジスタ６に記録されるレジスタ値は、所定のタイミン
グで、システムコントローラ１に転送される。

【００７０】なお、高い駆動能力の出力ドライバを備え
ることにより、通常動作時では、反射波の影響を受ける
ことなくデータをシステムコントローラ１に伝送するこ
とができる。

【００７１】次に、図３および図４を参照して、システ
ムコントローラ１について説明する。システムコントロ
ーラ１は、制御信号を発生するコントローラ２０、ＰＬ
Ｌ回路２１、ＤＩＭＭトレースレジスタ２２、データ入
力バッファ２３Ａ、２３Ｂ、…、２３Ｈ、およびマルチ
プレクサ２４を含む。

【００７２】コントローラ２０から、メモリチップを動
作させるための各種制御信号、システムコントローラ自
身を動作させるための各種制御信号、テストモードに関
する信号が出力される。

【００７３】ＰＬＬ回路２１は、図１２に示されるよう
に、クロックピンＣＬＫで受ける外部クロックＥＸＴＣ
ＬＫを４逓倍したクロックＲＰＣＬＫを発生し、当該ク
ロックＲＰＣＬＫの立上がり／立下がりエッジに基づ
き、クロックＲＰ０、ＲＰ０♯、ＲＰ１、ＲＰ１♯、Ｒ
Ｐ２、ＲＰ２♯、ＲＰ３、ＲＰ３♯を出力する。ＰＬＬ
回路２１は、データ伝送線の長さを計測するテストモー
ドに入ると自動的に動作を開始し、その後も動作を継続
する。

【００７４】図４を参照して、データ入力バッファ２３
Ａ、２３Ｂ、…、２３Ｈのそれぞれは、クロックＲＰ
０、ＲＰ０♯、ＲＰ１、ＲＰ１♯、ＲＰ２、ＲＰ２♯、
ＲＰ３、ＲＰ３♯に基づき、データ入力ピンＤＱ０で受
ける信号を取込む。データ入出力ピンＤＱ０は、データ
伝送線２と接続状態にある。

【００７５】ＤＩＭＭトレースレジスタ２２は、メモリ
チップ１００のモニタレジスタ６に記録されるレジスタ
値を記録する。ＤＩＭＭトレースレジスタ２２からは、
コントローラ２０から出力されるチップ選択信号／ＣＳ
に応じて、選択信号ｓｅｌが出力される。

【００７６】マルチプレクサ２４は、選択信号ｓｅｌに
従って、データ入力バッファ２３Ａ、２３Ｂ、…、２３
Ｈのいずれか１の出力を、メモリモジュールから受ける
データｉｎｔＤａｔａとして出力する。

【００７７】ここで、システムコントローラ１の動作に
ついて、図１３、図１４〜図１６を用いて説明する。図
１３を参照して、システムコントローラ１から読出コマ
ンド（ＲＥＡＤ）が発行されると、メモリモジュールか
ら（２×フライトタイム＋ＣＡＳレイテンシ）経過後
に、システムコントローラ１に読出データが到達する。
システムコントローラ１は、ＤＩＭＭトレースレジスタ
２２に格納されるレジスタ値（２×フライトタイムに対
応）に基づき、メモリチップ毎にデータのセットアップ
タイム／ホールドタイムを設定する。

【００７８】図１４を参照して、モニタレジスタ６に記
録されるレジスタ値が、“１００１１１１１”であると
する。外部クロックＥＸＴＣＬＫとメモリチップのデー
タ入力バッファ（ノードＮ１）の信号とレジスタ値との
関係は、図に示すとおりである。レジスタ値が“０”に
なるのは、１番目の外部クロックＥＸＴＣＬＫの立下が
り時点、および１／４サイクル経過後である。

【００７９】この場合、レジスタ値“０”とレジスタ値
“０”との間のデータを取込めば、セットアップタイム
とホールドタイムとが等しくなり、最もマージンがとれ
ることになる。

【００８０】そこで、ＤＩＭＭトレースレジスタ２２
に、クロック番号２のクロックＲＰＣＬＫの立下がりエ
ッジ（１番目のクロックＲＰ２♯に対応）を記憶してお
く。マルチプレクサ２４は、ＤＩＭＭトレースレジスタ
２２から受ける選択信号ｓｅｌに基づき、データ入力バ
ッファ２３Ｆが１番目のクロックＲＰ２♯に基づき取込
んだデータを選択的に出力する（読出データｉｎｔＤａ
ｔａとして出力される）。

【００８１】図１５を参照して、モニタレジスタ６に記
録されるレジスタ値が、“１１１００１１１”であると
する。外部クロックＥＸＴＣＬＫとメモリチップのデー
タ入力バッファ（ノードＮ１）の信号とレジスタ値との
関係は、図に示すとおりである。レジスタ値が“０”に
なるのは、２番目の外部クロックＥＸＴＣＬＫの立上が
り時点、および１／４サイクル経過後である。この場
合、レジスタ値“０”とレジスタ値“０”との中間点
は、クロック番号４のクロックＲＰＣＬＫの立下がりエ
ッジに対応している。

【００８２】ＤＩＭＭトレースレジスタ２２には、クロ
ック番号４のクロックＲＰＣＬＫの立下がりエッジ（２
番目のクロックＲＰ０♯に対応）が記憶される。マルチ
プレクサ２４は、ＤＩＭＭトレースレジスタ２２から受
ける選択信号ｓｅｌに基づき、データ入力バッファ２３
Ｂが２番目のクロックＲＰ０♯で取込んだデータを選択
的に出力する。

【００８３】この場合、セットアップタイムは、外部ク
ロックＥＸＴＣＬＫの３／８サイクルであり、ホールド
タイムは、外部クロックＥＸＴＣＬＫの１／８サイクル
になる。

【００８４】図１６を参照して、モニタレジスタ６に記
録されるレジスタ値が、“１１１１００１１”であると
する。外部クロックＥＸＴＣＬＫとメモリチップのデー
タ入力バッファ（ノードＮ１）の信号とレジスタ値との
関係は、図に示すとおりである。レジスタ値が“０”に
なるのは、２番目の外部クロックＥＸＴＣＬＫが立上が
ってから１／４サイクル経過後、およびその後の立下が
り時点である。この場合、レジスタ値“０”とレジスタ
値“０”との中間点は、クロック番号５のクロックＲＰ
ＣＬＫの立下がりエッジに対応している。

【００８５】ＤＩＭＭトレースレジスタ２２には、クロ
ック番号５のクロックＲＰＣＬＫの立下がりエッジ（２
番目のクロックＲＰ１♯に対応）が記憶される。マルチ
プレクサ２４は、ＤＩＭＭトレースレジスタ２２から受
ける選択信号ｓｅｌに基づき、データ入力バッファ２３
Ｄが２番目のクロックＲＰ１♯で取込んだデータを選択
的に出力する。

【００８６】この場合、セットアップタイムは、外部ク
ロックＥＸＴＣＬＫの１／８サイクルであり、ホールド
タイムは、外部クロックＥＸＴＣＬＫの３／８サイクル
になる。

【００８７】図１５および図１６のいずれの場合にも、
セットアップタイムが外部クロックＥＸＴＣＬＫの１／
８だけ保証され、またセットアップタイムおよびホール
ドタイムの合計が外部クロックＥＸＴＣＬＫの１／４サ
イクルに相当する。

【００８８】本発明の実施の形態によるメモリ処理シス
テムでのセットアップタイム／ホールドタイムの占める
割合を、図１７を用いて説明する。なお、メモリチップ
の動作周波数は、１３３×１０⁶Ｈｚとする。図１７に
おいて、領域Ｕ１は、セットアップタイム／ホールドタ
イムの割合を、領域Ｕ２は、アクセスタイミングの割合
を、領域Ｕ３は、チャンネル効果の割合を、領域Ｕ４
は、クロックのジッタの割合を、領域Ｕ５は、インター
コネクト・スキューの割合を、領域Ｕ６は、ＤＱ−ＤＱ
Ｓスキューをそれぞれ表わしている。

【００８９】図１７に示されるように、本発明の実施の
形態によるメモリ処理システムにおけるセットアップタ
イム／ホールドタイムの占める割合は、従来のシステム
におけるセットアップタイム／ホールドタイムの占める
割合よりも大きくなる。すなわち、、データ転送の重要
なパラメータになるセットアップタイム／ホールドタイ
ムを十分に確保することができる。

【００９０】この結果、本発明の実施の形態によるメモ
リ処理システムによると、ボード上で高速にデータ転送
を行なうことが可能になる。また、定期的にテストを行
ないレジスタ値を更新することにより、長時間にわたる
温度や電圧のドリフト変化に対しても追従でき、さらに
安定性が保証されることになる。

【００９１】なお、データ伝送線における反射波の影響
により入力データにノイズが載る場合には、セットアッ
プタイム内でノイズが収まるように、セットアップタイ
ムを微調整することもできる。

【００９２】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は、上記した実施の形態の説明では
なくて特許請求の範囲によって示され、特許請求の範囲
と均等の意味および範囲内でのすべての変更が含まれる
ことが意図される。

【００９３】

【発明の効果】請求項１に係るメモリ処理システムによ
れば、メモリチップ毎にセットアップタイム／ホールド
タイムを決定することができる。これにより、本発明に
よるメモリ処理システムでは、セットアップタイム／ホ
ールドタイムの占める割合が、従来のシステムよりも大
きくなる。すなわち、データ転送の重要なパラメータに
なるセットアップタイム／ホールドタイムを十分に確保
することが可能になる。これにより、実装形式によら
ず、またはその後のメモリ増設によらず、高速にデータ
転送を行なうことが可能になる。

【００９４】請求項２に係るメモリ処理システムは、請
求項１に係るメモリ処理システムであって、システムコ
ントローラ側と相対する側の端部のみを終端する。これ
により、従来、終端素子を配置していたシステムコント
ローラ側の領域を利用して、配線を折曲げる等すること
によりＪＥＤＥＣ標準にそった等配線長を実現すること
ができる。

【００９５】請求項３に係るメモリ処理システムは、請
求項２に係るメモリ処理システムであって、出力した信
号の反射波をモニタすることにより、データ伝送線の電
位の変化に基づき、データ伝送線の長さを計測すること
ができる。

【００９６】請求項４に係るメモリ処理システムは、請
求項３に係るメモリ処理システムであって、出力した信
号の反射波をモニタした結果に基づき、システムコント
ローラは、所定の間隔毎に、セットアップタイム／ホー
ルドタイムを調整することができる。

【００９７】請求項５に係るメモリ処理システムは、請
求項３に係るメモリ処理システムであって、定期的にテ
ストを行ないレジスタ値を更新することにより、長時間
にわたる温度や電圧のドリフト変化に対しても追従で
き、さらに安定性が保証されることになる。

【００９８】請求項６、７、８に係る半導体集積回路に
よれば、外部との間のデータ伝送距離を計測することが
できる。これにより、本発明の半導体集積回路からデー
タを受取る側は、セットアップタイム／ホールドタイム
を適切に設定することができる。したがって、本発明に
よる半導体集積回路によりメモリモジュールを構成した
場合、実装形式によらず、またはその後のメモリ増設に
よらず、高速にデータ転送を行なうことが可能になる。

【図面の簡単な説明】

【図１】 本発明の実施の形態によるメモリ処理システ
ムにおけるデータ伝送線について説明するための概念図
である。

【図２】 本発明の実施の形態によるメモリモジュール
の配置について説明するための概念図である。

【図３】 本発明の実施の形態によるメモリ処理システ
ムの構成について説明するための図である。

【図４】 本発明の実施の形態によるメモリチップとシ
ステムコントローラ１との構成の概要について説明する
ための図である。

【図５】 本発明の実施の形態によるメモリチップに含
まれるＰＬＬ回路７の動作を説明するためのタイミング
チャートである。

【図６】 本発明の実施の形態によるデータ入力バッフ
ァ１０およびモニタレジスタ６の構成について説明する
ための図である。

【図７】 本発明の実施の形態によるモニタレジスタ６
の動作について説明するためのタイミングチャートであ
る。

【図８】 本発明の実施の形態によるメモリチップの全
体構成を示す図である。

【図９】 本発明の実施の形態によるメモリチップの通
常動作について説明するためのタイミングチャートであ
る。

【図１０】 本発明の実施の形態によるメモリチップの
通常動作について説明するためのタイミングチャートで
ある。

【図１１】 本発明の実施の形態によるメモリチップの
テストモードでの動作について説明するためのタイミン
グチャートである。

【図１２】 本発明の実施の形態によるＰＬＬ回路２１
の動作を説明するためのタイミングチャートである。

【図１３】 本発明の実施の形態によるメモリ処理シス
テムの信号の流れを説明するためのタイミングチャート
である。

【図１４】 本発明の実施の形態によるシステムコント
ローラ１の動作を説明するためのタイミングチャートで
ある。

【図１５】 本発明の実施の形態によるシステムコント
ローラ１の動作を説明するためのタイミングチャートで
ある。

【図１６】 本発明の実施の形態によるシステムコント
ローラ１の動作を説明するためのタイミングチャートで
ある。

【図１７】 本発明の実施の形態によるメモリ処理シス
テムのセットアップタイム／ホールドタイムの占める割
合を説明するための概念図である。

【図１８】 従来のメモリ処理システムにおけるデータ
伝送線について説明するための概念図である。

【図１９】 従来のシステム構成における問題点を説明
するための図である。

【図２０】 従来のシステム構成における問題点を説明
するためのタイミングチャートである。

【符号の説明】

１ システムコントローラ、２，２ａ〜２ｍ データ伝
送線、５ ＤＬＬ回路、６ モニタレジスタ、７，２１
ＰＬＬ回路、８ スイッチ、１０ データ入力バッフ
ァ、１１ データ出力バッファ、１２Ａ〜１２Ｈ レジ
スタ、１０ データ入力バッファ、１１ データ出力バ
ッファ、２０ コントローラ、２２ ＤＩＭＭトレース
レジスタ、２３Ａ、２３Ｂ、…、２３Ｈ データ入力バ
ッファ、２４ マルチプレクサ、５０ クロックジェネ
レータ、１００ メモリチップ、１０００Ａ，１０００
Ｂ，１０００Ｃ メモリモジュール。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 複数のメモリチップと、 前記複数のメモリチップのそれぞれを制御するシステム
   コントローラと、 前記システムコントローラと前記複数のメモリチップと
   の間でデータを転送するためのデータ伝送線とを備え、 前記複数のメモリチップのそれぞれは、 前記システムコントローラの要求に応答して、前記デー
   タ伝送線における前記システムコントローラまでのデー
   タ伝送距離を計測するテストを実行するテスト回路を含
   み、 前記システムコントローラは、 前記複数のメモリチップのそれぞれに対して、前記テス
   ト回路における計測結果に基づき、前記データを受取る
   ためのセットアップタイム／ホールドタイムを決定す
   る、メモリ処理システム。
2. 【請求項２】 前記データ伝送線は、 前記システムコントローラ側と相対する側の端部のみを
   終端する、請求項１に記載のメモリ処理システム。
3. 【請求項３】 前記複数のメモリチップのそれぞれは、 前記データ伝送線と電気的に接続されるピンをさらに含
   み、 前記テスト回路は、 テスト信号を前記ピンから前記データ伝送線に出力する
   出力回路と、 前記ピンと電気的に接続され、前記データ伝送線上の電
   位の変化をモニタするモニタレジスタとを含む、請求項
   ２に記載のメモリ処理システム。
4. 【請求項４】 前記システムコントローラおよび前記複
   数のメモリチップに、動作タイミングを決定する外部ク
   ロックを供給するクロックジェネレータと、 前記クロックジェネレータから前記システムコントロー
   ラに前記外部クロックを供給するための第１クロック線
   と、 前記クロックジェネレータから前記複数のメモリチップ
   のそれぞれに前記外部クロックを供給するための、前記
   第１クロック線と実質的に等配長の第２クロック線とを
   さらに備え、 前記モニタレジスタは、 前記外部クロックに基づき発生する第１パルス列に応じ
   て、第１所定間隔毎に前記ピンで受ける信号を取込む複
   数のレジスタを含み、 前記システムコントローラは、 前記複数のメモリチップのそれぞれにおける前記モニタ
   レジスタの値を記録するトレースレジスタと、 前記外部クロックに基づき発生する第２パルス列に応じ
   て、前記データ伝送線のデータを第２所定間隔で取込む
   複数の入力バッファと、 前記複数のメモリチップのそれぞれに対して、前記トレ
   ースレジスタに記録される値に応じて、前記複数の入力
   バッファのうちいずれか１つの入力バッファで取込むデ
   ータを選択する選択回路とを含む、請求項３に記載のメ
   モリ処理システム。
5. 【請求項５】 前記テストは、所定周期で実行され、 前記複数のレジスタのそれぞれの値および前記トレース
   レジスタの値は、前記テスト毎に更新される、請求項３
   に記載のメモリ処理システム。
6. 【請求項６】 複数のメモリセルを含むメモリセルアレ
   イと、 前記メモリセルアレイからデータを読出すための読出回
   路と、 前記メモリセルアレイにデータを書込むための書込回路
   と、 外部との間で、前記メモリセルアレイに書込むデータ、
   または前記メモリセルアレイから読出したデータを授受
   するためのデータ入出力ピンと、 前記外部との間のデータ伝送距離を計測するためのテス
   ト回路とを備える、半導体集積回路。
7. 【請求項７】 前記テスト回路は、 テスト信号を前記データ入出力ピンから出力する出力回
   路と、 前記データ入出力ピンと電気的に接続され、前記データ
   入出力ピンの電位の変化をモニタするモニタレジスタと
   を含む、請求項６に記載の半導体集積回路。
8. 【請求項８】 前記データ入出力ピンと、前記メモリセ
   ルアレイに書込むデータを送出し、または前記メモリセ
   ルアレイから読出したデータを受ける前記外部との間
   は、データ伝送線が接続され、 前記データ伝送線は、 一方の端部が前記外部と接続され、他方の端部のみが終
   端される、請求項７に記載の半導体集積回路。