KR102621098B1 - 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

반도체 메모리 장치 및 이를 포함하는 메모리 시스템 Download PDF

Info

Publication number
KR102621098B1
KR102621098B1 KR1020180085303A KR20180085303A KR102621098B1 KR 102621098 B1 KR102621098 B1 KR 102621098B1 KR 1020180085303 A KR1020180085303 A KR 1020180085303A KR 20180085303 A KR20180085303 A KR 20180085303A KR 102621098 B1 KR102621098 B1 KR 102621098B1
Authority
KR
South Korea
Prior art keywords
die termination
latency
value
signal
control signal
Prior art date
Application number
KR1020180085303A
Other languages
English (en)
Other versions
KR20200010794A (ko
Inventor
전주호
최훈대
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180085303A priority Critical patent/KR102621098B1/ko
Priority to US16/248,004 priority patent/US10923181B2/en
Priority to CN201910233334.6A priority patent/CN110751965B/zh
Publication of KR20200010794A publication Critical patent/KR20200010794A/ko
Application granted granted Critical
Publication of KR102621098B1 publication Critical patent/KR102621098B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0005—Modifications of input or output impedance
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2272—Latency related aspects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/229—Timing of a write operation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Abstract

본 발명은 반도체 메모리 장치 및 이를 구비하는 메모리 시스템을 개시한다. 반도체 메모리 장치는 데이터 스트로우브 신호를 수신하여 입력 데이터 스트로우브 신호를 발생하는 데이터 스트로우브 신호 입력 버퍼, 데이터 스트로우브 신호 보다 제1 소정 지연 시간 만큼 지연되어 인가되는 데이터를 수신하여 입력 데이터를 발생하는 데이터 입력 버퍼, 라이트 명령이 발생되면, 데이터 스트로우브 신호가 인가되는 제1 기간 동안 활성화되는 제1 온-다이 터미네이션 제어신호를 발생하는 레이턴시 제어신호 발생부, 제1 온-다이 터미네이션 제어신호에 응답하여 제1 저항 가변 코드를 가변하는 제1 온-다이 터미네이션 제어부, 및 제1 온-다이 터미네이션 저항을 포함하고, 제1 저항 가변 코드에 응답하여 제1 온-다이 터미네이션 저항의 저항 값이 가변되고 상기 데이터 스트로우브 신호를 터미네이션하는 데이터 스트로우브 신호 종단부를 포함할 수 있다.

Description

반도체 메모리 장치 및 이를 포함하는 메모리 시스템{SEMICONDUCTOR MEMORY DEVICE, AND MEMORY SYSTEM HAVING THE SAME}
본 발명은 반도체 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
메모리 시스템은 반도체 메모리 장치와 메모리 제어부를 포함할 수 있다. 메모리 제어부는 데이터를 데이터 스트로우브 신호 보다 소정 지연 시간 만큼 지연하여 전송할 수 있다. 이 경우, 반도체 메모리 장치는 데이터 및 데이터 스트로우브 신호를 터미네이션하는 온-다이 터미네이션 저항들을 효과적으로 제어하는 기술이 필요하다.
US 8907698 B2 (Jong Ho Jung) 2014.12.09.
본 개시에 따른 실시예들의 과제는 데이터가 데이터 스트로우브 신호 보다 소정 지연 시간 후에 인가되는 경우에, 데이터 및 데이터 스트로우브 신호를 터미네이션하는 온-다이 터미네이션 저항들을 제어할 수 있는 반도체 메모리 장치, 및 이를 구비하는 메모리 시스템을 제공하는데 있다.
본 개시에 따른 실시예들의 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 개시에 따른 실시예들의 반도체 메모리 장치는 데이터 스트로우브 신호를 수신하여 입력 데이터 스트로우브 신호를 발생하는 데이터 스트로우브 신호 입력 버퍼; 상기 데이터 스트로우브 신호의 첫번째 래칭 엣지로부터 제1 소정 지연 시간 만큼 지연되어 인가되는 데이터를 수신하여 입력 데이터를 발생하는 데이터 입력 버퍼; 라이트 명령이 발생되면, 상기 데이터 스트로우브 신호가 인가되는 제1 기간 동안 활성화되는 제1 온-다이 터미네이션 제어신호를 발생하는 레이턴시 제어신호 발생부; 상기 제1 온-다이 터미네이션 제어신호에 응답하여 제1 저항 가변 코드를 가변하는 제1 온-다이 터미네이션 제어부; 및 제1 온-다이 터미네이션 저항을 포함하고, 제1 저항 가변 코드에 응답하여 상기 제1 온-다이 터미네이션 저항의 저항 값이 가변되고 상기 데이터 스트로우브 신호를 터미네이션하는 데이터 스트로우브 신호 종단부; 로우 어드레스 신호를 디코딩하여 워드라인 선택신호들을 발생하는 로우 디코더; 컬럼 어드레스 신호를 디코딩하여 컬럼 선택신호들을 발생하는 컬럼 디코더; 및 상기 워드라인 선택신호들과 상기 컬럼 선택신호들에 의해서 선택된 메모리 셀들로 상기 입력 데이터를 라이트하는 메모리 셀 어레이를 포함할 수 있다.
본 개시에 따른 실시예들의 반도체 메모리 장치는 데이터 스트로우브 신호를 수신하여 입력 데이터 스트로우브 신호를 발생하는 데이터 스트로우브 신호 입력 버퍼; 상기 데이터 스트로우브 신호의 첫번째 래칭 엣지로부터 제1 소정 지연 시간 만큼 지연되어 인가되는 데이터를 수신하여 입력 데이터를 발생하는 데이터 입력 버퍼; 라이트 명령이 발생되면, 상기 데이터 스트로우브 신호 단자를 통하여 상기 데이터 스트로우브 신호가 인가되는 제1 기간 동안 활성화되는 제1 온-다이 터미네이션 제어신호를 발생하고, 상기 데이터 단자를 통하여 상기 데이터가 인가되는 제2 기간 동안 활성화되는 제2 온-다이 터미네이션 제어신호를 발생하는 레이턴시 제어신호 발생부; 상기 제1 온-다이 터미네이션 제어신호에 응답하여 제1 저항 가변 코드를 가변하는 제1 온-다이 터미네이션 제어부; 상기 제2 온-다이 터미네이션 제어신호에 응답하여 제2 저항 가변 코드를 가변하는 제2 온-다이 터미네이션 제어부; 제1 온-다이 터미네이션 저항을 포함하고, 제1 저항 가변 코드에 응답하여 상기 제1 온-다이 터미네이션 저항의 저항 값이 가변되고 상기 데이터 스트로우브 신호를 터미네이션하는 데이터 스트로우브 신호 종단부; 및 제2 온-다이 터미네이션 저항을 포함하고, 상기 제2 저항 가변 코드에 응답하여 상기 제2 온-다이 터미네이션 저항의 저항 값이 가변되고 상기 데이터를 터미네이션하는 데이터 종단부; 로우 어드레스 신호를 디코딩하여 워드라인 선택신호들을 발생하는 로우 디코더; 컬럼 어드레스 신호를 디코딩하여 컬럼 선택신호들을 발생하는 컬럼 디코더; 및 상기 워드라인 선택신호들과 상기 컬럼 선택신호들에 의해서 선택된 메모리 셀들로 상기 입력 데이터를 라이트하는 메모리 셀 어레이를 포함할 수 있다.
본 개시에 따른 실시예들의 메모리 시스템은 메모리 제어부; 상기 메모리 제어부로부터 전송되는 제1 반전 칩 선택신호에 응답하여 선택되는 제1 메모리; 및 상기 메모리 제어부로부터 전송되는 제2 반전 칩 선택신호에 응답하여 선택되는 제2 메모리를 포함하고, 상기 제1 메모리 및 상기 제2 메모리 각각은 상기 메모리 제어부로부터 전송되는 데이터 스트로우브 신호를 수신하여 입력 데이터 스트로우브 신호를 발생하는 데이터 스트로우브 신호 입력 버퍼; 상기 데이터 스트로우브 신호의 첫번째 래칭 엣지로부터 제1 소정 지연 시간 만큼 지연되어 상기 메모리 제어부로부터 전송되는 데이터를 수신하여 입력 데이터를 발생하는 데이터 입력 버퍼; 라이트 명령이 발생되면, 상기 데이터 스트로우브 신호 단자를 통하여 상기 데이터 스트로우브 신호가 인가되는 제1 기간 동안 활성화되는 제1 온-다이 터미네이션 제어신호를 발생하는 레이턴시 제어신호 발생부; 상기 제1 온-다이 터미네이션 제어신호에 응답하여 제1 저항 가변 코드를 가변하는 제1 온-다이 터미네이션 제어부; 제1 온-다이 터미네이션 저항을 포함하고, 상기 제1 저항 가변 코드에 응답하여 상기 제1 온-다이 터미네이션 저항의 저항 값이 가변되고 상기 데이터 스트로우브 신호를 터미네이션하는 데이터 스트로우브 신호 종단부; 로우 어드레스 신호를 디코딩하여 워드라인 선택신호들을 발생하는 로우 디코더; 컬럼 어드레스 신호를 디코딩하여 컬럼 선택신호들을 발생하는 컬럼 디코더; 및 상기 워드라인 선택신호들과 상기 컬럼 선택신호들에 의해서 선택된 메모리 셀들로 상기 입력 데이터를 라이트하는 메모리 셀 어레이를 포함할 수 있다.
본 개시에 따른 실시예들에 따르면, 반도체 메모리 장치 및 이를 구비하는 메모리 시스템은 온-다이 터미네이션 동작을 효율적으로 수행할 수 있다.
도 1은 본 개시에 따른 실시예의 메모리 시스템의 구성을 나타내는 블록도이다.
도 2 및 3은 본 개시에 따른 실시예의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 4는 본 개시에 따른 실시예의 도 1에 도시된 메모리 제어부로부터 도 2 및 3에 도시된 반도체 메모리 장치로 인가되는 명령 및 어드레스의 명령 진리표를 나타내는 것이다.
도 5는 도 2 및 3에 도시된 반도체 메모리 장치의 라이트 명령이 인가되는 경우의 온-다이 터미네이션 동작을 설명하기 위한 동작 타이밍도이다.
도 6은 도 2에 도시된 레이턴시 제어부의 실시예의 구성을 나타내는 블록도이다.
도 7은 도 3에 도시된 제2 지연부의 실시예의 구성을 나타내는 블록도이다.
도 8은 도 7에 도시된 발진 구간 신호 및 펄스 신호를 나타내는 타이밍도이다.
도 9 및 10은 본 개시에 따른 실시예의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 11은 도 9 및 10에 도시된 반도체 메모리 장치로 라이트 명령이 인가되는 경우의 온-다이 터미네이션 동작을 설명하기 위한 동작 타이밍도이다.
도 12는 도 9에 도시된 레이턴시 제어부의 실시예의 구성을 나타내는 블록도이다.
도 13은 본 개시에 따른 실시예의 데이터 터미네이션부 및 데이터 스트로우브 신호 터미네이션부의 구성을 나타내는 도면이다.
이하, 첨부된 도면을 참고로 하여 본 개시에 따른 실시예들의 반도체 메모리 장치, 및 이를 구비하는 메모리 시스템을 설명하면 다음과 같다.
도 1은 본 개시에 따른 실시예의 메모리 시스템의 구성을 나타내는 블록도로서, 메모리 시스템(1000)은 제1 및 제2 메모리들(100-1, 100-2), 및 메모리 제어부(200)를 포함할 수 있다. 제1 및 제2 메모리들(100-1, 100-2) 각각은 반도체 메모리 장치, 또는 복수개의 반도체 메모리 장치들을 포함하는 메모리 모듈들일 수 있다.
도 1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 제어부(200)는 클럭신호(CK)와 함께 제1 반전 칩 선택신호(CSB1) 및 명령 및 어드레스(CA)를 제1 메모리(100-1)로 전송하고, 데이터 스트로우브 신호(DQS)와 함께 데이터(DQ)를 제1 메모리(100-1)로/로부터 출/입력할 수 있다. 메모리 제어부(200)는 클럭신호(CK)와 함께 제2 반전 칩 선택신호(CSB2) 및 명령 및 어드레스(CA)를 제2 메모리(100-2)로 전송하고, 데이터 스트로우브 신호(DQS)와 함께 데이터(DQ)를 제2 메모리(100-2)로/로부터 출/입력할 수 있다. 이 경우, 메모리 제어부(200)는 데이터(DQ)를 데이터 스트로우브 신호(DQS)(의 첫번째 래칭 엣지) 보다 제1 소정 지연 시간(tDQS2DQ) 만큼 지연하여 전송할 수 있다. 메모리 제어부(200)는 데이터 스트로우브 신호(DQS)의 센터에 정렬되게 데이터(DQ)를 전송할 수 있다. 도시하지는 않았지만, 메모리 제어부(200)는 데이터 스트로우브 신호(DQS)와 반대되는 위상을 가지는 반전 데이터 스트로우브 신호(DQSB)를 함께 전송할 수 있다.
제1 및 제2 메모리들(100-1, 100-2) 각각은 클럭신호(CK)와 함께 제1 또는 제2 반전 칩 선택신호(CSB1, CSB2) 및 명령 및 어드레스(CA)가 인가되면, 제1 또는 제2 반전 칩 선택신호(CSB1, CSB2)에 의해서 선택되어 명령 및 어드레스(CA)에 포함된 명령 신호를 디코딩하여 내부 명령을 발생하고 명령 및 어드레스(CA)에 포함된 어드레스 신호를 내부 어드레스 또는 모드 설정 코드로 발생하고, 데이터 스트로우브 신호(DQS) 보다 제1 소정 지연 시간(tDQS2DQ) 만큼 지연되어 데이터(DQ)가 인가되면, 내부적으로 데이터 스트로우브 신호(DQS)를 제1 소정 지연 시간(tDQS2DQ) 만큼 지연하여 발생되는 지연된 입력 데이터 스트로우브 신호에 응답하여 데이터(DQ)를 래치할 수 있다. 제1 및 제2 메모리들(100-1, 100-2) 각각은 데이터(DQ) 및 데이터 스트로우브 신호(DQS)가 인가되지 않을 때, 데이터 스트로우브 신호(DQS)가 인가되는 데이터 스트로우브 신호 단자(미도시)에 연결된 제1 온-다이 터미네이션 저항(미도시) 및 데이터(DQ)가 인가되는 데이터 단자들(미도시)에 연결된 제2 온-다이 터미네이션 저항들(미도시) 각각이 기본적으로 설정된 기본 값인 제1 값을 가지도록 제어할 수 있다. 제1 및 제2 메모리들(100-1, 100-2) 각각은 내부 명령이 라이트 명령이면, 데이터 스트로우브 신호 단자(미도시)를 통하여 데이터 스트로우브 신호(DQS)가 인가되는 제1 기간 동안 제1 온-다이 터미네이션 저항(미도시)이 제2 값을 가지도록 제어하고, 데이터 단자들(미도시)을 통하여 데이터(DQ)가 인가되는 제2 기간 동안 제2 온-다이 터미네이션 저항들(미도시)이 제2 값을 가지도록 제어할 수 있다. 즉, 제1 및 제2 메모리들(100-1, 100-2) 각각은 라이트 명령이 발생되면, 제1 기간 동안 제1 온-다이 터미네이션 저항(미도시)이 제2 값을 가지도록 제어하고, 제1 소정 지연 시간(tDQS2DQ)을 고려하여 제2 기간 동안 제2 온-다이 터미네이션 저항들(미도시)이 제2 값을 가지도록 제어할 수 있다.
도 2 및 3은 본 개시에 따른 실시예의 반도체 메모리 장치의 구성을 나타내는 블록도로서, 반도체 메모리 장치(100)는 데이터(DQ) 출력 버퍼(14), 데이터(DQ) 입력 버퍼(16-1), 데이터 스트로우브 신호(DQS) 입력 버퍼(16-2), 내부 클럭신호 발생부(18), 명령 및 어드레스 발생부(20), 모드 설정 레지스터(22), 레이턴시 제어신호 발생부(24), 로우 어드레스 발생부(26), 컬럼 어드레스 발생부(28), 로우 디코더(30), 컬럼 디코더(32), 메모리 셀 어레이(34), 데이터 리드 경로부(36), 데이터 라이트 경로부(38), 제1 지연부(40), 데이터(DQ) 터미네이션(termination)(DQT) 부(42-1), DQST 부(42-2), 온-다이 종단(On-Die Termination) DQ(ODTDQ) 제어부(44-1), ODTDQS 제어부(44-2), 및 제2 지연부(46)를 포함할 수 있다. 추가적으로, 반도체 메모리 장치(100)는 클럭신호(CK)가 인가되는 CK 단자(CKP), 반전 칩 선택신호(CSB)가 인가되는 CSB 단자(CSBP), 명령 및 어드레스(CA)가 인가되는 CA 단자들(CAP), 데이터(DQ)가 입/출력되는 DQ 단자들(DQP), 및 데이터 스트로우브 신호(DQS)가 입/출력되는 DQS 단자(DQSP)를 포함할 수 있다.
도 2 및 3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
DQ 출력 버퍼(14)는 데이터 리드 경로부(36)로부터 출력되는 데이터를 수신하여 내부 클럭신호(ICK)에 응답하여 출력 데이터를 DQ 단자들(DQP)을 통하여 출력할 수 있다. 도시하지는 않았지만, DQS 출력 버퍼를 추가적으로 구비할 수 있으며, DQS 출력 버퍼는 내부 클럭신호(ICK)에 응답하여 출력 데이터 스트로우브 신호를 발생할 수 있다. 출력 데이터 스트로우브 신호는 출력 데이터와 함께 발생될 수 있다.
DQ 입력 버퍼(16-1)는 DQ 단자들(DQP)를 통하여 입력되는 데이터(DQ)를 지연된 입력 데이터 스트로우브 신호에 응답하여 래치하여 입력 데이터를 발생할 수 있다.
DQS 입력 버퍼(16-2)는 DQS 단자(DQSP)를 통하여 입력되는 데이터 스트로우브 신호(DQS)를 수신하여 입력 데이터 스트로우브 신호를 발생할 수 있다.
내부 클럭신호 발생부(18)는 클럭신호(CK)에 동기된 내부 클럭신호(ICK)를 발생할 수 있다. 내부 클럭신호 발생부(18)는 지연 동기 루프(DLL: Delay Lock Loop)일 수 있다.
명령 및 어드레스 발생부(12)는 클럭신호(CK), 반전 칩 선택신호(CSB), 및 명령 및 어드레스(CA)를 입력하여 명령 및 어드레스(CA)에 포함된 명령 신호를 디코딩하여 내부 명령인 모드 설정 명령(MRS), 액티브 명령(ACT), 라이트 명령(WR), 또는 리드 명령(RD)을 발생하고, 명령 및 어드레스에 포함된 어드레스 신호를 로우 어드레스(RA), 컬럼 어드레스(CA), 또는 모드 설정 코드(OPC)로 발생할 수 있다.
모드 설정 레지스터(22)는 모드 설정 명령(MRS)에 응답하여 모드 설정 코드(OPC)를 수신하고, 모드 설정 코드(OPC)에 따라 라이트 레이턴시(WL), 리드 레이턴시(RL), 버스트 길이(BL),및 온-다이 터미네이션 코드(ODTC)를 설정할 수 있다. 추가적으로, 모드 설정 레지스터(24)는 모드 설정 명령(MRS)에 응답하여 모드 설정 코드(OPC)를 수신하고, 모드 설정 코드(OPC)에 따라 라이트 프리앰블(WPRE), 라이트 포스트앰블(WPST), 온-다이 터미네이션 온 오프셋(ON), 및 온-다이 터미네이션 오프 오프셋(OFF)을 추가적으로 설정할 수 있다. 라이트 레이턴시(WL), 리드 레이턴시(RL), 버스트 길이(BL), 라이트 프리앰블(WPRE), 라이트 포스트앰블(WPST), 온-다이 터미네이션 코드(ODTC), 온-다이 터미네이션 온 오프셋(ON), 및 온-다이 터미네이션 오프 오프셋(OFF)은 서로 동일하거나 서로 다른 소정 비트로 구성된 디지털 데이터일 수 있다. 또한, 라이트 프리앰블(WPRE), 라이트 포스트앰블(WPST)은 0 이상의 값을 가질 수 있다.
레이턴시 제어신호 발생부(24)는 라이트 명령(WR)이 발생되면, 내부 클럭신호(ICK)에 응답하여 제1 온-다이 터미네이션 온 레이턴시(ODTDQSon)의 값에 해당하는 클럭 사이클 만큼 지연된 후 활성화되고, 제1 온-다이 터미네이션 오프 레이턴시(ODTDQSoff)의 값에 해당하는 클럭 사이클 만큼 지연된 후 비활성화되는 제1 온-다이 터미네이션 레이턴시 제어신호(ODTDQS)를 발생할 수 있다. 제1 온-다이 터미네이션 온 레이턴시(ODTDQSon)의 값은 라이트 레이턴시(WL)의 값을 이용하여 발생될 수 있다. 예를 들면, 제1 온-다이 터미네이션 온 레이턴시(ODTDQSon)의 값은 라이트 레이턴시(WL)의 값에서 라이트 프리앰블(WPRE)의 값을 뺀 값에 온-다이 터미네이션 온 오프셋(ON)의 값을 더한 값, 즉, WL-WPRE+ON이거나, 라이트 레이턴시(WL)의 값에서 라이트 프리앰블(WPRE)의 값을 뺀 값, 즉, WL-WPRE일 수 있다. 온-다이 터미네이션 온 오프셋(ON)의 값은 +1 부터 -3의 값을 가질 수 있다. 제1 온-다이 터미네이션 오프 레이턴시(ODTDQSoff)의 값은 라이트 레이턴시(WL)의 값 및 버스트 길이(WL)의 값을 이용하여 발생될 수 있다. 예를 들면, 라이트 레이턴시(WL)의 값에 버스트 길이(BL)의 값에 대응하는 클럭 사이클의 수에 해당하는 값(반도체 메모리 장치(100)가 더블 데이터 레이트(DDR: Double Data Rate) 다이나믹 랜덤 억세스 메모리(DRAM: Dynamic Random Access Memory) 장치인 경우에, BL/2)과 라이트 포스트앰블(WPST)의 값을 더한 값에 온-다이 터미네이션 오프 오프셋(OFF)의 값을 더한 값, 즉, WL+BL/2+WPST+OFF 이거나, 제1 온-다이 터미네이션 오프 레이턴시(ODTDQSoff)의 값은 라이트 레이턴시(WL)의 값에 버스트 길이(BL)의 값에 대응하는 클럭 사이클의 수에 해당하는 값과 라이트 포스트앰블(WPST)의 값을 더한 값, 즉, WL+BL/2+WPST 일 수 있다. 온-다이 터미네이션 오프 오프셋(OFF)의 값은 -1 부터 +3의 값을 가질 수 있으며, 일반적으로, +1의 값을 가질 수 있다.
로우 어드레스 발생부(26)는 로우 어드레스(RA)를 입력하여 로우 어드레스 신호(ra)를 발생할 수 있다.
컬럼 어드레스 발생부(28)는 컬럼 어드레스(CA)를 입력하여 컬럼 어드레스 신호(ca)를 발생할 수 있다.
로우 디코더(30)는 로우 어드레스 신호(ra)를 디코딩하여 워드 라인 선택신호들(wl) 중 하나를 선택할 수 있다.
컬럼 디코더(32)는 컬럼 어드레스 신호(ca)를 디코딩하여 컬럼 선택신호들(csl) 중 하나를 선택할 수 있다.
메모리 셀 어레이(34)는 선택된 하나의 워드 라인 선택신호(wl)과 선택된 하나의 컬럼 선택신호(csl)에 의해서 선택된 메모리 셀들(미도시)로/로부터 데이터(D)를 라이트/리드할 수 있다.
데이터 리드 경로부(36)는 선택된 메모리 셀들로부터 리드되는 데이터(D)를 수신하고, 데이터를 순차적으로 출력할 수 있다.
데이터 라이트 경로부(38)는 입력 데이터를 순차적으로 입력하고, 메모리 셀 어레이(34)로 데이터(D)를 병렬로 출력할 수 있다.
제1 지연부(40)는 입력 데이터 스트로우브 신호를 제2 소정 지연 시간만큼 지연하여 지연된 입력 데이터 스트로우브 신호를 발생할 수 있다.
DQT 부(42-1)는 제2 저항 가변 코드(RTTc2)에 응답하여 제2 온-다이 터미네이션 저항의 저항 값이 가변되고 데이터 단자(DQP)를 통하여 인가되는 데이터를 터미네이션할 수 있다.
DQST 부(42-2)는 제1 저항 가변 코드(RTTc1)에 응답하여 제1 온-다이 터미네이션 저항의 저항 값이 가변되고 데이터 스트로우브 신호 단자(DQSP)를 통하여 인가되는 데이터 스트로우브 신호를 터미네이션할 수 있다.
ODTDQ 제어부(44-1)는 라이트 명령(WR)이 발생되면, 제2 온-다이 터미네이션 제어신호(ODTDQ)에 응답하여 온-다이 터미네이션 코드(ODTC)를 제2 저항 가변 코드(RTTc2)로 출력할 수 있다.
ODTDQS 제어부(44-2)는 라이트 명령(WR)이 발생되면, 제1 온-다이 터미네이션 제어신호(ODTDQS)에 응답하여 온-다이 터미네이션 코드(ODTC)를 제1 저항 가변 코드(RTTc1)로 출력할 수 있다.
제2 지연부(48)는 제1 온-다이 터미네이션 제어신호(ODTDQS)를 제1 소정 지연 시간(tDQS2DQ) 만큼 지연하여 제2 온-다이 터미네이션 제어신호(ODTDQ)를 발생할 수 있다.
상술한 설명에서, 제1 소정 지연 시간(tDQS2DQ)은 데이터 스트로우브 신호(DQS)가 데이터 스트로우브 신호 단자(DQSP)로부터 DQS 입력 버퍼(16-2), 및 제1 지연부(40)를 통하여 DQ 입력 버퍼(16-1)에 도달할 때까지의 지연 시간일 수 있다.
도 4는 본 개시에 따른 실시예의 도 1에 도시된 메모리 제어부(200)로부터 도 2 및 3에 도시된 반도체 메모리 장치(100)로 인가되는 명령 및 어드레스의 명령 진리표를 나타내는 것이다.
도 1 내지 4를 참조하면, 메모리 제어부(200)는 액티베이트 명령(ACTIVATE)을 인가하기 위하여, 클럭신호(CK)의 첫번째 상승 엣지에서 “로우”레벨의 반전 칩 선택신호(CSB)와 함께 명령 및 어드레스(CA)의 신호들(CA1, CA2)로 “로우”레벨을 인가할 수 있다. 메모리 제어부(200)는 라이트 명령(WRITE)을 인가하기 위하여, 클럭신호(CK)의 첫번째 상승 엣지에서 “로우”레벨의 반전 칩 선택신호(CSB)와 함께 명령 및 어드레스(CA)의 신호들(CA1 ~ CA5)로 “하이”레벨, “로우”레벨, “하이”레벨, “하이”레벨, 및 “로우”레벨을 인가할 수 있다. 메모리 제어부(200)는 리드 명령(READ)을 인가하기 위하여, 클럭신호(CK)의 첫번째 상승 엣지에서 “로우”레벨의 반전 칩 선택신호(CSB)와 함께 명령 및 어드레스(CA)의 신호들(CA1 ~ CA5)로 “하이”레벨, “로우”레벨, “하이”레벨, “하이”레벨, 및 “하이”레벨을 인가할 수 있다. 메모리 제어부(200)는 모드 설정 명령(MODE REGISTER SET)을 인가하기 위하여, 클럭신호(CK)의 첫번째 상승 엣지에서 “로우”레벨의 반전 칩 선택신호(CSB)와 함께 명령 및 어드레스(CA)의 신호들(CA1 ~ CA5)로 “하이”레벨, “로우”레벨, “하이”레벨, “로우”레벨, 및 “로우”레벨을 인가할 수 있다.
메모리 제어부(200)는 액티베이트 명령(ACTIVATE)을 인가할 때, “Ⅰ"로 나타낸 부분의 신호들 중 일부 신호들로 로우 어드레스를 인가할 수 있다. 메모리 제어부(200)는 라이트 명령(WRITE) 또는 리드 명령(READ)을 인가할 때, "Ⅱ"로 나타낸 부분의 신호들 중 일부 신호들로 컬럼 어드레스를 인가할 수 있다. 메모리 제어부(200)는 모드 설정 명령(MODE REGISTER SET)을 인가할 때, “Ⅲ"로 나타낸 부분의 신호들 중 일부의 신호들로 모드 설정 코드를 인가할 수 있다.
도 5는 도 2 및 3에 도시된 반도체 메모리 장치(100)로 라이트 명령이 인가되는 경우의 온-다이 터미네이션 동작을 설명하기 위한 동작 타이밍도로서, 반도체 메모리 장치(100)는 DDR DRAM 장치이고, 모드 설정 레지스터(22)의 라이트 레이턴시(WL)가 p, 버스트 길이(BL)가 16, 라이트 프리앰블(WPRE)이 2, 라이트 포스트앰블(WPST)이 1이고, 온-다이 터미네이션 온 오프셋(ON)이 -1, 온-다이 터미네이션 오프 오프셋(OFF)이 +1로 설정된 경우의 동작을 설명하기 위한 동작 타이밍도이다.
도 1 내지 5를 참조하면, 메모리 제어부(200)가 액티베이트 명령(ACTIVATE)을 인가하기 위하여 클럭신호(CK)의 첫번째 상승 엣지에 응답하여 명령 및 어드레스(CA_1F)를 인가하고, 클럭신호(CK)의 두번째 상승 엣지에 응답하여 명령 및 어드레스(CA_1S)를 인가할 수 있다. 메모리 제어부(200)는 액티베이트 명령(ACTIVATE)을 인가하고, 제4 소정 지연 시간(tRCD) 후에 라이트 명령(WRITE)을 인가하기 위하여 클럭신호(CK)의 첫번째 상승 엣지에 응답하여 명령 및 어드레스(CA_2F)를 인가하고, 클럭신호(CK)의 두번째 상승 엣지에 응답하여 명령 및 어드레스(CA_2S)를 인가할 수 있다. 또한, 메모리 제어부(200)는 라이트 레이턴시(WL)(라이트 레이턴시(WL)는 명령 및 어드레스(CA_2S)가 인가되는 클럭신호(CK)의 상승 엣지로부터의 지연 클럭 사이클 수를 의미한다)의 값인 p에서 라이트 프리앰블(WPRE)의 값인 2를 뺀 클럭 사이클로부터 토글링하는 데이터 스트로우브 신호(DQS)를 발생하고, 라이트 레이턴시(WL)의 값인 p에서 제1 소정 지연 시간(tDQS2DQ) 만큼 지연 후에 데이터(DQ)를 발생할 수 있다. 즉, 메모리 제어부(200)는 데이터 스트로우브 신호(DQS)의 첫번째 래칭 엣지로부터 제1 소정 지연 시간(tDQS2DQ) 만큼 지연 후에 데이터(DQ)를 발생할 수 있다.
메모리 제어부(200)로부터 라이트 명령(WRITE)이 인가되면, 반도체 메모리 장치(100)의 명령 및 어드레스 발생부(20)는 명령 및 어드레스(CA_2F)에 포함된 명령 신호를 디코딩하여 라이트 명령(WR)을 발생할 수 있다. 레이턴시 제어신호 발생부(24)는 라이트 명령(WR)이 발생되면, 클럭신호(CK)(내부 클럭신호(ICK))에 응답하여 제1 온-다이 터미네이션 온 레이턴시(ODTDQSon)의 값에 해당하는 클럭 사이클만큼 지연된 후 활성화되고, 제1 온-다이 터미네이션 오프 레이턴시(ODTDQSoff)의 값에 해당하는 클럭 사이클 만큼 지연된 후 비활성화되는 제1 온-다이 터미네이션 레이턴시 제어신호(ODTDQS)를 발생할 수 있다. 제1 온-다이 터미네이션 온 레이턴시(ODTDQSon)의 값은 라이트 레이턴시(WL)의 값인 p에서 라이트 프리앰블(WPRE)의 값인 2를 뺀 값에 온-다이 터미네이션 온 오프셋(ON)의 값인 -1을 더한 값일 수 있다. 제1 온-다이 터미네이션 오프 레이턴시(ODTDQSoff)의 값은 라이트 레이턴시(WL)의 값인 p에 버스트 길이(BL)의 값인 16에 대응하는 클럭 사이클의 값인 8과 라이트 포스트앰블(WPST)의 값인 1을 더한 값에 온-다이 터미네이션 오프 오프셋(OFF)의 값인 +1을 더한 값을 가질 수 있다. 제2 지연부(46)는 제1 온-다이 터미네이션 레이턴시 제어신호(ODTDQS)를 제1 소정 지연 시간(tDQS2DQ) 만큼 지연하여 제2 온-다이 터미네이션 제어신호(ODTDQ)를 발생할 수 있다. ODTDQS 제어부(44-2)는 제1 온-다이 터미네이션 제어신호(ODTDQS)가 비활성화되는 기간 동안 제1 저항 가변 코드(RTTc1)를 기본 값으로 유지하고 DQST 부(42-2)의 제1 온-다이 터미네이션 저항(미도시)의 저항 값을 제1 값(RTT_PARK)으로 유지할 수 있다. 또한, ODTDQS 제어부(44-2)는 제1 온-다이 터미네이션 제어신호(ODTDQS)가 활성화되는 기간 동안 온-다이 터미네이션 코드(ODTC)에 따라 제1 저항 가변 코드(RTTc1)가 가변되어 DQST 부(42-2)의 제1 온-다이 터미네이션 저항(미도시)의 저항 값을 제2 값(RTT_WR)으로 가변할 수 있다. 마찬가지로, ODTDQ 제어부(44-1)는 제2 온-다이 터미네이션 제어신호(ODTDQ)가 비활성화되는 기간 동안 제2 저항 가변 코드(RTTc2)를 기본 값으로 유지하고 DQT 부(42-1)의 제2 온-다이 터미네이션 저항(미도시)의 저항 값을 제1 값(RTT_PARK)으로 유지할 수 있다. 또한, ODTDQ 제어부(44-1)는 제2 온-다이 터미네이션 제어신호(ODTDQ)가 활성화되는 기간 동안 온-다이 터미네이션 코드(ODTC)에 따라 제2 저항 가변 코드(RTTc2)가 가변되어 제2 온-다이 터미네이션 저항(미도시)의 저항 값을 제2 값(RTT_WR)으로 가변할 수 있다.
도 6은 도 2에 도시된 레이턴시 제어부(24)의 실시예의 구성을 나타내는 블록도로서, 레이턴시 제어부(24)는 ODTDQS 레이턴시 계산부(24-2), ODTDQS 펄스 발생부(24-4), 및 ODTDQS 지연부(24-6)를 포함할 수 있다.
도 6에 나타내는 블록들 각각의 기능을 설명하면 다음과 같다.
ODTDQS 레이턴시 계산부(24-2)는 라이트 레이턴시(WL), 버스트 길이(BL), 라이트 프리앰블(WPRE), 라이트 포스트앰블(WPST), 온-다이 터미네이션 온 오프셋(ON), 및 온-다이 터미네이션 오프 오프셋(OFF)을 입력하여 제1 온-다이 터미네이션 온 레이턴시(ODTDQSon)의 값 및 제1 온-다이 터미네이션 오프 레이턴시(ODTDQSoff)의 값을 계산할 수 있다. 또한, ODTDQS 레이턴시 계산부(24-2)는 제1 온-다이 터미네이션 오프 레이턴시(ODTDQSoff)의 값에서 제1 온-다이 터미네이션 온 레이턴시(ODTDQSon)의 값을 뺀 제1 기간(x)을 계산할 수 있다.
ODTDQS 펄스 발생부(24-4)는 라이트 명령(WR)이 발생되면, 명령 및 어드레스(CA_2S)가 인가되는 클럭신호(CK)(즉, 내부 클럭신호(ICK))의 상승 엣지에 응답하여 활성화되고, 제1 기간(x)에 해당하는 클럭 사이클만큼 지연된 후 비활성화되는 제1 온-다이 터미네이션 레이턴시 펄스 신호(ODTDQSP)를 발생할 수 있다.
ODTDQS 지연부(24-6)는 제1 온-다이 터미네이션 레이턴시 펄스 신호(ODTDQSP)를 제1 온-다이 터미네이션 온 레이턴시(ODTDQSon)의 값에 해당하는 클럭 사이클만큼 지연하여 제1 온-다이 터미네이션 레이턴시 제어신호(ODTDQS)를 발생할 수 있다.
도 7은 도 3에 도시된 제2 지연부(46)의 실시예의 구성을 나타내는 블록도로서, 제2 지연부(46)는 오실레이터(46-2), 시간 측정부(46-4), 코드 발생부(46-6), 및 지연 회로(46-8)를 포함할 수 있다. 도 8은 도 7에 도시된 발진 구간 신호(OSCEN) 및 펄스 신호(P1)를 나타내는 타이밍도이다.
도 7에 나타내는 블록들 각각의 기능을 설명하면 다음과 같다.
오실레이터(46-2)는 제1 소정 지연 시간(tDQS2DQ)을 주기로 하는 펄스 신호(P)를 발생할 수 있다. 도시하지는 않았지만, 오실레이터(46-2)는 소정 개수의 차동 증폭기들을 링 형태로 연결함에 의해서 구성될 수 있다.
시간 측정부(46-4)는 발진 구간 신호(OSCEN)의 인에이블 기간 동안 발생되는 펄스 신호(P)의 개수를 카운트하여 제1 소정 지연 시간(tDQS2DQ)을 계산하여 시간 신호(time)를 출력할 수 있다.
도 8을 참조하면, 예를 들면, 구간 신호(OSCEN)의 인에이블 기간이 30ns이고, 펄스 신호(P)가 12개 발생한다면, 시간 측정부(48-4)는 30ns/12 = 2.5ns의 시간 신호(time)를 출력할 수 있다. 시간 측정부(48-4)로부터 출력되는 시간 신호(time)는 제1 소정 지연 시간(tDQS2DQ)에 데이터 스트로우브 신호(DQS)가 데이터 스트로우브 신호 단자(DQSP)와 제1 지연부(42)를 통하여 데이터 래치부(40)의 데이터 스트로우브 신호 입력 단자(미도시)까지의 경로의 공정, 전압, 및 온도(PVT: Process, Voltage, and Temperature)의 변동에 따른 제1 소정 지연 시간(tDQS2DQ)의 변화 시간, 예를 들면, 제3 소정 지연 시간(t)을 포함한 시간, 즉, tDQS2DQ±t 일 수 있다. 발진 구간 신호(OSCEN)는 도 1에 도시된 메모리 제어부(200)로부터 발생될 수 있다.
코드 발생부(46-6)는 시간 신호(time)에 해당하는 코드(code)를 발생할 수 있다. 예를 들면, 시간(time)이 2.5ns라면, 코드 발생부(48-6)는 2.5ns에 해당하는 n비트의 코드(code)를 발생할 수 있다.
지연 회로(46-8)는 코드(code)에 응답하여 지연 시간이 조절되고, 제1 온-다이 터미네이션 제어신호(ODTDQS)를 조절된 시간(tDQS2DQ±t) 만큼 지연하여 제2 온-다이 터미네이션 제어신호(ODTDQ)를 발생할 수 있다.
따라서, 도 7에 도시된 제2 지연부(46)는 PVT의 변동에 따라 DQS 단자(DQSP), DQS 입력 버퍼(16-2), 및 제1 지연부(42)를 통하여 DQ 입력 버퍼(16-1)에 도달할 때까지 제1 소정 지연 시간(tDQS2DQ)이 제3 소정 지연 시간(T) 만큼 변화하면, 제1 온-다이 터미네이션 제어신호(ODTDQS)를 조절된 시간(tDQS2DQ±t) 만큼 지연하여 제2 온-다이 터미네이션 제어신호(ODTDQ)를 발생할 수 있다.
도 9 및 10은 본 개시에 따른 실시예의 반도체 메모리 장치(100')의 구성을 나타내는 블록도로서, 반도체 메모리 장치(100')는 도 2 및 3의 반도체 메모리 장치(100)의 제2 지연부(48)를 제거하고, 레이턴시 제어신호 발생부(24)를 레이턴시 제어신호 발생부(24')로 대체하여 구성될 수 있다.
도 9 및 10에 도시된 블록들 중 도 2 및 3에 도시된 블록들과 동일한 참조 번호를 가지는 블록들의 기능은 상술한 도 2 및 3의 설명을 참고로 하기 바라며, 여기에서는 대체되는 블록의 기능에 대해서만 설명하기로 한다.
레이턴시 제어신호 발생부(24')는 라이트 명령(WR)이 발생되면, 도 2의 레이턴시 제어신호 발생부(24)와 동일한 방법으로 제1 온-다이 터미네이션 레이턴시 제어신호(ODTDQS)를 발생할 수 있다. 또한, 레이턴시 제어신호 발생부(24')는 라이트 명령(WR)이 발생되면, 내부 클럭신호(ICK)에 응답하여 제2 온-다이 터미네이션 온 레이턴시(ODTDQon)의 값에 해당하는 클럭 사이클 만큼 지연된 후 활성화되고, 제2 온-다이 터미네이션 오프 레이턴시(ODTDQoff)의 값에 해당하는 클럭 사이클 만큼 지연된 후 비활성화되는 제2 온-다이 터미네이션 레이턴시 제어신호(ODTDQ)를 발생할 수 있다. 제2 온-다이 터미네이션 온 레이턴시(ODTDQon)의 값은 라이트 레이턴시(WL)의 값을 이용하여 발생될 수 있다. 예를 들면, 제2 온-다이 터미네이션 온 레이턴시(ODTDQon)의 값은 라이트 레이턴시(WL)의 값에 온-다이 터미네이션 온 오프셋(ON)의 값을 더한 값, 즉, WL+ON 이거나, 제2 온-다이 터미네이션 온 레이턴시(ODTDQon)의 값은 라이트 레이턴시(WL)의 값일 수 있다. 상술한 바와 같이, 온-다이 터미네이션 온 오프셋(ON)의 값은 +1 부터 -3의 값을 가질 수 있으며, 일반적으로, -1의 값을 가질 수 있다. 제2 온-다이 터미네이션 오프 레이턴시(ODTDQoff)의 값은 라이트 레이턴시(WL)의 값과 버스트 길이(BL)의 값을 이용하여 발생될 수 있다. 예를 들면, 제2 온-다이 터미네이션 오프 레이턴시(ODTDQoff)의 값은 라이트 레이턴시(WL)의 값에 버스트 길이(BL)의 값에 대응하는 클럭 사이클의 수에 해당하는 값(반도체 메모리 장치(100)가 DDR DRAM 장치인 경우에, BL/2), 라이트 포스트앰블(WPST)의 값, 및 온-다이 터미네이션 오프 오프셋(OFF)의 값을 더한 값, 즉, WL+BL/2+WPST+OFF 이거나, 제2 온-다이 터미네이션 오프 레이턴시(ODTDQoff)의 값은 라이트 레이턴시(WL)의 값에 버스트 길이(BL)의 값에 대응하는 클럭 사이클의 수에 해당하는 값(=BL/2)과 온-다이 터미네이션 오프 오프셋(OFF)의 값을 더한 값, WL+BL/2+OFF 일 수 있다. 상술한 바와 같이, 온-다이 터미네이션 오프 오프셋(OFF)의 값은 -1 부터 +3의 값을 가질 수 있다.
ODTDQ 제어부(44-1)는 라이트 명령(WR)이 발생되면, 레이턴시 제어신호 발생부(24')로부터 출력되는 제2 온-다이 터미네이션 제어신호(ODTDQ)에 응답하여 온-다이 터미네이션 코드(ODTC)를 제2 저항 가변 코드(RTTc2)로 출력할 수 있다.
도 11은 도 9 및 10에 도시된 반도체 메모리 장치(100')로 라이트 명령이 인가되는 경우의 온-다이 터미네이션 동작을 설명하기 위한 동작 타이밍도로서, 도 5에 도시된 동작 타이밍도와 동일하게 액티베이트 명령(ACTIVATE), 라이트 명령(WRITE), 데이터 스트로우브 신호(DQS), 및 데이터(DQ)가 메모리 제어부(200)로부터 반도체 메모리 장치(100')로 인가될 수 있다.
또한, 도 5와 마찬가지로, 반도체 메모리 장치(100')가 DDR DRAM 장치이고, 모드 설정 레지스터(22)의 라이트 레이턴시(WL)가 p, 버스트 길이(BL)가 16, 라이트 프리앰블(WPRE)이 2, 라이트 포스트앰블(WPST)이 1이고, 온-다이 터미네이션 온 오프셋(ON)이 -1, 온-다이 터미네이션 오프 오프셋(OFF)이 +1로 설정된 경우의 동작을 설명하기 위한 동작 타이밍도이다.
도 1, 9, 10 및 11을 참조하면, 반도체 메모리 장치(100')의 레이턴시 제어신호 발생부(24')는 라이트 명령(WR)이 발생되면, 제1 온-다이 터미네이션 레이턴시 제어신호(ODTDQS)를 도 5에서와 동일하게 발생할 수 있다. 제어신호 발생부(24')는 라이트 명령(WR)이 발생되면, 제2 온-다이 터미네이션 온 레이턴시(ODTDQon)의 값에 해당하는 클럭 사이클만큼 지연된 후 활성화되고, 제2 온-다이 터미네이션 오프 레이턴시(ODTDQoff)의 값에 해당하는 클럭 사이클 만큼 지연된 후 비활성화되는 제2 온-다이 터미네이션 레이턴시 제어신호(ODTDQ)를 발생할 수 있다. 제2 온-다이 터미네이션 온 레이턴시(ODTDQon)의 값은 라이트 레이턴시(WL)의 값인 p에 온-다이 터미네이션 온 오프셋(ON)의 값인 -1을 더한 값일 수 있다. 제1 온-다이 터미네이션 오프 레이턴시(ODTDQoff)의 값은 라이트 레이턴시(WL)의 값인 p에 버스트 길이(BL)의 값인 16에 대응하는 클럭 사이클의 수에 해당하는 값인 8, 라이트 포스트앰블(WPST)의 값인 1, 및 온-다이 터미네이션 오프 오프셋(OFF)의 값인 +1을 더한 값일 수 있다.
도 12는 도 9에 도시된 레이턴시 제어부(24')의 실시예의 구성을 나타내는 블록도로서, 레이턴시 제어부(24')는 ODTDQS 및 ODTDQ 레이턴시 계산부(24-1'), ODTDQS 펄스 발생부(24-2'), ODTDQ 펄스 발생부(24-4'), ODTDQS 지연부(24-6'), 및 ODTDQ 지연부(24-8')를 포함할 수 있다.
도 12에 도시된 블록들 각각의 기능을 설명하면 다음과 같다.
ODTDQS 펄스 발생부(24-2') 및 ODTDQS 지연부(24-6')의 기능은 도 6에 도시된 ODTDQS 펄스 발생부(24-4) 및 ODTDQS 지연부(24-6)의 기능과 동일할 수 있다.
ODTDQS 및 ODTDQ 레이턴시 계산부(24-1')는 도 6에 도시된 ODTDQS 레이턴시 계산부(24-2)와 동일한 기능을 수행하여, 제1 온-다이 터미네이션 온 레이턴시(ODTDQSon)의 값, 제1 온-다이 터미네이션 오프 레이턴시(ODTDQSoff)의 값, 및 제1 온-다이 터미네이션 오프 레이턴시(ODTDQSoff)의 값에서 제1 온-다이 터미네이션 온 레이턴시(ODTDQSon)의 값을 뺀 제1 기간(x)을 계산할 수 있다. 추가적으로, ODTDQS 및 ODTDQ 레이턴시 계산부(24-1')는 라이트 레이턴시(WL), 버스트 길이(BL), 라이트 프리앰블(WPRE), 라이트 포스트앰블(WPST), 온-다이 터미네이션 온 오프셋(ON), 및 온-다이 터미네이션 오프 오프셋(OFF)을 입력하여 제2 온-다이 터미네이션 온 레이턴시(ODTDQon)의 값 및 제2 온-다이 터미네이션 오프 레이턴시(ODTDQoff)의 값을 계산할 수 있다. 또한, ODTDQS 및 ODTDQ 레이턴시 계산부(24-1')는 제2 온-다이 터미네이션 오프 레이턴시(ODTDQoff)의 값에서 제2 온-다이 터미네이션 온 레이턴시(ODTDQon)의 값을 뺀 제2 기간(y)을 계산할 수 있다.
ODTDQ 펄스 발생부(24-4')는 라이트 명령(WR)이 발생되면, 명령 및 어드레스(CA_2S)가 인가되는 클럭신호(CK)(즉, 내부 클럭신호(ICK))의 상승 엣지에 응답하여 활성화되고, 제2 기간(y)에 해당하는 클럭 사이클 만큼 지연된 후 비활성화되는 제2 온-다이 터미네이션 레이턴시 펄스 신호(ODTDQP)를 발생할 수 있다.
ODTDQ 지연부(24-8')는 제2 온-다이 터미네이션 레이턴시 펄스 신호(ODTDQP)를 제2 온-다이 터미네이션 온 레이턴시(ODTDQon)의 값에 해당하는 클럭 사이클만큼 지연하여 제2 온-다이 터미네이션 레이턴시 제어신호(ODTDQ)를 발생할 수 있다.
도 13은 본 개시에 따른 실시예의 DQT 부(42-1) 및 DQST 부(42-2)의 구성을 나타내는 도면으로, DQT 부(42-1) 및 DQST 부(42-2) 각각은 저항들(RZQ)을 포함하는 온-다이 터미네이션 저항(RTT), 및 스위치들(SW1 ~ SW3)를 포함할 수 있다. 도 13에 도시된 DQT 종단부(42-1) 및 DQST 종단부(42-2) 각각은 총 3비트의 가변 저항 코드(RTTc)에 의해서 제1 온-다이 터미네이션 저항 또는 제2 온-다이 터미네이션 저항(RTT)의 값이 변경되는 예의 구성을 나타내는 것이다.
도 13을 참조하면, 저항들(RZQ)은 제1 또는 가변 저항 코드(RTTc1 또는 RTTc2)에 응답하여 스위치들(SW1 ~ SW3)이 온 또는 오프되어 노드(n)에 연결되거나, 연결되지 않을 수 있다. 예를 들면, 제1 또는 제2 가변 저항 코드(RTTc1 또는 RTTc2)가 모두 “하이”레벨이면, 스위치들(SW1 ~ SW3)이 모두 온되어 노드(n)에 연결되는 제1 또는 제2 온-다이 터미네이션 저항(RTT)의 값은 RZQ/3 일 수 있다. 제1 또는 제2 가변 저항 코드(RTTc1 또는 RTTc2)의 하나의 비트가 “하이”레벨이면, 스위치들(SW1 ~ SW3) 중의 하나가 온되어 노드(n)에 연결되는 제1 또는 제2 온-다이 터미네이션 저항(RTT)의 값은 RZQ 일 수 있다.
상술한 바와 같이, 본 개시에 따른 반도체 메모리 장치는 데이터 스트로우브 신호가 인가되는 제1 기간 동안 및 데이터가 인가되는 제2 기간 동안 제1 온-다이 터미네이션 저항 및 제2 온-다이 터미네이션 저항의 저항 값을 가변하여 제2 값으로 제어할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
1000: 메모리 시스템 100-1, 100-2: 제1 메모리, 제2 메모리
100, 100': 반도체 메모리 장치 14: DQ 출력 버퍼
16-1: DQ 입력 버퍼 16-2: DQS 입력 버퍼
18: 내부 클럭신호 발생부 20: 명령 및 어드레스 발생부
22: 모드 설정 레지스터 24, 24': 레이턴시 제어신호 발생부
26: 로우 어드레스 발생부 28: 컬럼 어드레스 발생부
30: 로우 디코더 32: 컬럼 디코더
34: 메모리 셀 어레이 36: 데이터 리드 경로부
38: 데이터 라이트 경로부 40: 제1 지연부
42-1: DQT부 42-2: DQST부
44-1: ODTDQ 제어부 44-2: ODTDQS 제어부
46: 제2 지연부 46-2: 오실레이터
46-4: 시간 측정부 46-6: 코드 발생부
46-8: 지연 회로

Claims (10)

  1. 데이터 스트로우브 신호를 수신하여 입력 데이터 스트로우브 신호를 발생하는 데이터 스트로우브 신호 입력 버퍼;
    상기 데이터 스트로우브 신호의 첫번째 래칭 엣지로부터 제1 소정 지연 시간 만큼 지연되어 인가되는 데이터를 수신하여 입력 데이터를 발생하는 데이터 입력 버퍼;
    라이트 명령이 발생되면, 상기 데이터 스트로우브 신호가 인가되는 제1 기간 동안 활성화되는 제1 온-다이 터미네이션 제어신호를 발생하는 레이턴시 제어신호 발생부;
    상기 제1 온-다이 터미네이션 제어신호에 응답하여 제1 저항 가변 코드를 가변하는 제1 온-다이 터미네이션 제어부;
    제1 온-다이 터미네이션 저항을 포함하고, 제1 저항 가변 코드에 응답하여 상기 제1 온-다이 터미네이션 저항의 저항 값이 가변되고 상기 데이터 스트로우브 신호를 터미네이션하는 데이터 스트로우브 신호 종단부;
    로우 어드레스 신호를 디코딩하여 워드라인 선택신호들을 발생하는 로우 디코더;
    컬럼 어드레스 신호를 디코딩하여 컬럼 선택신호들을 발생하는 컬럼 디코더; 및
    상기 워드라인 선택신호들과 상기 컬럼 선택신호들에 의해서 선택된 메모리 셀들로 상기 입력 데이터를 라이트하는 메모리 셀 어레이를 포함하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 반도체 메모리 장치는
    상기 입력 데이터 스트로우브 신호를 제2 소정 지연 시간 만큼 지연하여 지연된 입력 데이터 스트로우브 신호를 발생하는 제1 지연부를 추가적으로 구비하고,
    상기 데이터 입력 버퍼는
    상기 지연된 입력 데이터 스트로우브 신호에 응답하여 상기 데이터를 래치하고 지연하여 상기 입력 데이터를 발생하고,
    상기 제1 소정 지연 시간은
    상기 데이터 스트로우브 신호가 상기 데이터 스트로우브 신호 입력 버퍼, 및 상기 제1 지연부를 통하여 상기 데이터 입력 버퍼로 인가될 때까지의 시간인 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 반도체 메모리 장치는
    모드 설정 명령에 응답하여 온-다이 터미네이션 코드, 라이트 레이턴시, 및 버스트 길이를 설정하는 모드 설정 레지스터를 추가적으로 구비하고,
    상기 레이턴시 제어신호 발생부는
    상기 라이트 명령이 발생되면, 상기 라이트 레이턴시의 값을 이용하여 발생되는 제1 온-다이 터미네이션 온 레이턴시의 값에 해당하는 클럭 사이클 후에 활성화되고, 상기 라이트 레이턴시의 값 및 상기 버스트 길이의 값을 이용하여 발생되는 제1 온-다이 터미네이션 오프 레이턴시의 값에 해당하는 클럭 사이클 후에 비활성화되는 상기 제1 온-다이 터미네이션 제어신호를 발생하고,
    상기 제1 온-다이 터미네이션 제어부는
    상기 제1 온-다이 터미네이션 제어신호에 응답하여 상기 온-다이 터미네이션 코드를 상기 제1 저항 가변 코드로 발생하는 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 레이턴시 제어신호 발생부는
    상기 제1 온-다이 터미네이션 온 레이턴시의 값, 상기 제1 온-다이 터미네이션 오프 레이턴시의 값, 및 상기 제1 온-다이 터미네이션 오프 레이턴시의 값에서 상기 제1 온-다이 터미네이션 온 레이턴시의 값을 뺀 제1 기간을 계산하는 제1 온-다이 터미네이션 레이턴시 계산부;
    상기 라이트 명령이 발생되면, 상기 제1 기간 동안 활성화되는 제1 온-다이 터미네이션 레이턴시 펄스 신호를 발생하는 제1 온-다이 터미네이션 레이턴시 펄스 발생부; 및
    상기 제1 온-다이 터미네이션 레이턴시 펄스 신호를 상기 제1 온-다이 터미네이션 온 레이턴시의 값에 해당하는 클럭 사이클 만큼 지연하여 상기 제1 온-다이 터미네이션 제어신호를 발생하는 제1 온-다이 터미네이션 지연부를 구비하는 반도체 메모리 장치.
  5. 제4 항에 있어서, 상기 반도체 메모리 장치는
    상기 제1 온-다이 터미네이션 제어신호를 상기 제1 소정 지연 시간 만큼 지연하여 제2 온-다이 터미네이션 제어신호를 발생하는 제2 지연부;
    상기 제2 온-다이 터미네이션 제어신호에 응답하여 제2 저항 가변 코드를 가변하는 제2 온-다이 터미네이션 제어부; 및
    제2 온-다이 터미네이션 저항을 포함하고, 상기 제2 저항 가변 코드에 응답하여 상기 제2 온-다이 터미네이션 저항의 저항 값이 가변되고 상기 데이터를 터미네이션하는 데이터 종단부를 추가적으로 구비하는 반도체 메모리 장치.
  6. 제5 항에 있어서, 상기 제2 지연부는
    상기 제1 소정 지연 시간을 주기로 하는 펄스 신호를 발생하는 오실레이터;
    발진 구간 신호의 활성화 기간 동안 발생되는 상기 펄스 신호의 개수를 카운트하여 상기 제1 소정 지연 시간을 계산하여 시간 신호를 발생하는 시간 측정부;
    상기 시간 신호에 해당하는 코드를 발생하는 코드 발생부; 및
    상기 코드에 응답하여 상기 제1 소정 지연 시간이 조절되고, 상기 제1 온-다이 터미네이션 제어신호를 상기 조절된 제1 소정 지연 시간 만큼 지연하여 제2 온-다이 터미네이션 제어신호를 발생하는 지연 회로를 구비하는 반도체 메모리 장치.
  7. 제5 항에 있어서, 상기 데이터 종단부 및 상기 데이터 스트로우브 신호 종단부 각각은
    소정 전압과 복수개의 제1 노드들 각각 사이에 연결된 복수개의 저항들; 및
    상기 복수개의 제1 노드들 각각과 상기 데이터가 인가되는 데이터 단자 및 상기 데이터 스트로우브 신호가 인가되는 데이터 스트로우브 신호 단자 각각의 사이에 연결되고, 상기 제1 또는 제2 가변 저항 코드에 응답하여 온/오프되는 복수개의 스위치들을 포함하는 반도체 메모리 장치.
  8. 제1 항에 있어서, 상기 레이턴시 제어신호 발생부는
    상기 라이트 명령이 발생되면, 상기 데이터가 인가되는 제2 기간 동안 활성화되는 제2 온-다이 터미네이션 제어신호를 발생하고,
    상기 반도체 메모리 장치는
    상기 제2 온-다이 터미네이션 제어신호에 응답하여 제2 저항 가변 코드를 가변하는 제2 온-다이 터미네이션 제어부; 및
    제2 온-다이 터미네이션 저항을 포함하고, 상기 제2 저항 가변 코드에 응답하여 상기 제2 온-다이 터미네이션 저항의 저항 값이 가변되고 상기 데이터를 터미네이션하는 데이터 종단부를 추가적으로 구비하는 반도체 메모리 장치.
  9. 제8 항에 있어서, 상기 반도체 메모리 장치는
    모드 설정 명령에 응답하여 온-다이 터미네이션 코드, 온-다이 터미네이션 오프 오프셋, 라이트 레이턴시, 및 버스트 길이를 설정하는 모드 설정 레지스터를 추가적으로 구비하고,
    상기 레이턴시 제어신호 발생부는
    상기 라이트 명령이 발생되면, 상기 라이트 레이턴시의 값을 값을 이용하여 발생되는 제1 온-다이 터미네이션 온 레이턴시의 값에 해당하는 클럭 사이클 후에 활성화되고, 상기 라이트 레이턴시의 값 및 상기 버스트 길이의 값을 이용하여 발생되는 제1 온-다이 터미네이션 오프 레이턴시의 값에 해당하는 클럭 사이클 후에 비활성화되는 상기 제1 온-다이 터미네이션 제어신호를 발생하고, 상기 라이트 레이턴시의 값을 이용하여 발생되는 제2 온-다이 터미네이션 온 레이턴시의 값에 해당하는 클럭 사이클 후에 활성화되고, 상기 라이트 레이턴시의 값 및 상기 버스트 길이의 값, 및 상기 온-다이 터미네이션 오프 오프셋의 값을 이용하여 발생되는 제2 온-다이 터미네이션 오프 레이턴시의 값에 해당하는 클럭 사이클 후에 비활성화되는 상기 제2 온-다이 터미네이션 제어신호를 발생하고,
    상기 제1 온-다이 터미네이션 제어부는
    상기 제1 온-다이 터미네이션 제어신호에 응답하여 상기 온-다이 터미네이션 코드를 상기 제1 저항 가변 코드로 발생하고,
    상기 제2 온-다이 터미네이션 제어부는
    상기 제2 온-다이 터미네이션 제어신호에 응답하여 상기 온-다이 터미네이션 코드를 상기 제2 저항 가변 코드로 발생하는 반도체 메모리 장치.
  10. 제9 항에 있어서, 상기 레이턴시 제어신호 발생부는
    상기 제1 온-다이 터미네이션 온 레이턴시의 값, 상기 제1 온-다이 터미네이션 오프 레이턴시의 값, 상기 제2 온-다이 터미네이션 온 레이턴시의 값, 상기 제2 온-다이 터미네이션 오프 레이턴시의 값, 상기 제1 온-다이 터미네이션 오프 레이턴시의 값에서 상기 제1 온-다이 터미네이션 온 레이턴시의 값을 뺀 제1 기간, 및 상기 제2 온-다이 터미네이션 오프 레이턴시의 값에서 상기 제2 온-다이 터미네이션 온 레이턴시의 값을 뺀 제2 기간을 계산하는 제1 및 제2 온-다이 터미네이션 레이턴시 계산부;
    상기 라이트 명령이 발생되면, 상기 제1 기간 동안 활성화되는 제1 온-다이 터미네이션 레이턴시 펄스 신호를 발생하는 제1 온-다이 터미네이션 레이턴시 펄스 발생부;
    상기 라이트 명령이 발생되면, 상기 제2 기간 동안 활성화되는 제2 온-다이 터미네이션 레이턴시 펄스 신호를 발생하는 제2 온-다이 터미네이션 레이턴시 펄스 발생부;
    상기 제1 온-다이 터미네이션 레이턴시 펄스 신호를 상기 제1 온-다이 터미네이션 온 레이턴시의 값에 해당하는 클럭 사이클 만큼 지연하여 상기 제1 온-다이 터미네이션 제어신호를 발생하는 제1 온-다이 터미네이션 지연부; 및
    상기 제2 온-다이 터미네이션 레이턴시 펄스 신호를 상기 제2 온-다이 터미네이션 온 레이턴시의 값에 해당하는 클럭 사이클 만큼 지연하여 상기 제2 온-다이 터미네이션 제어신호를 발생하는 제2 온-다이 터미네이션 지연부를 구비하는 반도체 메모리 장치.
KR1020180085303A 2018-07-23 2018-07-23 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 KR102621098B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180085303A KR102621098B1 (ko) 2018-07-23 2018-07-23 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
US16/248,004 US10923181B2 (en) 2018-07-23 2019-01-15 Semiconductor memory device and memory system having the same
CN201910233334.6A CN110751965B (zh) 2018-07-23 2019-03-26 半导体存储器件和具有其的存储器***

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180085303A KR102621098B1 (ko) 2018-07-23 2018-07-23 반도체 메모리 장치 및 이를 포함하는 메모리 시스템

Publications (2)

Publication Number Publication Date
KR20200010794A KR20200010794A (ko) 2020-01-31
KR102621098B1 true KR102621098B1 (ko) 2024-01-04

Family

ID=69162062

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180085303A KR102621098B1 (ko) 2018-07-23 2018-07-23 반도체 메모리 장치 및 이를 포함하는 메모리 시스템

Country Status (3)

Country Link
US (1) US10923181B2 (ko)
KR (1) KR102621098B1 (ko)
CN (1) CN110751965B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11200190B2 (en) * 2020-04-21 2021-12-14 Innogrit Technologies Co., Ltd. Command based on-die termination for high-speed NAND interface

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100208534A1 (en) 2009-02-17 2010-08-19 Elpida Memory, Inc. Semiconductor memory device, memory module including the same, and data processing system
US20130010546A1 (en) 2011-07-06 2013-01-10 Arm Limited Apparatus and method for receiving a differential data strobe signal
JP2014132381A (ja) 2013-01-04 2014-07-17 Fujitsu Semiconductor Ltd 受信回路

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100520178B1 (ko) * 2003-03-28 2005-10-10 주식회사 하이닉스반도체 반도체 메모리 장치의 입력 버퍼
KR100532957B1 (ko) * 2003-06-30 2005-12-01 주식회사 하이닉스반도체 Ｄｄｒ ｓｄｒａｍ에서의 포스트앰블 링잉 현상 방지 방법
KR100499417B1 (ko) * 2003-07-15 2005-07-05 주식회사 하이닉스반도체 디디알 에스디램에서의 링잉 현상 방지 방법 및 그 장치
JP4201128B2 (ja) * 2003-07-15 2008-12-24 株式会社ルネサステクノロジ 半導体集積回路装置
KR100805696B1 (ko) * 2005-09-29 2008-02-21 주식회사 하이닉스반도체 반도체 메모리 장치
JP2008097715A (ja) * 2006-10-12 2008-04-24 Elpida Memory Inc 半導体メモリ及びメモリモジュール
KR100863536B1 (ko) * 2007-11-02 2008-10-15 주식회사 하이닉스반도체 온 다이 터미네이션 제어회로 및 그 제어방법
KR100925370B1 (ko) * 2007-12-21 2009-11-09 주식회사 하이닉스반도체 데이터 입력 장치
US7741867B2 (en) * 2008-10-30 2010-06-22 Hewlett-Packard Development Company, L.P. Differential on-line termination
JP2010192030A (ja) * 2009-02-17 2010-09-02 Elpida Memory Inc 半導体記憶装置及びこれを備えるメモリモジュール、並びに、データ処理システム
US8284621B2 (en) * 2010-02-15 2012-10-09 International Business Machines Corporation Strobe offset in bidirectional memory strobe configurations
KR101789077B1 (ko) * 2010-02-23 2017-11-20 삼성전자주식회사 온-다이 터미네이션 회로, 데이터 출력 버퍼, 반도체 메모리 장치, 메모리 모듈, 온-다이 터미네이션 회로의 구동 방법, 데이터 출력 버퍼의 구동 방법 및 온-다이 터미네이션 트레이닝 방법
JP5653177B2 (ja) * 2010-11-04 2015-01-14 ルネサスエレクトロニクス株式会社 メモリインターフェース回路及び半導体装置
KR20120098027A (ko) 2011-02-28 2012-09-05 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 구동 방법
JP2013134792A (ja) * 2011-12-26 2013-07-08 Elpida Memory Inc 半導体装置
KR20140001000A (ko) * 2012-06-27 2014-01-06 에스케이하이닉스 주식회사 온 다이 터미네이션 회로 및 터미네이션 방법
KR20140026180A (ko) * 2012-08-24 2014-03-05 에스케이하이닉스 주식회사 온 다이 터미네이션 회로
US9721641B2 (en) 2012-11-30 2017-08-01 Intel Corporation Apparatus, method and system for memory device access with a multi-cycle command
US9780782B2 (en) 2014-07-23 2017-10-03 Intel Corporation On-die termination control without a dedicated pin in a multi-rank system
US10141935B2 (en) 2015-09-25 2018-11-27 Intel Corporation Programmable on-die termination timing in a multi-rank system

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100208534A1 (en) 2009-02-17 2010-08-19 Elpida Memory, Inc. Semiconductor memory device, memory module including the same, and data processing system
US20130010546A1 (en) 2011-07-06 2013-01-10 Arm Limited Apparatus and method for receiving a differential data strobe signal
JP2014132381A (ja) 2013-01-04 2014-07-17 Fujitsu Semiconductor Ltd 受信回路

Also Published As

Publication number Publication date
US20200027498A1 (en) 2020-01-23
CN110751965B (zh) 2024-05-17
KR20200010794A (ko) 2020-01-31
US10923181B2 (en) 2021-02-16
CN110751965A (zh) 2020-02-04

Similar Documents

Publication Publication Date Title
US10354704B2 (en) Semiconductor memory device and memory system
US10482936B2 (en) Signal training for prevention of metastability due to clocking indeterminacy
US10224091B1 (en) Systems and methods for refreshing a memory bank while accessing another memory bank using a shared address path
EP3249542B1 (en) Memory module, memory controller and associated control method for read training technique
US10795603B2 (en) Systems and methods for writing zeros to a memory array
US20190066766A1 (en) Systems and methods for refreshing a memory bank while accessing another memory bank using a shared address path
KR100884604B1 (ko) 충분한 내부 동작 마진을 확보하기 위한 반도체 메모리장치 및 그 방법
US11817143B2 (en) Systems and methods for maintaining refresh operations of memory banks using a shared address path
JP5649777B2 (ja) 半導体装置
KR102600000B1 (ko) 출력 드라이버, 및 이를 구비하는 반도체 메모리 장치 및 메모리 시스템
KR20020004859A (ko) 반도체기억장치
US11748035B2 (en) Command address input buffer bias current reduction
KR102621098B1 (ko) 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
KR102589109B1 (ko) 메모리 디바이스에서 백그라운드 데이터 패턴을 기록하는 장치 및 방법
CN111108560B (zh) 用于将零写入到存储器阵列的***和方法
KR100593442B1 (ko) 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법
US20090122856A1 (en) Method and apparatus for encoding data
WO2014129386A1 (ja) コマンドｆｉｆｏ回路
KR20060004782A (ko) 데이터 스큐를 감소시킬 수 있는 반도체 장치

Legal Events

Date Code Title Description
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)