JP2013534100A - 平衡したオンダイターミネーション - Google Patents

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Abstract

【課題】 スイッチングノイズを低下させることにより、全体的に改善された信号マージンを得ること。
【解決手段】 同一メモリモジュール上に配置され、かつ／または同一集積回路パッケージ内に配置され、高速信号リンクに結合される複数の集積回路メモリ装置内のオンダイターミネーション構造を同時に関与させることにより高速信号リンクの終端を達成する。
【選択図】 図１

Description

本発明は、一般に電子通信分野に関し、より詳細には集積回路装置間の信号伝達に関する。
オンダイターミネーション（ＯＤＴ）は、一般に最近の集積回路（ＩＣ）メモリ装置において高速データリンクを終端させるために使用される。都合の悪いことに、信号電流は、オンダイターミネーションに到達する前にＩＣパッケージのインダクタンス（すなわちビア、ワイヤボンドなど、ＩＣパッケージ内の導電性構造によって形成される）を流れるため、母線に伝わり、その結果隣接する信号伝達リンクにも伝わるデータ依存型のスイッチングノイズを引き起こし、システム内の最終的な信号対雑音比（ＳＮＲ）を低下させる傾向にある。
本発明を添付図面の諸図面内に限定ではなく例として示し、それらの図面では似ている参照番号が同様の要素を指す。
旧来の単一装置による終端モードと、例示的な平衡した複数装置による終端モードとの対比を示す。 着脱式メモリモジュールを挿入するための１つまたは複数のスロット（またはコネクタ）を有するメモリシステム内の、平衡したオンダイターミネーションへの例示的な取り組みを示す。 着脱式メモリモジュールを挿入するための１つまたは複数のスロット（またはコネクタ）を有するメモリシステム内の、平衡したオンダイターミネーションへの例示的な取り組みを示す。 着脱式メモリモジュールを挿入するための１つまたは複数のスロット（またはコネクタ）を有するメモリシステム内の、平衡したオンダイターミネーションへの例示的な取り組みを示す。 着脱式メモリモジュールを挿入するための１つまたは複数のスロット（またはコネクタ）を有するメモリシステム内の、平衡したオンダイターミネーションへの例示的な取り組みを示す。 着脱式メモリモジュールを挿入するための１つまたは複数のスロット（またはコネクタ）を有するメモリシステム内の、平衡したオンダイターミネーションへの例示的な取り組みを示す。 マルチランクメモリモジュールによって占有された単一のメモリモジュールスロットを有するメモリシステム内の、平衡した終端への例示的な取り組みを示す。 マルチランクメモリモジュールによって占有された単一のメモリモジュールスロットを有するメモリシステム内の、平衡した終端への例示的な取り組みを示す。 マルチランクメモリモジュールによって占有された単一のメモリモジュールスロットを有するメモリシステム内の、平衡した終端への例示的な取り組みを示す。 マルチランクメモリモジュールによって占有された単一のメモリモジュールスロットを有するメモリシステム内の、平衡した終端への例示的な取り組みを示す。 書き込まれているメモリ装置のランクを含むかどうかにかかわらず、メモリ書込み操作中に平衡したオンダイターミネーションを適用することができるマルチランクメモリモジュールの一実施形態を示す。 図４Ａのデュアルランクメモリモジュール内で有効にすることができる、１組の例示的なオンダイターミネーションを示す。 図４Ｂに示すモジュール平衡終端構成を確立するためにメモリコントローラが実行することができる、例示的なシステム初期化操作を示す。 挿入されたメモリモジュールのメモリ装置内の終端設定を初期化した後、図４Ａに示すメモリコントローラが実行することができる例示的な書込み操作を示す。 図４Ａ〜図４Ｄによるメモリシステム内の一連の書込み操作を示す。 図２Ａおよび図４Ａに関連して記載するオンダイターミネーション回路を実装するために使用することができる終端／駆動回路の一実施形態を示す。
本明細書で開示する様々な実施形態では、同一メモリモジュール（または他の基板）上に配置され（かつ／または同一集積回路パッケージ内に配置され）、高速信号リンクに結合される複数の集積回路メモリ装置内のオンダイターミネーション構造を同時に関与させることにより高速信号リンクの終端を達成する。複数の同一モジュールメモリ装置内でオンダイターミネーションを同時に有効にすることにより、信号電流が複数のメモリ装置間でまたは複数のメモリ装置の間で分割され、それにより大幅に減らされた正味パッケージインダクタンスを流れるので、データ依存型のスイッチングノイズが大幅に減る。スイッチングノイズの低下は、システムの電源品質を改善し（すなわち母線を介したノイズ伝達を減らし）、それによりマージンを劣化させるクロストークおよびタイミングジッタを減らし、より高速の信号速度および緩やかなシステム設計を可能にし得る全体的に改善された信号マージンをもたらす。
図１は、旧来の単一装置による終端モードと、例示的な平衡した複数装置による終端モードとを対比する。全体を１００で示す単一装置による終端モードでは、オンダイターミネーション素子１０５ａ、１０５ｂが、所与のメモリモジュールまたは他の基板のメモリ装置１０１内で関与し（すなわち終端制御信号ＴＣに応答したスイッチ素子１０７ａ、１０７ｂの動作による）、それによりＲｔｅｒｍのオンダイターミネーション正味負荷を、メモリコントローラ１０３とメモリ装置１０１との間に延びる信号リンク１０４に結合する。その結果、信号電流‘ｉｓｉｇ’は、受信機１０９の入力において検出可能な信号電圧を発生させるために、プルアップ終端素子およびプルダウン終端素子１０５ａ、１０５ｂ（２Ｒｔｅｒｍとして示すが、小信号またはＡＣの観点から並列に効果的に配置され、したがってＲｔｅｒｍ、すなわち積２Ｒｔｅｒｍ＊２Ｒｔｅｒｍを和２Ｒｔｅｒｍ＋２Ｒｔｅｒｍで割ったものに等しい）を流れる前にパッケージインダクタンスＬｐｋｇ（例えばパッケージからメモリモジュールへの相互接続ならびにトレース、ビア、ダイ相互接続などが含まれるパッケージ内の配線構造に起因し得る寄生インダクタンス）を流れる。
対照的に、１５０で示す平衡した複数装置による終端モードでは、２つのメモリ装置１５１と１６１との間で平衡した所望の終端正味負荷Ｒｔｅｒｍを確立するために、各メモリ装置内の有効終端負荷が所望の終端負荷の２倍の抵抗（またはインピーダンス）（すなわち各メモリ装置内の４Ｒｔｅｒｍプルアップおよび４Ｒｔｅｒｍプルダウン、したがって各メモリ装置内の２Ｒｔｅｒｍの有効抵抗）を有する状態で、オンダイターミネーション素子１５５ａ、１５５ｂ、１６５ａ、１６５ｂが、メモリモジュールの２つのメモリ装置１５１、１６１内で関与する（すなわち１つまたは複数の終端信号ＴＣに応答して信号リンク１５４のオンダイ部分にスイッチング素子１５７ａ、１５７ｂ、１６７ａ、１６７ｂを介して結合される）。その結果、信号電流の半分ｉｓｉｇ／２が、２つのメモリ装置１５１、１６１のそれぞれのパッケージインダクタンスを流れ、正味信号電流が流れる正味パッケージインダクタンスを事実上半分にし、それにより信号終端によって引き起こされる全体的なデータ依存型のスイッチングノイズを半減させる。つまり、同時スイッチング出力（ＳＳＯ）ノイズはほとんどまたは少なくとも部分的に、正味パッケージインダクタンス（すなわちＬｐｋｇｄｉ／ｄｔで近似されるＳＳＯノイズ）を流れる信号電流の向きおよび／または水準におけるデータ依存型の変化に依拠するので、信号電流が流れる正味パッケージインダクタンスを半分にする平衡した終端手法により、ＳＳＯノイズを効果的に半減させることができる。このノイズ低減は、単一装置による終端モードおよび複数装置による終端モードのそれぞれに関して１０２および１５２で図示する終端回路モデルを比較することによって理解することができる。この平衡した終端は、従来の終端手法に比べて信号反射の振幅も減らし、それにより低減されたＳＳＯノイズによって生じる利点に加えて、改善されたタイミングマージンおよび電圧マージンをもたらすことができる。
図示のように、終端された信号リンク１５４は、特性インピーダンスＺ０を有し、少なくともメモリコントローラ１５３から、メモリＩＣ１５１および１６１が配置されるメモリモジュールまで延びる伝送線としてモデル化することができる。詳細には示さないが、メモリコントローラとメモリＩＣ１５１および１６１との間の全体的な信号チャネルは多数のそうした信号リンクを含むことができ、そのそれぞれは（例えばメモリ装置１５１、１６１からメモリコントローラ１５３に読取データを伝え、メモリコントローラ１５３からメモリ装置１５１、１６１に書込みデータを伝えるための）双方向リンク、または（例えばメモリコントローラからメモリ装置に制御／アドレス／タイミング情報を伝えるための）単方向リンクとすることができる。単一モジュールスロットの実施形態では、メモリシステムは１つのメモリモジュールスロット（またはコネクタもしくはメモリモジュールを挿入／取り外し可能にする他の構造）しか有さず、そのため既存のメモリモジュールを、より高容量（かつ／またはより高帯域）のメモリモジュールで置換することでしか拡張することができない。代替的実施形態では、メモリシステムが複数のメモリモジュールスロットを含み、そのそれぞれは、例えば信号リンクの長さに沿った異なる箇所でその信号リンクに並列に結合され、または星状構成をなして結合される。そのようなマルチスロットの実施形態を図１に、「別のメモリモジュール上の他のメモリＩＣへ」の表示によって示す。
図１では、メモリ装置１５１および１６１が同じメモリモジュール上に配置されている（または位置する）ものとして示し、以下で論じるように、より具体的にはメモリモジュール基板の表面／裏面上で互いのすぐ反対側に配置されるとみなされる。したがって、２つのメモリ装置の一般的に結合される入力／出力ノード間の距離は極めて小さく（すなわち異なるメモリモジュール上に配置されるメモリ装置間の距離に比べて）、２つの装置の互いに対する物理的な位置は変更できないよう意図されている（すなわちこれらの装置は、そのそれぞれを移動させ、様々なモジュールスロットの中に再挿入できるそれぞれのメモリモジュール上の装置とは対照的に、互いに対して移動可能であるよう意図されていない）。２つのメモリ装置１５１および１６１は、共通のＩＣパッケージ内で互いに対して一定の、近位の位置に代わりに（またはさらに）固定することができ（例えばメモリ装置がＩＣパッケージ内でスタックされ、または並んで配置される個々のメモリＩＣである）、またはそれ自体がスタックされもしくは他の方法で互いに対して近位に取り付けられる、個々のＩＣパッケージ内に配置することができる。さらに、２つのメモリ装置１５１および１６１は、マザーボード、ドーターボード（例えばグラフィックカード、ラインカードなど）、または他の任意のチップ搭載基板の同一表面上にもしくは反対面に（すなわち２つのメモリ装置の間に基板が挟まれた状態のクラムシェル構成で）互いに隣接して配置することができる。より広くは、図１の１５０に示す平衡した終端ならびに以下に開示する他の実施形態における平衡した終端の実装形態および代替形態は、主に同じメモリモジュール上に配置されるメモリ装置に関して提示するが、開示する構造および方法は、メモリ装置の一方しか使用しない終端の正味インダクタンス（または他の信号リンク特性）に比べ、複数装置によるオンダイターミネーションにより終端の正味インダクタンスを低減する（および／または信号リンクの他の特性を改善する）十分な近接近に、所与の信号線を終端させるために共に有効にされる（ＩＣダイまたは個々のＩＣパッケージとすることができる）複数のメモリ装置が配置される、事実上どんなメモリ装置の構成でも使用することができる。例えば、共に終端をなすメモリ装置は、より小さいまたはより大きい距離制限を適用してもよいが、互いに５、１０、または１５ミリメートル以内の物理的配置に限定することができ、または複数のメモリ装置間に結合されるトレースおよび／または他の相互接続構造のインダクタンスが、より大きいまたはより小さいインダクタンス比を適用してもよいが、例えばメモリ装置自体のパッケージ／ダイインダクタンスの２、３、４、または５倍未満の物理的相互接続に限定することができる。さらに、この終端技法はメモリ装置（すなわち、例えばこれだけに限定されないが、スタティックランダムアクセスメモリ、ダイナミックランダムアクセスメモリ、および他のあらゆる形式のランダムアクセスメモリ、ならびにフラッシュメモリおよびあらゆる形式の不揮発性メモリが含まれる、電子システムまたは電子装置内のデータの揮発性記憶域および／または不揮発性記憶域用の実質的な記憶セルのアレイを有する集積回路装置）との関連で説明するが、そのような全ての終端技法は、これだけに限定されないが、メモリコントローラへの第１の高速信号インターフェイスを提供するためにメモリモジュール上に配置されるバッファＩＣ、および１つもしくは複数のメモリ装置またはメモリ装置のセットに対する１つもしくは複数の追加の信号インターフェイスが含まれる、オンダイで終端される信号伝達を実行できる他の種類の集積回路装置に対しても使用することができる。バッファＩＣの場合、平衡したオンダイターミネーションは、（例えばそれぞれのメモリコントローラインターフェイスにおける）バッファＩＣ間、および／または共用の高速信号リンクを介してバッファＩＣに結合される２つ以上のメモリ装置間で達成することができる。メモリコントローラ自体（例えば図１の要素１５３）は、専用機能ＩＣとして実装し、または特定用途向けＩＣ（ＡＳＩＣ）内の他の機能および／または汎用プロセッサもしくは専用プロセッサ内の１つまたは複数の処理コアと組み合わせることができる。
図１および以下に記載する他の実施形態では並列のプルアップおよびプルダウン終端方式を示すが、所与の集積回路装置内の終端は、代わりにプルアップだけまたはプルダウンだけによって達成することができ、その選択は設計によって決定し、システム製造中に構成し、または（例えば１つまたは複数の構成レジスタ内に適切な値をプログラムすることにより）システム実行時の間に動的に構成することさえできる。また、図１および以下に記載する実施形態に示す平衡したオンダイターミネーション構成の中では、全く等しい終端インピーダンスを示すが、所与の信号リンクを共に終端させるために有効にされるメモリ装置内のオンダイターミネーションのインピーダンスは、必ずしも全く等しい必要はなく、意図的に不均一とすることさえできる。一実施形態では、例えば２つ以上のメモリ装置により不均一のオンダイターミネーションインピーダンスを適用して、終端されている信号リンクにメモリ装置を付加するスタブ（stubs）のリンクにおける差を補償することができる。あるいは、２つ以上のメモリ装置により信号リンクに共同で（すなわち共同終端または平衡終端の一環として）適用される終端インピーダンスは、データアイの幅および／または高さなどの所望の信号特性を最大限にするための較正操作または他の調整操作中に決められる、ことによると異なるそれぞれの値に合わせて調整することができる。したがって用語「平衡した」は、例えば同じメモリモジュール上におよび／または同じ集積回路パッケージ内に配置される、複数の集積回路装置からの均一のおよび不均一の両方の終端の寄与（termination contribution）を包含するように本明細書では広く使用する。
図２Ａ〜図２Ｅは、着脱式メモリモジュールを挿入するための１つまたは複数のスロット（またはコネクタ）を有するメモリシステム内の、平衡したオンダイターミネーションへの例示的な取り組みを示す。図２Ａの例示的なモジュールベースのメモリシステム１８０を参照して、１つまたは複数のメモリモジュール１８５のそれぞれは、モジュール基板１８６のそれぞれの反対面に配置される少なくとも２つのメモリ装置のランク、ランクＡおよびランクＢを含むとみなされる。モジュール上の各メモリ装置１９１（すなわち両方のランクのメモリ装置）は、例えばこれだけに限定されないが、アドレスリンク（Ａｄｄｒ［ｎ−１：０］）、コマンドリンク（Ｃｍｄ［ｍ−１：０］）、および１つまたは複数のタイミング関係のリンク（例えばクロックリンク、Ｃｌｋ、およびクロックイネーブルリンク、ＣｌｋＥｎ）が含まれ得る、１組の共通（すなわち共用）のモジュール制御／アドレス（ＭＣＡ）リンクを介してメモリコントローラ１８１に結合される。それに対し、メモリ装置の２つのランクは、それぞれのランク制御（ＲＣ）リンクのセットに結合され、その各セットは、例えばこれだけに限定されないが、チップ選択リンク（ランクＡのメモリ装置ではＣＳＡ、ランクＢのメモリ装置ではＣＳＢ）、および終端制御リンク（ランクＡのメモリ装置ではＴＣＡ、ランクＢのメモリ装置ではＴＣＢ）を含むことができる。さらに、所与のランク内で、各メモリ装置は１組のそれぞれの双方向データリンク（ＤＱ）および単方向データ制御リンクに結合され、その後者は、例えばこれだけに限定されないが、１つまたは複数のデータマスクリンク（ＤＭ）および１つまたは複数のデータタイミングリンク（ＤＱＳ、例えばストローブ信号、クロック信号、またはデータの宛先内でデータリンクサンプリングのタイミングを制御する他のタイミング信号の伝達用）を含むことができる。さらに、データ関連リンク（ＤＱ、ＤＭ、ＤＱＳ）の各セットは、各ランク内の個々のメモリ装置に結合され、そのため図示の２ランクモジュール１８５では、（メモリモジュール基板１８６の表面／裏面上で互いのすぐ反対側に配置される）２つのメモリ装置がそれぞれのデータ関連リンクの各セットに共通して結合される。
図２に示す個々の信号リンクは、これだけに限定されないが、メモリコントローラ１８１内の終端回路、受信回路、および／または伝送回路からメモリコントローラの外部端子まで延びるオンコントローラセグメント、メモリコントローラ１８１の外部端子からメモリモジュールスロットの少なくとも１つ（すなわちモジュールスロット１、モジュールスロット２等）の中のコネクタ端子まで延びるコントローラからモジュールへのセグメント、（例えばコネクタの相手側端子に嵌るようにメモリモジュールの端部に配置される）コネクタ端子１９２から、モジュールスロット内に挿入されるメモリモジュール上に配置される少なくとも１つのメモリ装置１９１の外部端子まで延びるオンモジュールセグメント、およびパッケージの配線構造（例えばビア、ボンドワイヤ等）により少なくとも１つのメモリ装置の外部端子から、メモリＩＣダイ上の終端回路、受信回路、および／または伝送回路まで延びるオンメモリセグメントが含まれる、複数のセグメントによって形成することができる。信号リンクのコントローラからモジュールへのセグメントおよびオンモジュールセグメントは、例えばこれだけに限定されないが、プリント回路基板（例えば基板１８６）の表層および／または内層に配置される導電トレース、様々な基板層に配置されるそのようなトレースを互いに結合するためのビア、および／または様々な種類の可撓ケーブルもしくは剛性ケーブル（例えば導電トレースがその上に形成されたポリイミドテープ）によって形成することができる。
引き続き図２Ａを参照し、メモリシステム１８０は、単一のモジュールスロット（例えば「モジュールスロット１」）しか含まなくてもよく、または１つもしくは複数の追加のメモリモジュールを挿入できるようにするための、追加のモジュールスロット（例えば「モジュールスロット２」．．．「モジュールスロットＮ」）を含んでもよい。後者（複数のモジュールスロット）の場合、モジュール制御／アドレスリンクを、占有された全てのモジュールスロット内のメモリ装置に並列に結合できる一方、異なるセットのランク制御リンクを、占有されたモジュールスロットのそれぞれの中のメモリ装置の個々のランクに結合することができる（したがって、例示的メモリシステム１８０では、ランク制御リンクの全セットをＣＳＡ［Ｎ：１］、ＣＳＢ［Ｎ：１］、ＴＣＡ［Ｎ：１］、ＴＣＢ［Ｎ：１］として示し、Ｎのモジュールスロットのそれぞれは、デュアルランクメモリモジュール１８５で占有することができる）。データ関連リンクの各セットは、ランクごとにメモリ装置に並列に結合することができ、そのため個々のデータ関連リンクは、メモリシステム内のランクの総数に等しいいくつかのメモリ装置（Ｎ）に結合される。
例示的メモリシステム１８０では、メモリの読取操作および書込み操作が、被選択ランクの全ての装置に対して並列に実行される。つまり、メモリコントローラ１８１は、Ｎのチップ選択信号の１つ（すなわちＮメモリモジュールのうちの１つのメモリモジュール上のランクＡの装置を選択するためのＣＳＡ［Ｎ−１：０］の１つ、またはＮメモリモジュールのうちの１つのメモリモジュール上のランクＢの装置を選択するためのＣＳＢ［Ｎ−１：０］の１つ）をアサートして、モジュールコマンド／アドレスライン（ＭＣＡ）を介してメモリアクセスコマンドを受け取るためにメモリ装置１９１の被選択ランクを有効にし、被選択ランクに関する所望の信号リンク終端を確立するために、必要に応じて終端制御信号もアサートする。詳細図１９３に示す一実施形態では、所与のランク内の各メモリ装置１９１が、３つのオンダイターミネーション状態、つまりＯＦＦ（すなわち高インピーダンスまたは開路（open）、したがって終端なし）、Ｒ１（第１の終端インピーダンス）、またはＲ２（第２の終端インピーダンス）のうちの１つを選択することにより、入力される終端制御信号およびチップ選択信号（図示の装置はメモリランクＡに含まれるので、図示の例ではＴＣＡおよびＣＳＡ）に応答する制御ロジック１９４を有する、単一のメモリ集積回路を含む。より具体的には、入力される終端制御信号がロジック‘０’状態（すなわちアクティブロジックの状態にもよるが、高信号または低信号であり得るＴＣＡ＝０）にある場合、ＯＦＦ状態が選択され、終端が無効にされる。それに対し、終端制御信号がロジック‘１’状態にある場合、チップ選択信号がロジック低状態（ＣＳＡ＝０）にある場合、または入力コマンドがメモリ書込みコマンドではない（ＣＭＤ＜＞書込み）場合は終端値Ｒ１が適用され、またはチップ選択信号がロジック高状態（ＣＳＡ＝１）にあり、入力コマンドがメモリ書込みコマンドである（ＣＤＭ＝書込み）場合は終端値Ｒ２が適用される。オンダイターミネーションモードの選択について、マルチプレクサ１９６および制御ロジック１９４からのマルチプレクサ制御信号１９８に応答したマルチプレクサ１９６の出力選択により図２Ａに概念的に示す。代替的実施形態では、他の選択回路を使用してもよい。また、図示のように、そのいずれも無効にする（すなわちそれにより高インピーダンスを適用する）ことができるＲ１およびＲ２の終端インピーダンス設定を記憶するために、１つまたは複数のレジスタ１９５を設けることができる。終端モードの選択に応じて、適切な終端設定信号を終端回路１９９に適用して、指定したオンダイターミネーションを受信機１９７の入力において確立する。具体的に示さないが、双方向の信号伝送を可能にするために、（終端回路１９９の一部または全てを形成するプルダウン、プルアップ駆動素子を含むことができる）送信機を（例えば双方向のＤＱリンクおよびＤＱＳリンクに結合される）入力信号リンクに結合してもよい。
図２Ｂは、図２Ａのシステム内のメモリコントローラによって有効にされ得るオンダイターミネーション設定の例示的なテーブル２１０を示す。この例では、メモリシステムが２つのメモリモジュール（モジュール１、モジュール２）で占有されているとみなし、そのそれぞれはメモリ装置の２つのランク（ランクＡ、ランクＢ）を含む。テーブル２１０が例証するように、メモリコントローラは、書込み先のランクに応じて４つのメモリランク内で様々な終端設定を有効にする（図面に示さないが、コントローラは、メモリ読取操作中は全てのメモリランク内でオンダイターミネーションを無効にするとみなす）。より具体的には、図示の例では、書込み対象のランク（すなわちそのチップ選択信号のアサートによって選択されるランク）を含むメモリモジュール内で比較的高いインピーダンスのオンダイターミネーション（すなわち本明細書では「ソフト」終端と呼ぶ弱い終端）が望まれ、非選択ランクを含むメモリモジュール（すなわち「非選択メモリモジュール」）内で比較的低いインピーダンスのオンダイターミネーション（すなわち本明細書では「ハード」終端と呼ぶ強い終端）が望まれるとみなす。一実施形態では、例えばソフト終端は１２０オームでありハード終端は４０オームまたは６０オームだが、システムの特性に応じて他の任意のハード終端値および／またはソフト終端値を適用することができる。
メモリ書込みのために選択されるランク内でのみ、Ｒ２の終端インピーダンスを選択できるようにする（すなわち個々のメモリ装置は、Ｒ２終端を選択するために入力書込みコマンドを登録しなければならない）実施形態では、所望のソフト終端値（ＲＳｏｆｔ）に一致するようにＲ２の終端値をプログラムできる一方、Ｒ１の終端値は所望のハード終端値の２倍（すなわち２ＲＨａｒｄ、ただしＲＨａｒｄは所望のハード終端である）であるようにプログラムされる。この操作により、非選択メモリモジュールのメモリ装置の各ランク内で、平衡したオンダイターミネーションを有効にすることにより所望のハード終端を達成できる一方で、他方のメモリモジュールの２つのランクのうちの一方に書込み操作を指図することにより所望のソフト終端を達成することができる。より具体的には、テーブル２１０によって例証するように、モジュール１のランクＡに書き込むとき、メモリコントローラはモジュール２のランクＡおよびランクＢに終端制御信号をアサートし、それにより各ランク内に２ＲＨａｒｄの平衡した並列のオンダイターミネーションを、したがって所望の正味終端ＲＨａｒｄを信号リンクごとに確立する。先に論じたように、非選択メモリモジュール内の終端素子まで所与の信号リンクを介して流れる信号電流（または終端電流）は、終端が有効にされた２つの装置間で分割されるので、この信号電流は、非選択メモリモジュールの２つのランクのうちの一方でしかオンダイターミネーションを有効にしない場合に適用されることになるインダクタンスの約半分の正味パッケージインダクタンスを流れる。各メモリ装置が、（例えばパッケージのビアや他の信号伝導構造があることにより）かなりのパッケージインダクタンスを含む実装形態では、同時スイッチング出力（ＳＳＯ）ノイズのレベルを大幅に低減することができ、システムの電源品質を改善し、それにより全体として信号マージンを改善する。
引き続きテーブル２１０を参照し、モジュール１のランクＡへの書込みについて続けると、モジュール１のランクＡへの書込みは所望のソフト終端ＲＳｏｆｔの終端を有効にするので、モジュール１のランクＢ（すなわち非選択ランク）内の終端は（例えばそのランクへの終端制御信号をデアサートすることにより）無効にされる。
モジュール１のランクＢに書き込むとき、上述したように非選択メモリモジュール（モジュール２）内で平衡したオンダイターミネーションが有効にされ（すなわち、非選択メモリモジュールの２つのランクのそれぞれにおいてＲ１（２ＲＨａｒｄ）終端が有効にされ、それにより効果的に低減されたパッケージインダクタンスとともにリンクごとの所望の終端ＲＨａｒｄを達成する）、モジュール１のランクＡおよびランクＢにアサートされる終端制御信号は反転される。つまり、ランクＡへの終端制御信号がデアサートされる一方で、ランクＢへの終端制御信号がアサートされ、それによりランクＢが、入力書込みコマンドの登録に応答して所望のソフト終端ＲＳｏｆｔ（Ｒ２）を適用できるようにする。
図２Ｂを続けると、モジュール２のランクＡおよびランクＢを対象とする書込み操作中の終端制御は、２つのメモリモジュール内で適用される終端が反転されることを除き、モジュール１のランクＡおよびランクＢへの書込み中と本質的に同じである。つまり、モジュール２のランクまたはランクＢへの書込みでは、モジュール１の両方のランク内で平衡したオンダイターミネーション２ＲＨａｒｄが有効にされる（それにより効果的に低減されたパッケージインダクタンスとともにリンクごとの所望の終端（ＲＨａｒｄ）を達成する）一方、終端ＲＳｏｆｔは、（モジュール２の非選択ランク内の終端を無効にする）モジュール２内の書込み対象のランク内でのみ有効にされる。
図２Ｃは、メモリ書込み中の非選択メモリモジュール内の平衡したオンダイターミネーションを含む、図２Ｂに示す終端構成を確立するために、図２Ａのメモリコントローラ１８１によって実行され得る例示的なシステム初期化操作を示す。最初に２２１で、メモリコントローラが、占有されたモジュールスロットの数（ＭＣ）および挿入された各メモリモジュールのメモリランクの数（ＲＣ）を求め、さらにモジュールインデックス（‘ｉ’）およびランクインデックス（‘ｊ’）をゼロに初期化する。したがって、図２Ｂの２モジュール、モジュール当たり２ランクの例から推論すると、モジュール数は１から所与のシステム内で利用可能なモジュールスロットの数に及ぶことができ、各メモリモジュール内に含まれるランク数は、独立に異なることができ（すなわちモジュールごとに異なるランク数）、１からメモリランクの実現可能な任意の数に及ぶことができる。逆に、所与のシステムではモジュール数を固定することができ（かつ／または２２１における操作の全てもしくは一部を省略できるように、モジュール当たりのランク数を固定することができる。いずれにせよメモリコントローラは、システム構成に関する情報（例えばモジュール数、各モジュール内に含まれるランク数）を、モジュールスロットをクエリすることにより、直列プレゼンス検出（ＳＰＤ）または他のオンモジュール、非モジュール記憶素子を読み取ることにより、他のシステムコンポーネント（例えば起動コード等を実行するプロセッサ）または他の任意の情報源から情報を受け取ることにより、受け取ることができる。
図２Ｃを続けると、２２３で、メモリコントローラがモジュール［ｉ］、ランク［ｊ］の各メモリ装置の終端値Ｒ１をＲＣ＊ＲＨａｒｄになるように設定し、ただし‘＊’は乗算を示し、‘ＲＣ’はモジュール［ｉ］のランク数であり、したがってモジュール［ｉ］に結合される所与の信号リンクを終端させるためにオンダイターミネーションを同時に有効にするメモリ装置の数である。２２５で、メモリコントローラがモジュール［ｉ］、ランク［ｊ］の各メモリ装置の終端値Ｒ２を、書込み対象のランクによって適用される所望のオンダイターミネーションであるＲＳｏｆｔになるように設定する。一実施形態では、メモリコントローラが、モジュールコマンド／アドレスラインを介して１つまたは複数のレジスタ書込みコマンドを発行し、プログラムされているメモリランクに対してチップ選択信号（またはブロードキャスト命令に応答して複数のランクをプログラムする場合は複数のチップ選択信号）をアサートすることにより、メモリ装置のランク内で終端値Ｒ１およびＲ２を設定する。この終端値設定（すなわちオンダイターミネーションを有効にするとき適用すべきインピーダンスを表すビットパターン）は、モジュールコマンド／アドレスライン上で、またはデータ関連信号リンク（例えばＤＱおよび／またはＤＭ）を介して部分的にもしくはその全体を伝送することもできる。いずれにせよ、アサートされた１つまたは複数のチップ選択信号によって選択されるメモリ装置は、指定の１つまたは複数のレジスタ内に終端値設定を記憶することによりレジスタ書込みコマンドに応答し、それによりレジスタプログラミング操作を達成する。
引き続き図２Ｃを参照し、ランクインデックスを２２７でインクリメントし、２２９で評価して、所与のモジュールの最後のランクの終端値設定がプログラムされているかどうかを判定する。最後のランクがまだプログラムされていない場合、２２３および２２５のプログラミング操作（すなわち終端値Ｒ１およびＲ２の設定）を新たなランクについて繰り返し、その後、２２７および２２９でランクインデックスをインクリメントして再度評価する。メモリモジュール［ｉ］の最後のランクがプログラムされていると判定すると（２２９における肯定的な判定）、２３１でモジュールインデックスをインクリメントし（かつランクインデックスをゼロにリセットし）、２３５で評価する。最後のモジュールのランクの終端設定がプログラムされていない場合（すなわち２３５における否定的な判定）、２２３、２２５、２２７、および２２９の操作を繰り返して次のメモリモジュールのランクを順にプログラムする。さもなければ、最後のモジュールの終端値設定がプログラムされている場合（２３５における肯定的な判定）、メモリモジュール内のオンダイターミネーション設定の初期化を完了したとみなす。
引き続き図２Ｃを参照し、終端設定Ｒ１およびＲ２は、２２３、２２５で示す２つの操作の代わりに単一のレジスタ書込み操作でプログラムできることに留意すべきである。また、所与のメモリモジュールのランク内、あるいは複数のメモリモジュールのランク内の終端値設定は、共用のコマンドまたは１組のコマンド（例えば複数のチップ選択信号を同時にアサートすることにより複数のランクに有効にブロードキャストされるレジスタ書込みコマンド）によってプログラムし、それにより、図示のランクごと、モジュールごとの例よりも少ないプログラミング操作で確立することができる。より広くは、図２Ｃに示す初期化手続き、または以下に示して説明する他の初期化実施形態の代わりに、装置および／またはシステムを製造する間に終端構成をあらかじめ設定してもよい。
図２Ｄは、挿入されたメモリモジュールのメモリ装置内の終端設定を初期化した後、メモリコントローラによって実行され得る例示的な書込み操作を示す。２５１で、メモリコントローラが、モジュール［ｉ］のランク［ｊ］（すなわち書込み対象のランク）に対して終端制御信号をアサートし、２５３で、メモリコントローラが、ランク［ｊ］以外のモジュール［ｉ］の各ランクに対して１つまたは複数の終端制御信号をデアサートする。２５５で、メモリコントローラがモジュール［ｉ］以外の各モジュールの全てのランクに対して終端制御信号をアサートする。この操作により、平衡した複数装置によるオンダイターミネーションが、モジュール［ｉ］を除く全てのマルチランクメモリモジュール内で有効にされる。２５７に示すように、モジュール［ｉ］のランク［ｊ］に書込みコマンドが発行されると（この書込みコマンドは、終端制御信号のアサート／デアサートと同時に、その前に、またはその後に発行することができる）、ランク［ｊ］のメモリ装置のそれぞれは、１組のそれぞれのデータ関連信号リンク（例えばＤＱ、ＤＭ、ＤＱＳ）を終端させるためのオンダイターミネーション値ＲＳｏｆｔを適用することによって応答し、それにより図２Ｂに示す終端構成を確立する。平衡したオンダイターミネーションにより、他の信号リンク（例えばＭＣＡリンク）もさらに（または代わりに）終端させることができる。ブール論理の観点から言えば、デュアルランクモジュールによって占有された（すなわち図２Ａに示すような）システム内のメモリコントローラによって生成される終端制御信号は、２５８に示すように表すことができる。つまりメモリコントローラは、以下の場合に所与のモジュールのメモリランクＡに対して終端制御信号をアサートし（すなわちＴＣＡ［ｉ］）、その場合とはつまり、（１）書込み操作の一部としてそのランクに対するチップ選択信号をアサートする（またはアサートすべき）（すなわちＣＳＡ［ｉ］が高であり、書込み操作（ＷＲ）を信号伝達し、それによりモジュール［ｉ］のランクＡへの書込みを指示する）場合、または（２）書込み操作を信号伝達するが、モジュールの両方のランクに対するチップ選択信号が低でありもしくは低であるべき（すなわち／ＣＳＡ［ｉ］＊／ＣＳＢ［ｉ］＊ＷＲによって示すように書込み操作が別のモジュールを対象とし、ただし‘／’は論理‘否定’を示し、‘＊’は論理積を示す）場合である。同様に、メモリコントローラは、以下の場合に所与のモジュールのメモリランクＢに対して終端制御信号をアサートし（すなわちＴＣＢ［ｉ］）、その場合とはつまり、（１）書込み操作の一部としてそのランクに対するチップ選択信号をアサートしもしくはアサートすべき（すなわちＣＳＢ［ｉ］が高であり、書込み操作（ＷＲ）を信号伝達する）場合、または（２）書込み操作を信号伝達するが、モジュールの両方のランクに対するチップ選択信号が低である（すなわち／ＣＳＡ［ｉ］＊／ＣＳＢ［ｉ］＊ＷＲ）場合である。代替的実施形態では、終端制御信号の状態を定めるために他の論理条件を使用してもよい。さらに図示の例では、所与のランクに対して終端制御信号をアサートするための条件が満たされない場合、メモリコントローラは終端制御信号をデアサートする。
一実施形態では、メモリコントローラは、それぞれの書込み操作の後、終端制御信号をデアサートされた状態にリセットすることができる。あるいはメモリコントローラは、入力コマンドストリームによって命令される場合にのみ終端制御信号の状態を変更することができる。したがって、複数の２ランクメモリモジュールによって占有されたシステムでは、メモリコントローラは所与のメモリモジュールについて、そのメモリモジュールのランクＡへのメモリ書込み中にＴＣＡ制御信号をアサートし、ＴＣＢ信号をデアサートし、次のメモリアクセス操作もメモリモジュールのランクＡへのメモリ書込みであると判断すると、それらの終端制御信号の状態を変えないままにしておく（すなわち終端制御信号の状態を維持する）ことができる。（同様に、たとえ所与のモジュール内の書込み対象のランクがある書込み操作から次の書込み操作に変わっても、正味オンダイターミネーションＲＨａｒｄを確立するために非選択モジュールに適用される終端制御信号を変えないままにしておくことができる。）続いて起こるメモリアクセス操作が同じメモリモジュールのランクＢへの書込みである場合、メモリコントローラは、ＴＣＡおよびＴＣＢの信号の状態を入れ替えて（ＴＣＢをアサートし、ＴＣＡをデアサートして）所望の終端を確立することができる。一つには以下に記載する代替的実施形態との違いを強調するために、この信号状態の遷移を図２Ｅの２７１、２７３、および２７５に示す一連の書込み操作によって示す。
図３Ａ〜図３Ｄは、マルチランクメモリモジュールによって占有された単一のメモリモジュールスロットを有するメモリシステム（例えば単一のモジュールスロットに限定される図２Ａのメモリシステム１８０）内の、平衡した終端への例示的な取り組みを示す。より具体的には、図３Ａは、デュアルランクメモリモジュール内のメモリ装置のランクに書き込むとき、メモリコントローラ（例えば図２Ａの要素１８１）によって選択され得る平衡終端設定のテーブル（２８０）を示す。このシステムはメモリモジュールを１つしか含まないので、全ての書込み操作において、そのメモリモジュールの一方のランクまたは他方のランクが書込みデータの宛先（すなわち書込み対象のランク）となる。その結果、一実施形態ではＲ１の終端設定を２＊ＲＳｏｆｔになるようにプログラムし、終端値Ｒ２の適用を無効にすることにより（またはＲ２も２＊ＲＳｏｆｔになるように設定することにより）メモリモジュール内でソフト終端が確立され、ただしＲＳｏｆｔは所望の終端である。この操作により、書込み操作中にランクＡおよびランクＢの両方に終端制御信号をアサートすることにより、平衡した複数装置によるオンダイターミネーションを確立することができ、それにより所与の信号リンクを介して流れる信号電流が、それぞれのランクの終端が有効にされた２つのメモリ装置間で分割され、メモリ装置の２つのランクのうちの一方でしかオンダイターミネーションを生じさせない場合に適用されることになるインダクタンスの約半分の正味パッケージインダクタンスを流れる。上記で論じた電源品質の利点（すなわちデータ依存終端電流によって引き起こされるＳＳＯノイズを大幅に減らし、システムの電源品質を改善し、それにより全体として信号マージンを改善することができる）に加え、書込み対象のランクがランクＡからランクＢに、またはその逆に変わるとき、終端制御信号を変えることなく維持する（したがって終端スイッチング遅延および／または関係するオーバーヘッドを回避する）ことができる。これについては、書込み対象のランクにかかわらず、同一状態の終端制御を選択すること（両方のランクでＲ１）により図３Ａの中で明確にする。
引き続き図３Ａを参照し、単一モジュールシステム内で適用されるソフト終端は、図２Ｂに関して記載したマルチモジュールシステム内で適用されるソフト終端よりも強いことがある。一実施形態では、例えばソフト終端は（マルチモジュールシステムにおけるハード終端と同様の）４０オームまたは６０オームだが、より高いまたはより低い他の任意のソフト終端値を適用してもよい。
図３Ｂは、図３Ａに示す平衡したオンダイターミネーション構成を確立するために、メモリコントローラによって実行され得る例示的なシステム初期化操作を示す。最初に２９１で、メモリコントローラは、単一のモジュールがあることならびにモジュール当たりのランク数（すなわち図３Ａに関しては専ら例示目的で２つのランクを仮定する）を求める（または検出する）。図２Ｃの初期化操作と同様に、メモリコントローラは、システム構成に関する情報（例えば単一のモジュールおよびその中のランク数）を、１つまたは複数のモジュールスロットをクエリすることにより、ＳＰＤメモリまたは他のオンモジュール不揮発性記憶素子を読み取ることにより、他のシステムコンポーネントまたは他の任意の情報源から情報を受け取ることにより、受け取ることができる。また、システム内で決められている場合、メモリコントローラは所与のランク数を想定することができる。例えば、メモリコントローラが少なくとも１つのメモリモジュールスロット内のデュアルランクモジュールに対して動作するよう構成される場合、そのメモリコントローラは、２つのメモリランクがあると想定し、その想定から次へ進むことができる。
図３Ｂの操作２９３において続け、メモリコントローラが、ランク［ｊ］の各メモリ装置の終端値Ｒ１をＲＣ＊ＲＳｏｆｔになるように設定し、ただし‘＊’は乗算を示し、‘ＲＣ’はランク数であり、したがってモジュールに結合される所与の信号リンクを終端させるためにオンダイターミネーションを同時に有効にするメモリ装置の数である。２９５で、メモリコントローラが、終端値Ｒ２の適用を無効にする（またはランク［ｊ］の各メモリ装置の終端値Ｒ２をＲＣ＊ＲＳｏｆｔに、したがってＲ１終端値に一致するように設定する）。メモリコントローラは、図２Ｃに関して上述したようにレジスタプログラミング操作を広く実行することにより、メモリ装置の各ランク内の終端値Ｒ１またはＲ２を設定することができる（終端値Ｒ２の適用を無効にすることを含む）。
引き続き図３Ｂを参照し、ランクインデックスを２９７でインクリメントし、２９９で評価して、最後のランクがプログラムされているかどうかを判定する。最後のランクがプログラムされていない場合、２９７および２９９のプログラミング操作を新たなランク（すなわちインクリメントされたランクインデックスによって示される）について繰り返し、その後、２９７および２９９でランクインデックスをインクリメントして再度評価する。全てのランクがプログラムされていると判定すると（２９９における肯定的な判定）、オンダイターミネーション設定の初期化を完了したとみなす。図２Ｂに関して論じたように、アサートされたチップ選択信号に結合される全ての装置に終端プログラミングコマンドを事実上ブロードキャストできるように、複数（または全てのランク）に対してチップ選択信号をアサートすることにより、メモリランクの２つ以上（または全て）の中でオンダイターミネーション設定を同時に設定することができる。
図３Ｃは、終端設定を初期化した後、メモリコントローラによって実行され得る例示的な書込み操作を示す。図示のように３１１で、メモリコントローラが、ただ１つ装着されたメモリモジュールのランク［ｊ］に対して終端制御信号をアサートし、それにより図３Ａに示す終端構成を確立する。したがって、３１３に示すようにメモリ装置の所与のランクに書込みコマンドが発行される（そのコマンドは終端制御信号のアサートと同時に、その前に、またはその後に発行することができる）場合、少なくともデータ、データマスク、および／またはデータタイミング信号を伝えるために使用される信号電流（およびことによるとＭＣＡリンク上で伝えられる信号などの他の信号）が、それぞれのメモリランクのメモリ装置間で分割される。つまり、各信号リンクは同じ有効な終端（この例ではＲＳｏｆｔ）によって終端されるが、平衡したオンダイターミネーションに関与するメモリ装置のランク数に応じて正味ＳＳＯノイズは減る（すなわち約１／ＲＣ倍減る）。
図３Ｄは、図３Ａ〜図３Ｃに関して記載した単一モジュールシステム内の一連の例示的な連続書込み操作３３１、３３３、３３５を示し、一方のメモリランクから他方のメモリランクに書込みデータの宛先を切り替えるときに終端制御信号を変える必要がないことを強調している。先に論じたように、これにより、終端制御信号の設定を変える必要がないので、メモリモジュールの異なるランクを対象とする連続書込み操作における全体的なシステム待ち時間を減らすことができる。
図３Ａに短い間戻り、どちらのランクが書込み対象であるかにかかわらず、メモリ装置の両方のランクが同じ終端値を適用していることが見て取れる。より広くは、ＲＣランクを有するモジュールでは、当てはまる全てのランクがオンダイターミネーションを有効／無効にし、同じオンダイターミネーションをロックステップ方式で適用することができる。したがって一実施形態では、マルチランクメモリモジュールが、（図２Ａの例示的メモリモジュール１８５における、それぞれのランクのメモリ装置に結合される複数の終端制御入力とは対照的に）メモリモジュールの全てのメモリ装置の終端制御入力に共通して結合される単一の終端制御入力を有する。さらに、より大規模なシステムでは、メモリモジュール上の終端設定を制御するために、終端制御リンクを１つだけメモリモジュール（またはメモリモジュールスロット）にルートする必要があり、終端制御出力を１つだけメモリコントローラＩＣ内に設ける必要がある。
図４は、書込み対象のランクを含むかどうかにかかわらず、したがってシステム内のメモリモジュールの数にかかわらず（すなわち平衡したオンダイターミネーションが非選択メモリモジュール内でしか適用されない図２Ｂに示す例示的な終端構成とは対照的に）、メモリ書込み操作中に平衡したオンダイターミネーションを適用することができるマルチランクメモリモジュール３４５の一実施形態を示す。図示のように、このメモリモジュールは、図２Ａのメモリモジュール１８５とメモリコントローラ１８１との間と全く同じ１組の信号リンク（ＭＣＡ、ＤＱ、ＤＱＳ、ＤＭ、およびＲＣＡ）を介してメモリコントローラ３４３に結合することができ、したがってそのメモリモジュールと完全にピン互換があり得る。さらに、２つの終端制御リンクＴＣＡ、ＴＣＢのそれぞれが、（それぞれのランク内のメモリ装置ではなく）各メモリランク内の各メモリ装置に結合されることを除き、入力信号リンクは図２Ａに示すのと本質的に同じ方法で個々のメモリ装置３５０にルートすることができる。したがって詳細図３５２に示すように、各メモリ装置３５０は、ＴＣＡおよびＴＣＢ終端制御信号を受け取るためにそれぞれ結合される２つの終端制御入力ＴＣ１およびＴＣ２と、４つのあり得る終端制御状態のどれが終端制御信号によって伝えられるのかに応じて少なくとも３つのオンダイターミネーション設定、ＯＦＦ、Ｒ１、およびＲ２のうちの１つを選択する制御ロジック３６４とを含む（４つの状態のうちの１つは、例えば第４のオンダイターミネーション設定のために確保される）。より具体的には、制御ロジックは、両方の入力における終端制御信号が低（すなわちＴＣ１＝ＴＣ２＝０）の場合はオンダイターミネーションを無効にし（すなわちオンダイターミネーション回路３６９を信号リンクから切り離し、それにより高インピーダンス状態を信号リンクに与え）、さもなければ、２つの終端制御信号のどちらが発生するのかに応じて終端値Ｒ１またはＲ２をオンダイターミネーション回路３６９として適用できるようにする。先に述べたように、両方の終端制御信号が高（すなわちＴＣ１＝ＴＣ２＝‘１’）の場合に適用すべき終端設定は、（例えば入力ＣＳにおいてチップ選択信号をアサートすることにより、および／または１つもしくは複数の特定のコマンドを登録することによりそれ自体を動的にトリガすることができる）第３の終端抵抗のために例えば確保される。さらに、さらに他の終端設定を選択できるようにするために、１つまたは複数の追加の終端制御信号を各メモリ装置に与える（かつメモリモジュール３４５に与え、オンボードでルートする）ことができる。
オンダイターミネーションモードの選択について、マルチプレクサ３６６および制御ロジック３６４からのマルチプレクサ制御信号３６８に応答したマルチプレクサ３６６の出力選択により図４Ａに概念的に示す。代替的実施形態では、他の選択回路を使用してもよい。また、図示のように、そのいずれも無効にする（すなわちそれにより高インピーダンスを適用する）ことができるＲ１およびＲ２の終端インピーダンス設定を記憶するために、１つまたは複数のレジスタ３６５を設けることができる。終端モードの選択に応じて、適切な終端設定信号を終端回路３６９に適用して、指定したオンダイターミネーションを受信機３６７の入力において確立する。具体的に示さないが、双方向の信号伝送を可能にするために、（終端回路１９９の一部または全てを形成するプルダウン、プルアップ駆動素子を含むことができる）送信機を（例えば双方向のＤＱリンクおよびＤＱＳリンクに結合される）入力信号リンクに結合してもよい。
図４Ｂは、メモリコントローラ３４３により、図４Ａのデュアルランクメモリモジュール３４５内で有効にされ得る１組の例示的なオンダイターミネーションを示す。図示のように、メモリコントローラは、書込み先のランクに応じて４つのメモリランク内で様々な終端設定を有効にする（図面に示さないが、メモリコントローラは、メモリ読取操作中は全てのメモリランク内でオンダイターミネーションを無効にするとみなす）。より具体的には、図示の例では、書込み対象のランクを含むメモリモジュール内でソフト終端が望まれ、非選択メモリモジュール内でハード終端が望まれるとみなす。さらに、平衡したオンダイターミネーションを非選択メモリモジュール内でしか適用しない図２Ｂの実施形態とは対照的に、書込み対象のランクを含むメモリモジュールを含め、全てのメモリモジュール内で平衡したオンダイターミネーションを適用する。この操作は、図４Ａに関して詳述するメモリ装置のそれぞれの中でマルチビット、チップ選択非依存、マルチビット終端制御を行うことにより少なくとも部分的に可能となる。すなわち、チップ選択信号のアサートにより選択されていないメモリ装置内（すなわち非選択ランク内）でさえ少なくとも３つの異なるオンダイターミネーション状態（ＯＦＦ、Ｒ１、Ｒ２）を確立できるので、メモリコントローラは、メモリ装置の全てのランク内で（オンダイターミネーションを完全に無効にすることに加えて）ハードまたはソフトオンダイターミネーション状態を指定できるようになり、それにより、書込み対象のランクを含むモジュール内の複数のランク（または全てのランク）間でソフトオンダイターミネーションを平衡させる（または分散させもしくは共有させる）ことが可能になる。具体的に図４Ｂのテーブルを参照し、モジュール１のランクＡへの書込み中、メモリコントローラは、モジュール１の各ランク内でＲ２オンダイターミネーション状態を有効にすることにより、書込み対象のランクを含むメモリモジュール内で平衡したソフトオンダイターミネーションＲＳｏｆｔを確立する。この例では２つのランクがあるので、各ランク内のＲ２終端値は２ＲＳｏｆｔにプログラムされており、それにより、両方のオンダイターミネーション（すなわちランクＡのメモリ装置およびランクＢのメモリ装置内）を有効にするとき、所与の信号リンクに関してＲＳｏｆｔの正味終端インピーダンスをもたらす。図２Ｂの実施形態と同様に、メモリコントローラは、各非選択モジュール（この第１の例ではモジュール２）の各ランク内でＲ１オンダイターミネーション状態を有効にすることにより、非選択メモリモジュールのそれぞれの中で平衡したハードオンダイターミネーションを確立する。この場合もやはり、この例では２つのランクがあるので、各ランク内のＲ１終端値は２ＲＨａｒｄにプログラムされており、それにより、両方のオンダイターミネーションを有効にするとき、所与の信号リンクに関してＲＨａｒｄの正味終端をもたらす。
一実施形態では、正味ソフト終端ＲＳｏｆｔを例えば１２０オームとすることができ、したがって２ランクメモリモジュールでは、所望のソフト終端を確立するために、各ランクのメモリ装置が、所与の信号リンクに２４０オームの終端負荷を切替可能に結合できるようにすることができる。そのような実施形態では、正味ハード終端ＲＨａｒｄを例えば４０オームまたは６０オームとすることができ、したがって２ランクメモリモジュールでは、所望のハード終端を確立するために、各ランクのメモリ装置が、所与の信号リンクに８０オームまたは１２０オームの終端負荷を切替可能に結合できるようにすることができる。上記のインピーダンス値は単に例として与えたもので、代替的実施形態では、およびシステムの特性に応じて変わり得る。
図４Ｂを続けると、書込み対象のランク（または書込み先）が所与のメモリモジュールのランクＡから同一モジュールのランクＢに変わるとき、終端構成が変わらないままであることが見て取れる。書込み対象のランクがモジュール１からモジュール２に変わるとき、平衡したソフトオンダイターミネーションとハードオンダイターミネーションとがその２つのモジュール間で切り替わるが、他の点では上述の方法で遂行される（すなわち２ＲＳｏｆｔのソフト終端がモジュール２の各ランク内で有効にされ、２ＲＨａｒｄのハード終端がモジュール１の各ランク内で有効にされる）。
図４Ｃは、図４Ｂに示すモジュール平衡の終端構成を確立するために、メモリコントローラによって実行され得る例示的なシステム初期化操作を示す。最初に３８５で、メモリコントローラが、占有されたモジュールスロットの数（ＭＣ）および挿入された各メモリモジュールのメモリランクの数（ＲＣ）を求め、さらにモジュールインデックス（‘ｉ’）およびランクインデックス（‘ｊ’）をゼロに初期化する。したがって、図４Ｂの２モジュール、モジュール当たり２ランクの例から推論すると、モジュール数は１から所与のシステム内で利用可能なモジュールスロットの数に及ぶことができ、各メモリモジュール内に含まれるランク数は、独立に異なることができ（すなわちモジュールごとに異なるランク数）、１からメモリランクの実現可能な任意の数に及ぶことができる。逆に、３８５における操作の全てまたは一部を省略できるように、所与のシステムではモジュール数を固定することができ、かつ／またはモジュール当たりのランク数を固定することができる。いずれにせよメモリコントローラは、システム構成に関する情報（例えばモジュール数、各モジュール内に含まれるランク数）を、モジュールスロットをクエリすることにより、直列プレゼンス検出（ＳＰＤ）または他のオンモジュール記憶素子を読み取ることにより、他のシステムコンポーネント（例えば起動コード等を実行するプロセッサ）から情報を受け取ることにより、またはそうした情報を他の任意の方法で得ることにより、受け取ることができる。
図４Ｃを続けると、３８７で、メモリコントローラがモジュール［ｉ］、ランク［ｊ］の各メモリ装置の終端値Ｒ１をＲＣ＊ＲＨａｒｄになるように設定し、３８９で、メモリコントローラがモジュール［ｉ］、ランク［ｊ］の各メモリ装置の終端値Ｒ２をＲＣ＊ＲＳｏｆｔになるように設定し、ただし‘＊’は乗算を示し、‘ＲＣ’はモジュール［ｉ］のランク数であり、したがってそのモジュールに結合される所与の信号リンクを終端させるためにオンダイターミネーションを同時に有効にするメモリ装置の数である。先に論じたように、メモリコントローラは、モジュールコマンド／アドレスラインを介して１つまたは複数のレジスタ書込みコマンドを発行し、プログラムされているメモリランクに対してチップ選択信号（またはブロードキャスト命令に応答して複数のランクをプログラムする場合は複数のチップ選択信号）をアサートすることにより、メモリ装置のランク内で終端値Ｒ１およびＲ２を設定することができる。この終端値設定（すなわちオンダイターミネーションを有効にするとき適用すべきインピーダンスを表すビットパターン）は、モジュールコマンド／アドレスライン上で、またはデータリンク（例えばＤＱおよび／またはＤＭ）を介して部分的にもしくはその全体を伝送することもできる。いずれにせよ、アサートされた１つまたは複数のチップ選択信号によって選択されるメモリ装置は、指定の１つまたは複数のレジスタ内に終端値設定を記憶することによりレジスタ書込みコマンドに応答し、それによりレジスタプログラミング操作を達成する。
引き続き図４Ｃを参照し、ランクインデックスを３９１でインクリメントし、３９３で評価して、所与のモジュールの最後のランクがプログラムされているかどうかを判定する。最後のランクがまだプログラムされていない場合、プログラミング操作（すなわち終端値Ｒ１およびＲ２の設定）を新たなランクについて繰り返し、その後、３９１および３９３でランクインデックスをインクリメントして再度評価する。メモリモジュール［ｉ］の最後のランクがプログラムされていると判定すると（３９３における肯定的な判定）、３９５でモジュールインデックスをインクリメントし（かつランクインデックスをゼロにリセットし）、３９７で評価する。最後のモジュールのランクの終端設定がプログラムされていない場合、３８７、３８９、３９１、および３９３の操作を繰り返して次のメモリモジュールのランクを順にプログラムする。さもなければ、最後のモジュールがプログラムされている場合（３９７における肯定的な判定）、メモリモジュール内のオンダイターミネーション設定の初期化を完了したとみなす。
図２Ｃに関して論じたように、終端設定Ｒ１およびＲ２は、図示の２つの操作（３８７および３８９）の代わりに単一のレジスタ書込み操作でプログラムすることができる。また、所与のメモリモジュールのランク内、あるいは複数のメモリモジュールのランク内の終端設定は、共用のコマンドまたは１組のコマンド（例えば複数のチップ選択信号を同時にアサートすることにより複数のランクに有効にブロードキャストされるレジスタ書込みコマンド）によって同時にプログラムし、それにより、図示のランクごと、モジュールごとの例よりも少ないプログラミング操作で確立することができる。
図４Ｄは、挿入されたメモリモジュールのメモリ装置内の終端設定を初期化した後、図４Ａに示すメモリコントローラによって実行され得る例示的な書込み操作を示す。４０５で、メモリコントローラが、モジュール［ｉ］（すなわち書込み対象のランクを含むメモリモジュール）に対して終端制御信号ＴＣＢをアサートし、終端制御信号ＴＣＡをデアサートし、４０７で、メモリコントローラが、モジュール［ｉ］以外の各モジュール（すなわち各非選択メモリモジュール）に対して終端制御信号ＴＣＡをアサートし、終端制御信号ＴＣＢをデアサートする。この操作により、ＲＳｏｆｔの正味オンダイターミネーションインピーダンスを書込み対象のランクを含むモジュール内に適用し、ＲＨａｒｄの正味オンダイターミネーションインピーダンスを各非選択モジュール内に適用した状態で、平衡した複数装置によるオンダイターミネーションが全てのメモリモジュール内で有効にされる。したがって、４０９に示すように書込みコマンドを実行すると、データ関連リンクは、書込み対象のランクを含むモジュール内ではソフト終端インピーダンスによって終端され、他のモジュールのそれぞれの中ではハード終端インピーダンスによって終端される。平衡したオンダイターミネーションにより、他の信号リンク（例えばＭＣＡリンク）もさらに（または代わりに）終端させることができる。また、図４Ｄには一連の操作（４０５、４０７、４０９）を示すが、これらの操作のそれぞれは同時に（すなわち時間の点で少なくとも部分的に重複して）または任意の順序で実行することができる。例えば、各メモリモジュールのＴＣＡ信号およびＴＣＢ信号の状態は、メモリコントローラにより同時に確立され得る。また、メモリコントローラは、終端制御信号の状態を設定する前に、設定するのと同時に、または設定した後にメモリ書込みコマンドを出力することができる。
上記で論じたように、メモリコントローラは、それぞれの書込み操作の後、終端制御信号をデアサートされた状態にリセットし、または入力コマンドストリームによって命令される場合にのみ終端制御信号の状態を変更することができる。したがって、複数の２ランクメモリモジュールによって占有されたシステムでは、メモリコントローラは、所与のメモリモジュールのランクへの書込み中、図４Ｂに応じて（すなわち信号ＴＣＡおよびＴＣＢの終端状態を設定することにより）終端構成を確立し、次のメモリアクセス操作が同じメモリモジュール内のランク（すなわちそのメモリモジュール上の同じランクまたは異なるランク）を対象とするものであると判断すると、それらの終端設定を変えないままにしておくことができる。所与のモジュールのランクＡへの書込みの後、例えば続いて起こるメモリアクセス操作が同じメモリモジュールのランクＢへの書込みである場合、図４Ｅの一連の連続書込み操作４２１、４２３、４２５（所与のモジュールのランクＡ、ランクＡ、およびランクＢへの書込み）によって示すように、メモリコントローラは終端制御信号の状態を維持し、それにより、訂正したオンダイターミネーション構成を確立するためにさもなければ引き起こされる可能性があるオーバーヘッド（例えば待ち時間）を回避することができる。
図５は、上述のオンダイターミネーション回路（例えば図２Ａの終端回路１９９、および／または図４Ａの終端回路３６９）を実装するために使用することができる終端／駆動回路４５０の一実施形態を示す。図示のように終端／駆動回路４５０は、制御ロジック４５１と、信号受信中はオンダイターミネーション回路、信号伝送中は信号出力ドライバの役割を代替的に果たすことができるリンク装荷（link-loading）回路４５３とを含む。制御ロジック４５１は、図２Ａおよび図４Ａに示す制御ロジック要素（すなわち要素１９４および３６４）の中に含めることができ、図示の実施形態では、伝送イネーブル信号ＴｘＥｎ、伝送データ信号ＴｘＤ、書込みイネーブル信号ＷＥ、チップ選択信号ＣＳ、１つまたは複数の終端制御信号ＴＣ１（およびオプションでＴＣ２）、ならびに終端値設定ＴＶ１およびＴＶ２を受け取る。受信専用（単方向）の信号リンクに結合される場合、制御ロジックに伝送イネーブル信号および伝送データ信号を提供する必要はない（この場合、回路４５０は専らオンダイターミネーション回路の役割を果たすことができる）。また、終端／駆動回路４５０が、チップ選択信号または書込みイネーブル信号の状態に関係なく（例えば専ら終端制御信号に基づいて）終端負荷を適用する場合、チップ選択信号および書込みイネーブル信号も制御ロジック４５１に提供する必要がない。
終端／駆動回路４５０は、伝送イネーブル信号ＴｘＥｎがアサートされるときはプッシュプル出力ドライバの役割を果たし、伝送イネーブル信号がデアサートされるときにオンダイターミネーション機能に切り替わる。より具体的には、伝送イネーブル信号がアサートされるとき、制御回路は、伝送データ状態（ＴｘＤ）に応じてプルアップおよびプルダウンスイッチバンク（４５７ａおよび４５７ｂ）内のスイッチング素子を選択的に有効にして、伝送データを表す所望の出力信号を確立する（電流をソースまたはシンクし、それにより信号電流がリンク入出力（Ｉ／Ｏ）ノード４６０を介して流れることを可能にする）。伝送イネーブル信号がデアサートされるとき、制御回路は１つまたは複数の終端制御信号、終端値信号、ならびにオプションでチップ選択信号および書込みイネーブル信号の状態に応じて、同じプルアップおよびプルダウンスイッチバンク内のスイッチング素子を選択的に有効にして、リンクＩ／Ｏノード４６０に所望のオンダイターミネーション負荷を切替可能に結合する。
図示の特定の実施形態では、スイッチバンク４５７ａは、リンクＩ／Ｏノード４６０と上側供給電圧Ｖ＋（例えばＶＤＤやＶＤＤＩＯ）との間に並列に結合される１組のＰ−ＭＯＳ（Ｐ型金属酸化膜半導体）トランジスタ４５８によって実装されるのに対し、スイッチバンク４５７ｂは、リンクＩ／Ｏノード４６０と下側供給電圧Ｖ−（例えば接地、ＶＳＳ、ＶＳＳＩＯ）との間に並列に結合される１組の相手側Ｎ−ＭＯＳ（Ｎ型ＭＯＳ）トランジスタ４５９によって実装される。Ｐ−ＭＯＳトランジスタおよびＮ−ＭＯＳトランジスタのゲートは、制御ロジック４５１がイネーブル信号線４５５ａ、４５５ｂ上でアサートし、デアサートするそれぞれのイネーブル信号によって制御され、それにより、Ｎ−ＭＯＳトランジスタおよび／またはＰ−ＭＯＳトランジスタの所望の組合せを導電状態（または部分的な導電状態）に切り替え、伝送／終端回路内で所望の伝送状態および／または終端状態を確立することを可能にする。より具体的には、導電状態に切り替えられるＰ−ＭＯＳトランジスタの数が上側供給電圧Ｖ＋とリンクＩ／Ｏノード４６０との間の有効負荷を制御するため、電流ソース伝送状態が要求される場合（例えばＴｘＥｎ＝１、ＴｘＤ＝１）、上側信号供給電圧ノードと信号Ｉ／Ｏノードとの間で低いまたは極僅かなインピーダンスを達成するために、スイッチバンク４５７ａ内の所定数のＰ−ＭＯＳトランジスタを導電状態に切り替える一方で、下側信号供給電圧ノードを信号Ｉ／Ｏノードから切り離すために、スイッチバンク４５７ｂ内の全てのＮ−ＭＯＳトランジスタを同時に非導電状態に切り替えることができる。逆に、電流シンク伝送状態が要求される場合（例えばＴｘＥｎ＝１、ＴｘＤ＝０）、所定数のＮ−ＭＯＳトランジスタを導電状態に切り替えることができ、全てのＰ−ＭＯＳトランジスタを非導電状態に切り替えることができる。所与の出力信号を確立するためにオンにするＮ−ＭＯＳトランジスタおよびＰ−ＭＯＳトランジスタの厳密な数は固定することができ、またはシステム製造中にもしくはシステム実行時の間に較正することができる。較正の場合、（例えば図２Ａのレジスタ１９５または図４Ａのレジスタ３６５に対応する）１つまたは複数のオンチッププログラム可能レジスタ４６１は、所与のスイッチバンク４５７ａ、４５７ｂ内のトランジスタのどれを、および／または何個をデータ伝送中に有効にすべきかを制御する値を記憶するためのフィールドを含み、それにより信号駆動強度を実行時較正操作で調節可能にすることができる。
非伝送モードが信号伝達されるが（例えばＴｘＥｎ＝０）、他の入力制御信号（ＴＣ１、ＴＣ２、ＣＳ、および／またはＷＥ）がオンダイターミネーションを有効にすべきだと指示する場合、制御ロジック４５１は、所望のオンダイターミネーションインピーダンスを確立するために、スイッチバンク４５７ｂ内のＮＭＯＳトランジスタ４５９のサブセット、およびスイッチバンク４５７ａ内のＰ−ＭＯＳトランジスタ４５８のサブセットを導電状態（または部分的な導電状態）に切り替えることにより終端モードに移行する。一実施形態では、終端モード中にオンにするＮ−ＭＯＳトランジスタおよびＰ−ＭＯＳトランジスタのサブセットは、制御ロジック４５１に与えられる終端値設定ＴＶ１およびＴＶ２の一方、したがって１つまたは複数のレジスタ４６１内にプログラムされる２つの終端設定（ＴＳｅｔ１、ＴＳｅｔ２）の一方によって制御される。例えば図２Ａによる一実施形態では、終端制御信号ＴＣ１（ＴＣ２は省くことができる）がアサートされ、チップ選択信号（ＣＳ）または書込みイネーブル信号（ＷＥ）がデアサートされる（すなわち終端制御信号がアサートされるが、メモリ装置に書込み操作が行われない）場合、終端値設定ＴＶ１を使ってスイッチバンク４５７ａ／４５７ｂ内のトランジスタを選択的にオンにする。そのような実施形態では、終端制御信号、チップ選択信号、および書込みイネーブル信号の全てがアサートされる場合（および１つまたは複数のモードレジスタ内で書込み中の代わりの終端（alternate-termination-under write）が有効にされる場合）、終端値設定ＴＶ２を使ってスイッチバンク４５７ａ／４５７ｂ内のトランジスタを選択的にオンにし、それにより、メモリ装置に書込み操作が行われるときに代わりのオンダイターミネーション値を適用できるようにすることができる。終端制御信号がデアサートされる場合、例えばメモリ読取操作中のように、オンダイターミネーションモードを無効（例えば上記で論じたＯＦＦ状態）にすることができる。
図４Ａによるメモリ装置の一実施形態では、終端制御信号ＴＣ１およびＴＣ２の状態に応じてオンダイターミネーション値を制御するために、終端値設定ＴＶ１およびＴＶ２を代わる代わる選択する（すなわちスイッチバンク４５７ａ／４５７ｂ内のトランジスタのそれぞれの組合せを選択的にオンにする）ことができる。例えばＴＣ１が高であり、ＴＣ２が低の場合、ＴＶ１を選択してオンダイターミネーションを制御することができ、それらの状態が反転される場合（ＴＣ２が高、ＴＣ１が低）、ＴＶ２を選択してオンダイターミネーションを制御することができる。終端制御信号のどちらも高でない場合はオンダイターミネーションを無効にすることができる。
一実施形態では、終端設定ＴＣ１およびＴＣ２（すなわち終端値設定ＴＶ１およびＴＶ２に対応する）を、４６４に示すように基礎終端および基礎終端のスケール変更版（例えば基礎終端ＲＢＡＳＥ、およびスケール変更した終端ＲＢＡＳＥ／２、ＲＢＡＳＥ／３、ＲＢＡＳＥ／４、ＲＢＡＳＥ／６、ＲＢＡＳＥ／８等）のいずれかになるようにプログラムすることができる。一例として、基礎終端は、スイッチバンク４５７ａ内の単一のＰ−ＭＯＳトランジスタおよびスイッチバンク４５７ｂ内の単一のＮ−ＭＯＳトランジスタをオンにすることによって確立することができ、基礎終端の各スケール変更版は、（少なくともオンにされた複数のトランジスタによって達成される有効トランジスタ幅の観点から）変倍した数のＰ−ＭＯＳトランジスタおよびＮ−ＭＯＳトランジスタをオンにすることによって確立される。したがって、ＲＢＡＳＥ／２は、バンク４５７ａおよび４５７ｂのぞれぞれの中の２つのトランジスタをオンにすることによって達成することができ、ＲＢＡＳＥ／３は、バンク４５７ａおよび４５７ｂのぞれぞれの中の３つのトランジスタをオンにすることによって達成することができ、その後も同様である。さらに、例えば内部および／または外部の抵抗体（例えば高精度抵抗）を参照することにより、利用可能な終端のいずれかまたは全てを較正することができ、その場合漸増的な調節は、有効にするトランジスタの厳密な数によって実現することができる（例えばスイッチバンク４５７ａまたは４５７ｂ内に示す所与のトランジスタは、イネーブル信号線４５５ａ／４５５ｂの共通の線により部分的に制御され、それぞれの較正ビットにより部分的に制御される複数の並列トランジスタによって実装することができ、関与可能な並列トランジスタの数を較正ビットによって事実上調整できるようにする）。
引き続き図５を参照し、代替的実施形態では、終端の強度を決定するために様々なまたは追加の係数を適用した状態の、４６４に示すよりも多いまたは少ない終端設定を適用することができる。また、終端設定ＴＳｅｔ１およびＴＳｅｔ２のいずれかまたは両方を、終端設定の完全セットのサブセットに限定することができる。信号システムの所与の状態下で適用すべき厳密な終端値は、許容できる決まった数のイネーブル信号の組合せの１つを選択することにより、または製造時もしくは実行時の検査（較正）により確立することができる。例えば、決まった数の終端設定のうちの１つを製造時または実行時の間に決定し（または事前に選択し）、プログラムされたプロセッサなどの制御装置により、レジスタ４６１の１つまたは複数の他のフィールド内にプログラムすることができる。あるいは、様々な終端設定について信号品質メトリクを評価して、そのメトリクの最大化された（またはほぼ最大化された）値をもたらす１つまたは複数の終端設定を識別し、選択可能にすることができる。さらに、スイッチバンク４５７ａまたは４５７ｂのいずれか一方の中の個々のトランジスタ（または他のスイッチング素子）を同一であるものとして示すが、それぞれのイネーブル信号線３７５ａ、３７５ｂによって制御されるトランジスタは、１組の加重スイッチングトランジスタを確立するために、異なるように大きさを決めることができる（例えば異なるように大きさが決められたフットプリントを有し、かつ／または共通に結合されたゲートを有する様々な数の連動トランジスタによって形成される）。例えば、２Ｎ−１の異なるインピーダンス設定を選択できるようにするために、１組のＮの２進加重スイッチングトランジスタ（最も小さいものはユニットサイズ‘ｘ’を有し、その後にサイズ２ｘ、４ｘ、８ｘ、．．．、２Ｎ−１ｘを有するトランジスタが続く）を設け、それぞれのイネーブル信号によって制御することができる。
本明細書に開示する様々な回路は、コンピュータ援用設計ツールを用いて記述でき、それらの挙動、レジスタ転送、論理コンポーネント、トランジスタ、レイアウトジオメトリ、および／または他の特性に関して様々なコンピュータ可読媒体の中に具体化されるデータおよび／または命令として表現（または表示）し得ることに留意すべきである。かかる回路表現が実現可能なファイルおよび他のオブジェクトのフォーマットには、これだけに限定されないが、Ｃ、ベリログ、ＶＨＤＬなどの挙動言語をサポートするフォーマット、ＲＴＬのようなレジスタレベル記述言語をサポートするフォーマット、ＧＤＳＩＩ、ＧＤＳＩＩＩ、ＧＤＳＩＶ、ＣＩＦ、ＭＥＢＥＳなどのジオメトリ記述言語をサポートするフォーマット、および他の任意の適切なフォーマットおよび言語が含まれる。かかるフォーマットされたデータおよび／または命令を具体化できるコンピュータ可読媒体には、これだけに限定されないが、様々な形態のコンピュータ記憶媒体（例えばそのように独立に分散され、またはオペレーティングシステム内の「所定の位置（in situ）」に記憶される、光、磁気、または半導体記憶媒体）が含まれる。
１つまたは複数のコンピュータ可読媒体を介してコンピュータシステム内で受け取る場合、上記の回路のかかるデータおよび／または命令ベースの表現は、これだけに限定されないが、ネットリスト生成プログラム、プレイスアンドルートプログラムなどを含む１つまたは複数の他のコンピュータプログラムの実行と連携して、コンピュータシステム内の処理エンティティ（例えば１つまたは複数のプロセッサ）によって処理されて、かかる回路の物理的具現の表現または画像を生成することができる。その後、かかる表現または画像は、装置製造プロセスにおいて回路の様々なコンポーネントを形成するために使用される１つまたは複数のマスクの生成を可能にすることにより、例えば装置製造において用いることができる。
上述した説明および添付図面では、本発明の完全な理解を提供するために特定の用語および図面の記号を記載した。場合によっては、それらの用語および記号は、本発明を実施するのに必要ではない具体的詳細を暗示し得る。例えば、特定の数のビット、信号経路の幅、信号周波数または動作周波数、コンポーネント回路またはコンポーネント装置等のいずれも、代替的実施形態では上述したものと異なることができる。他の例では、本発明を不必要に曖昧にするのを避けるために、よく知られている回路および装置はブロック図形式で示した。さらに、集積回路装置または内部回路素子もしくはブロック間のリンクまたは他の相互接続は、バスとしてまたは単一の信号線として示すことができる。バスのそれぞれは代わりに単一の信号線とすることができ、単一の信号線のそれぞれは代わりにバスとすることができる。どのように図示しまたは説明しようとも、信号および信号リンクはシングルエンド型または差動型とすることができる。信号駆動回路は、信号駆動回路と信号受信回路との間に結合される信号線上の信号をアサートする（または文脈により明確に述べられ、もしくは暗に示される場合はデアサートする）とき、信号受信回路に信号を「出力する」と言われる。表現「タイミング信号」は、本明細書では集積回路装置内の１つまたは複数の動作のタイミングを制御する信号を指すために使用し、クロック信号、ストローブ信号などが含まれる。「クロック信号」は、本明細書では１つまたは複数の集積回路装置上の回路間の動作を調整するために使用される周期的なタイミング信号を指すために使用した。「ストローブ信号」は、本明細書では、ストローブを受ける装置または回路への入力にデータがあることを目立たせるために遷移し、したがってバーストデータの伝送中は周期性を示し得るが、さもなければ（停止状態または他の限られたプリアンブル遷移もしくはポストアンブル遷移から離れる遷移を除き）、データ伝送がないときは定常状態を保つタイミング信号を指すために使用した。用語「結合」は、本明細書では、直接接続ならびに１つまたは複数の介在する回路もしくは構造を介した接続を表すために使用した。集積回路装置「プログラミング」には、例えばこれだけに限定されないが、ホスト命令に応答して制御値を装置内のレジスタまたは他の記憶回路内にロードし、それによりその装置の動作的な側面を制御すること、ワンタイムプログラミング操作（例えば、装置の製造中に構成回路内のヒューズを飛ばすこと）により装置構成を確立し、またはその装置の動作的な側面を制御すること、および／または装置の１つもしくは複数の選択されたピンもしくは他の接点構造を基準電圧線に接続して（ストラッピングとも呼ばれる）、特定の装置構成またはその装置の動作的な側面を確立することが含まれ得る。用語「例示的」および「実施形態」は、好ましいことまたは要件ではなく例を表すために使用した。
本発明をその特定の実施形態に関して説明してきたが、より広い趣旨および範囲から逸脱することなしに様々な修正および変更を加えてもよいことが明らかであろう。例えば、任意の実施形態の特徴または側面を、他の任意の実施形態と組み合わせて、または相手側の特徴もしくは側面に代えて、少なくとも実施可能な場合に適用することができる。したがって本明細書および諸図面は、限定的意味ではなく例示的意味とみなすべきである。

Claims (25)

  1. メモリモジュール上に配置され、信号リンクに共通して結合される第１のメモリ装置および第２のメモリ装置を含むメモリ装置を制御する方法であって、
    前記第１のメモリ装置が、前記信号リンクに第１の終端負荷を切替可能に結合できるようにするステップと、
    前記第１のメモリ装置が、前記信号リンクに前記第１の終端負荷を切替可能に結合できるようにするステップと同時に、前記第２のメモリ装置が、前記信号リンクに第２の終端負荷を切替可能に結合できるようにするステップと
    を含む方法。
  2. 前記信号リンクに前記第１の終端負荷および第２の終端負荷が結合されている間、第１の信号電流が前記信号リンクを介して流れることを可能にするステップをさらに含み、前記信号電流の第１の部分は前記第１の終端負荷を流れ、前記信号電流の第２の部分は前記第２の終端負荷を流れる、請求項１に記載の方法。
  3. 前記第１の部分および第２の部分が実質的に等しく、合計が前記第１の信号電流になる、請求項２に記載の方法。
  4. 前記第１のメモリ装置が、前記信号リンクに第１の終端負荷を切替可能に結合できるようにするステップが、前記第１のメモリ装置に結合されるが前記第２のメモリ装置には結合されない第１の終端制御信号をアサートするステップを含み、前記第２のメモリ装置が、前記信号リンクに第２の終端負荷を切替可能に結合できるようにするステップが、前記第２のメモリ装置に結合されるが前記第１のメモリ装置には結合されない第２の終端制御信号をアサートするステップを含む、請求項１に記載の方法。
  5. 前記第１のメモリ装置が、前記信号リンクに第１の終端負荷を切替可能に結合できるようにするステップ、および前記第２のメモリ装置が、前記信号リンクに第２の終端負荷を切替可能に結合できるようにするステップが、あらかじめ定められた状態の第１の終端制御信号および第２の終端制御信号を、前記第１のメモリ装置および前記第２のメモリ装置のそれぞれに出力するステップを含む、請求項１に記載の方法。
  6. 前記第１のメモリ装置および第２のメモリ装置が、前記信号リンクに前記第１の終端負荷および第２の終端負荷を切替可能に結合できるようにするステップが、前記第１の終端負荷と第２の終端負荷との積を前記第１の終端負荷と第２の終端負荷との和で割ったものに実質的に等しい正味終端負荷を確立する、請求項１に記載の方法。
  7. 前記第１の終端負荷および前記第２の終端負荷が実質的に等しい、請求項１に記載の方法。
  8. 前記第１のメモリ装置および第２のメモリ装置に共通して結合される１つまたは複数のコマンド信号リンクを介してメモリ書込みコマンドを出力するステップと、
    前記信号リンクを介して書込みデータ値を出力するステップと、
    前記第１のメモリ装置および第２のメモリ装置が、前記信号リンクに前記第１の終端負荷および第２の終端負荷を結合できるようにするステップと同時に、前記第２のメモリ装置ではなく前記第１のメモリ装置が、前記メモリ書込みコマンドに応答して前記書込みデータ値を記憶できるようにするために、それぞれの状態の第１のチップ選択信号および第２のチップ選択信号を出力するステップと
    をさらに含む、請求項１に記載の方法。
  9. それぞれの状態の前記第１のチップ選択信号および第２のチップ選択信号を出力するステップが、前記第１のメモリ装置に結合されるが前記第２のメモリ装置には結合されない第１のチップ選択リンクを介して前記第１のチップ選択信号を出力するステップと、前記第１のメモリ装置に結合されるが前記第２のメモリ装置には結合されない第２のチップ選択リンクを介して前記第２のチップ選択信号を出力するステップとを含む、請求項８に記載の方法。
  10. 前記メモリモジュールが、前記メモリモジュールをコネクタの中に着脱可能に挿入できるようにするためのモジュール基板および端子を含む、請求項１に記載の方法。
  11. 前記信号リンクが別のメモリモジュール上に配置される第３のメモリ装置にさらに結合され、前記方法が
    前記第３のメモリ装置にメモリ書込みコマンドを出力するステップと、
    前記第１のメモリ装置および第２のメモリ装置が、前記信号リンクに前記第１の終端負荷および第２の終端負荷を結合できるようにするステップと同時に、前記信号リンクを介して前記第３のメモリ装置に書込みデータ値を出力するステップであって、前記第３のメモリ装置は前記メモリ書込みコマンドに応答して前記書込みデータ値を記憶する、出力するステップと
    をさらに含む、請求項１に記載の方法。
  12. 別のメモリモジュール上に配置される第３のメモリ装置が前記信号リンクに結合される、請求項１に記載の方法。
  13. 前記第３のメモリ装置と同じ他のメモリモジュール上に配置される第４のメモリ装置が前記信号リンクに結合され、前記方法が
    前記第１のメモリ装置および第２のメモリ装置が、前記信号リンクに前記第１の終端負荷および第２の終端負荷のそれぞれを切替可能に結合できるようにするステップと同時に、前記第３のメモリ装置が、前記信号リンクに第３の終端負荷を切替可能に結合できるようにするステップと、
    前記第１のメモリ装置、第２のメモリ装置、および第３のメモリ装置が、前記信号リンクに前記第１の終端負荷、第２の終端負荷、および第３の終端負荷のそれぞれを切替可能に結合できるようにするステップと同時に、前記第４のメモリ装置が、前記信号リンクに第４の終端負荷を切替可能に結合できるようにするステップと
    をさらに含む、請求項１２に記載の方法。
  14. 前記第１の終端負荷は前記第２の終端負荷と実質的に等しくなるように構成され、前記第３の終端負荷は前記第４の終端負荷と実質的に等しくなるように構成されるが、前記第１の終端負荷は前記第３の終端負荷とは実質的に異なるように構成される、請求項１３に記載の方法。
  15. 前記第１の終端負荷および第２の終端負荷それぞれのインピーダンスを制御する第１の値および第２の値により、前記第１のメモリ装置および第２のメモリ装置内のレジスタをプログラムするために、前記第１のメモリ装置および第２のメモリ装置に１つまたは複数のコマンドを出力するステップをさらに含む、請求項１に記載の方法。
  16. 第１の複数のメモリ装置と、
    第２の複数のメモリ装置と、
    第１のチップ選択信号および第２のチップ選択信号を受け取るための第１のチップ選択入力および第２のチップ選択入力であって、前記第１のチップ選択入力は前記第１の複数のメモリ装置の各メモリ装置に結合され、前記第２のチップ選択入力は前記第２の複数のメモリ装置の各メモリ装置に結合される、第１のチップ選択入力および第２のチップ選択入力と、
    前記第１の複数のメモリ装置の各メモリ装置および前記第２の複数のメモリ装置の各メモリ装置に結合され、第１の終端制御信号を受け取るための第１の終端制御入力であって、前記第１の複数のメモリ装置および第２の複数のメモリ装置の各メモリ装置は、前記第１の終端制御信号に応答してオンダイターミネーションを達成するための回路を含む、第１の終端制御入力と
    を含むメモリモジュール。
  17. データ信号入力をさらに含み、オンダイターミネーションを達成するために、前記第１の複数のメモリ装置のメモリ装置のオンダイターミネーション要素が前記第１の終端制御信号に応答して前記データ信号入力に切替可能に結合され、オンダイターミネーションを達成するために、前記第２の複数のメモリ装置の第２のメモリ装置のオンダイターミネーション要素が前記第１の終端制御信号に応答して前記データ信号入力に切替可能に結合される、請求項１６に記載のメモリモジュール。
  18. 前記第１のメモリ装置および第２のメモリ装置内の前記オンダイターミネーション要素が、前記オンダイターミネーション要素のいずれか単独の終端インピーダンスの半分にほぼ等しい正味終端インピーダンスを達成する、請求項１６に記載のメモリモジュール。
  19. 前記第１の複数のメモリ装置の各メモリ装置および前記第２の複数のメモリ装置の各メモリ装置に結合される、第２の終端制御入力をさらに含む、請求項１６に記載のメモリモジュール。
  20. 前記第１の終端制御信号に応答してオンダイターミネーションを達成するための前記回路が、前記第１の終端制御信号に応答して、および前記第２の終端制御入力を介して受け取られる第２の終端制御信号に応答して前記オンダイターミネーションを達成するための回路を含む、請求項１９に記載のメモリモジュール。
  21. 前記第１の終端制御信号に応答して、および前記第２の終端制御信号に応答して前記オンダイターミネーションを達成するための前記回路が、（ｉ）前記第１の終端制御信号および第２の終端制御信号が第１の終端状態を指示する場合は第１の終端負荷を適用し、（ｉｉ）前記第１の終端制御信号および第２の終端制御信号が第２の終端状態を指示する場合は第２の終端負荷を適用し、（ｉｉｉ）前記第１の制御信号および第２の制御信号が第３の終端状態を指示する場合は前記オンダイターミネーションを無効にするための回路を含む、請求項２０に記載のメモリモジュール。
  22. メモリモジュール上に配置され、信号リンクに共通して結合される第１のメモリ装置および第２のメモリ装置を含むメモリ装置を制御するためのメモリコントローラであって、
    前記信号リンク上に信号を出力するための信号出力ドライバと、
    前記第１のメモリ装置および第２のメモリ装置が、前記信号リンクに第１の終端負荷および第２の終端負荷のそれぞれを同時に切替可能に結合できるようにするための回路と
    を含むメモリコントローラ。
  23. 前記信号リンクを介して前記信号を出力するための前記信号出力ドライバは、第１の信号電流が前記信号リンクを介して流れることを可能にするための回路を含み、前記信号リンクに前記第１の終端負荷および第２の終端負荷が結合され、前記信号電流の第１の部分は前記第１の終端負荷を流れ、前記信号電流の第２の部分は前記第２の終端負荷を流れる、請求項２２に記載のメモリコントローラ。
  24. 前記第１のメモリ装置および第２のメモリ装置が、前記信号リンクに前記第１の終端負荷および第２の終端負荷のそれぞれを同時に切替可能に結合できるようにするための前記回路が、前記第１のメモリ装置および第２のメモリ装置の一方に第１の終端制御信号をアサートし、前記第１のメモリ装置および第２のメモリ装置のもう一方に第２の終端制御信号をアサートするための回路を含む、請求項２３に記載のメモリコントローラ。
  25. 信号リンクを介してメモリモジュールに結合するための集積回路装置であって、前記メモリモジュールは第１のメモリ装置および第２のメモリ装置を含む、集積回路装置であり、
    前記信号リンク上に信号を出力するための手段と、
    前記第１のメモリ装置および第２のメモリ装置が、前記信号リンクに第１の終端負荷および第２の終端負荷のそれぞれを同時に切替可能に結合できるようにするための手段と
    を含む集積回路装置。
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