JP6546790B2 - 補聴器のためのインターフェース回路及び方法 - Google Patents

Description

本開示は、補聴器に関する。より詳しくは、本開示は、複数の集積電子回路を備える補聴器に関する。

現代の補聴器は、補聴器の物理的サイズをできる限り小さく保ちながら、補聴器の所望の機能を果たすのに必要な回路を収容するために、超大規模集積電子回路を備える。これは、補聴器の半導体コンポーネントを含有するチップ又はダイもまた、補聴器筺体内にちょうど収めるために、できる限り小さくしなければならないことを意味する。同時に、回路は、補聴器に電力を供給する電池の寿命を長くするために、電力をできる限り少ししか使用しないように最適化する必要がある。

いくつかの実際的な問題のために、回路をいくつかのシリコン・ダイに分散させて、例えばチップごとにボンディングされた電気的接続の形で、異なるシリコン・ダイ又はチップ上に存在する回路の部分間に相互接続を提供することが、しばしば必要である。これらのボンディングのためのインターフェース終端は、パッドを示すより大きい金属化エリアとして各チップ上に提供される。アセンブリの際に、同じ基板上の異なるチップのパッドは、ボンディング・ワイヤによって、例えばボンディング・ワイヤをパッドにはんだ付け又は超音波溶接し、ワイヤ端部とパッドとの間に電気的接続を形成することによって、相互接続される。アセンブリ工程で使用されるワイヤ及びパッドは通常、腐食に耐える金又は他の貴金属から作られる。デジタル信号を確実に個別のチップ間で転送する場合、主にインターフェース・パッドならびに関連するコンポーネント及び接続によって持ち込まれる寄生容量のために、通常多くの電力が、チップで消費される。チップ上に存在する半導体素子は典型的には、静電放電（ＥＳＤ）に敏感なＭＯＳＦＥＴトランジスタであるので、特別なＥＳＤ保護回路を含めることもまた、チップを他のチップに又は周辺コンポーネントに接続するときに必須である。しかしながら、ＥＳＤ保護回路もまた、インターフェース・パッド回路の寄生容量に寄与する。

デジタル補聴器回路は、例えばパワー・オン・リセットが行われている間（このときパッドは、通常の動作のために使用される論理電圧レベルよりも高い初期論理電圧レベルでの電気通信を一時的に提供することがある）、二以上の論理電圧レベルで動作できること好ましい。回路のすべての部分が通常の動作をしているときは、パッドが提供する電圧レベルは低いことが好ましく、例えば初期電圧レベルの半分の電圧まで下げられてもよい。従って、インターフェース・パッドは、必要なときはいつでも、これらの電圧をそれに接続された回路に伝達することができなければならない。補聴器回路のための論理電圧レベルは、０．５ボルトから約３ボルトに及ぶこともある。

半導体チップ・コンポーネントからの電気信号を、半導体チップ・コンポーネントの外部のコンポーネントに伝達するように構成されるインターフェース・パッド回路が考案される。インターフェース・パッド回路は、制御回路と、複数の半導体素子と、接続パッドとを備える。複数の半導体素子の各々の半導体素子は、バルク端子を有し、制御回路によって制御され、論理ゼロ電圧レベル及び複数の特定の非ゼロ論理電圧レベルを接続パッドに提供するように構成される。複数の提供される論理電圧レベルの最高電圧レベルは、非ゼロ論理電圧レベルを提供する各々の半導体素子のバルク端子に印加される。

この構成は、強化された駆動力及び複数の異なる非ゼロ論理電圧レベルを提供する能力をチップに与える。インターフェース・パッド回路の一つ又は複数の実施形態では、ＭＯＳＦＥＴトランジスタの形での三つの半導体素子の組は、要求に応じて高い電圧レベル又は低い電圧レベルをインターフェース・パッドに提供するために、論理制御回路によって制御される。第１のＰＭＯＳトランジスタは、高い電圧レベルを制御し、ＮＭＯＳトランジスタは、論理「ゼロ」電圧レベル（すなわち、０ボルト）を制御し、第２のＰＭＯＳトランジスタは、低い電圧レベルを制御する。ＮＭＯＳトランジスタ及び第１のＰＭＯＳトランジスタは両方とも、トランジスタのしきい値能力を保つために、それらのバルク端子がそれぞれのソース端子に恒久的に接続されている。しかしながら、第２のＰＭＯＳトランジスタは、そのバルク端子が高い電圧レベルに接続されている。３つのトランジスタはすべてそれらのドレイン端子がパッド出力端子に接続されており、所望された論理電圧をそれに接続された外部コンポーネントに提供する。

仮に低い電圧レベルを提供する第２のＰＭＯＳトランジスタでも、第１のＰＭＯＳトランジスタと同様にそのソース端子がそのバルク端子に接続されているならば、この構成は、低い電圧と高い電圧との間の電圧差が第２のＰＭＯＳトランジスタのしきい値電圧Ｖ_Ｔを超えることに起因して、第１のＰＭＯＳトランジスタがオンになり、第２のＰＭＯＳトランジスタがオフになるときはいつでも、第２のＰＭＯＳトランジスタに存在するドレイン−バルク・ダイオードが、電流を通すという状況につながることになる。従って、第２のＰＭＯＳトランジスタのバルク端子は、ドレイン端子とバルク端子との間の電圧差をしきい値電圧よりも小さくするために、高い電圧に接続する必要がある。しかしながら、この構成は、第２のＰＭＯＳトランジスタのしきい値電圧の低下につながる。

高いバルク電圧ポテンシャルから生じる第２のＰＭＯＳトランジスタのしきい値の低下を防ぐために、この実施形態は、バルク電圧が今はトランジスタのソース電圧よりも高いという事実に起因して、特別に設計されたＰＭＯＳトランジスタを利用する必要がある。第２のＰＭＯＳトランジスタのしきい値が、低下するときは、トランジスタのドレイン−ソースのオン抵抗Ｒ_ＤＳをその最大許容値より低く保つために、トランジスタは、物理的にはるかにより広く（最悪の場合で１５倍に至るまで広く）しなければならない。

スイッチング回路の動的所要電力は、次式によって与えられる。

ここでＶは、論理「１」電圧レベルを示し、ｆは、スイッチング周波数であり、Ｃは、スイッチング回路の静電容量である。ここでいう用語「回路」は、大きい複合回路だけでなく、単一の半導体素子も含み得る。方程式（１）から、動的電力が電圧の二乗で増加するので、トランジスタでの動的電力散逸を最小限にするためには、電圧レベルＶをできる限り低くすべきであることは、明らかであろう。言い換えれば、前に論じたように、第２のＰＭＯＳトランジスタの静電容量は物理的な幅が大きくなるほど大きくなり、また、しきい値電圧Ｖ_Ｔは補聴器回路の残りの部分の通常の電圧より高くなるので、この設計は結局、チップ上でより大きいスペースを占め、多くの動的電力を費やすことになる。

もし第２のＰＭＯＳトランジスタのドレイン−ソースのオン抵抗が高すぎるならば、それは、トランジスタが提供できる電流に制限を加えることになり、その結果、インターフェース・パッド回路の駆動力は低すぎることになる。この実施形態では、これは、物理的により大きいトランジスタを使用する結果として、トランジスタがチップ上で使用する面積の増加ならびにより大きい寄生容量及びゲート容量に起因する動的電力の増加を犠牲にして、より広いトランジスタ設計を利用することによって軽減できるだけである。

それ故に、これらの問題を低減する又は除去するインターフェース・パッド回路設計の必要性が、存在する。インターフェース・パッド回路の動的所要電力を低く保つために、より小さいトランジスタ設計を利用することができる代替実施形態が、下記で述べられる。

さらに、インターフェース・パッド回路が考案される。このインターフェース・パッド回路は、複数の非ゼロ論理電圧の一つを各々の半導体素子のバルク端子に選択的に提供するように構成される制御回路をさらに有する。特定の半導体素子のバルク端子に提供される前記電圧の少なくとも一つは、その特定の半導体素子が提供する論理電圧レベルに実質的に等しく、同じ半導体素子のバルク端子に提供される前記電圧の少なくとも別の一つは、インターフェース・パッドに給電する任意の半導体素子が提供する最高論理電圧レベルに実質的に等しい。

本明細書で使用される場合、用語「実質的に等しい」、又は「実質的に同じ」、その他の同様の用語などは、１０％より大きくは異ならない二つの事項を指す。例えば、もし電圧又は電圧レベルが、別の電圧もしくは電圧レベル「に実質的に等しい」又は「と実質的に同じである」と述べられるならば、それは、二つの電圧又は二つの電圧レベルが、１０％より大きくは異ならないことを意味する（例えば、二つの電圧又は電圧レベルは、９％、５％、３％、１％だけ異なることもあり、等しいこともあり、などである）。

よって、このインターフェース・パッド回路では、各々半導体素子のバルク端子に、二つのバルク・バイアス電圧の一つが提供される。もし半導体素子が、ＭＯＳトランジスタとして具体化されるならば、ＭＯＳトランジスタのドレイン−バルク・ダイオードは、バルク・バイアス電圧が印加されるときは閉じたままであり、すなわち、過電流は引き出されず、ＭＯＳトランジスタのオン抵抗Ｒ_ＤＳは十分に低いままであり、それにより幅広のトランジスタを利用する必要がない。これは、出力パッドの所望される駆動力を維持しながら、所望される論理電圧レベルをチップに提供するために、より小さいトランジスタ・デバイスを使用することを可能にする。前に述べたように、より小さいＭＯＳトランジスタはまた、より小さい固有容量、したがってより低い動的所要電力という付加的恩恵も有する。

例示的なインターフェース・パッド回路では、制御回路は、特定の半導体素子がそれに関連付けられた非ゼロ論理電圧レベルをインターフェース・パッドに提供しているときは、その特定の半導体素子が提供する電圧レベルに実質的に等しい非ゼロ電圧レベルをその特定の半導体素子のバルク端子に印加し、インターフェース・パッドの任意の他の半導体素子がその論理電圧レベルをインターフェース・パッドに提供しているときは、インターフェース・パッドに給電している任意の半導体素子が提供する最高論理電圧レベルを前記特定の半導体素子のバルク端子に印加するように構成される。

この実施形態は、高い駆動力、低い動的電力消費及びシリコン・チップ上の適度な物理的スペース要求を維持しながら、インターフェース・パッド回路が任意の数の非ゼロ論理電圧レベルを提供することを可能にする。

主題の開示はまた、超小型電子集積回路のインターフェース・パッドを動作させる方法にも関する。この方法は、超小型電子回路を準備するステップを含む。前記回路は、論理電圧レベルをそれぞれ制御する複数の半導体素子を備える。複数の半導体素子の各々の半導体素子には、二つのバルク・バイアス電圧の一つが提供される。第１のバルク・バイアス電圧は、特定の半導体素子が提供する論理電圧レベルに実質的に等しく、第２のバルク・バイアス電圧は、インターフェース・パッドの任意の半導体素子が提供する最高論理電圧レベルに実質的に等しい。第１のバルク・バイアス電圧は、特定の半導体素子がその半導体素子に対応する論理電圧レベルを制御しているときに、その特定の半導体素子のバルク端子に提供される。第２のバルク・バイアス電圧は、インターフェース・パッドの任意の他の半導体素子が当該他の半導体素子に対応する論理電圧レベルを制御しているときに、前記特定の半導体素子のバルク端子に提供される。

それ故に、超小型電子回路のインターフェース・パッドを動作させる方法が考案される。この方法により、インターフェース・パッドは、各々の半導体素子へのバルク・バイアス電圧を制御することによって、他の超小型電子回路への入力を複数の論理電圧レベルで駆動することが可能となる。従って、この方法は、補聴器での電子回路を動作させるのに特に興味深い。各半導体素子に二つの異なるバルク・バイアス電圧の選択を提供することによって、特定の半導体素子のリーク電流はそれ故に、インターフェース・パッドが、その特定の半導体素子が提供する論理電圧と異なる論理電圧を提供するように構成されるとき、最小限にできる。インターフェース・パッドの各々の半導体素子はまた、この構成の結果として、より小さくでき、それ故にインターフェース・パッドの動的所要電力を低減する。本方法は特に、物理的スペース及び利用できる電力が厳しく制限される補聴器での使用を目的とする超小型電子回路のインターフェース・パッドに関連する。

インターフェース・パッド回路は、半導体チップ・コンポーネントからの電気信号を半導体チップ・コンポーネントの外部のコンポーネントに伝達するように構成され、制御回路と、各々がバルク端子を有するとともに制御回路によって制御される複数の半導体素子と、接続パッドとを含む。複数の半導体素子の少なくとも二つは、複数の非ゼロ論理電圧レベルを接続パッドに提供するように構成され、複数の提供される論理電圧レベルの最高電圧レベルは、非ゼロ論理電圧レベルを提供する半導体素子のうちの少なくとも二つのバルク端子に印加される。

制御回路は、非ゼロ論理電圧レベルを提供する半導体素子のうちの少なくとも二つのバルク端子に電圧レベルを印加するように構成されてもよい。制御回路が印加するその電圧レベルは、前記複数のうちの最高電圧レベルに対応する。オプションとして、半導体素子の少なくとも一つは、論理ゼロ電圧レベルを提供するように構成される。

オプションとして、制御回路は、第１の非ゼロ論理電圧又は第２の非ゼロ論理電圧を、複数の半導体素子のうちの一つのバルク端子に選択的に提供するように構成される。第１の非ゼロ論理電圧は、当該一つの半導体素子が提供する論理電圧レベルに実質的に等しく、第２の非ゼロ論理電圧は、複数の半導体素子のうちの別の一つが提供する最高論理電圧レベルに実質的に等しい。

オプションとして、制御回路は、複数の半導体素子のうちの一つがそれに関連付けられた非ゼロ論理電圧レベルをインターフェース・パッドに提供しているときは、第１の非ゼロ論理電圧を当該一つの半導体素子のバルク端子に印加するように構成され、制御回路は、複数の半導体素子のうちの別の一つがそれに関連付けられた論理電圧レベルをインターフェース・パッドに提供しているときは、第２の非ゼロ論理電圧を前記一つの半導体素子のバルク端子に印加するように構成される。

オプションとして、制御回路が印加する電圧レベルは、複数の非ゼロ論理電圧レベルの最高電圧レベルと同じ又は実質的に同じである。

オプションとして、インターフェース・パッド回路はさらに、制御回路が制御する複数の半導体素子のうちの一つのバルク端子に第１のバルク・バイアス電圧を供給するように構成される第１のスイッチを含む。

オプションとして、インターフェース・パッド回路はさらに、制御回路が制御する前記一つの半導体素子のバルク端子に第２のバルク・バイアス電圧を供給するように構成される第２のスイッチを含む。

オプションとして、第１のスイッチのための第１の制御信号及び第２のスイッチのための第２の制御信号は、相互に排他的である。

オプションとして、第１のスイッチ及び第２のスイッチは、インターフェース・パッド回路内に設けられた超小型電子スイッチである。

オプションとして、半導体素子は、一つ又は複数のＭＯＳトランジスタを備える。

オプションとして、制御回路は、論理入力端子、パッド・レベル制御端子、及び半導体素子を制御するための複数の出力端子を有する。

オプションとして、制御回路は、相互排他的制御信号を複数の半導体素子に提供するように構成される。

各々が論理電圧レベルを提供する複数の半導体素子を備える超小型電子集積回路を動作させる方法であって、本方法は、複数の半導体素子のうちの一つに第１のバルク・バイアス電圧又は第２のバルク・バイアス電圧を提供するステップを含む。第１のバルク・バイアス電圧は、前記一つの半導体素子が提供する論理電圧レベルに実質的に等しく、第２のバルク・バイアス電圧は、複数の半導体素子のうちの別の一つが提供する最高論理電圧レベルに実質的に等しい。第１のバルク・バイアス電圧は、前記一つの半導体素子がその対応する論理電圧レベルを提供しているときに、当該一つの半導体素子のバルク端子に提供される。第２のバルク・バイアス電圧は、複数の半導体素子のうちの別の一つがその対応する論理電圧レベルを提供しているときに、前記一つの半導体素子のバルク端子に提供される。

オプションとして、半導体素子は、ＭＯＳトランジスタを備える。

オプションとして、超小型電子集積回路は、補聴器で使用されるように構成される。

他の態様及び特徴ならびにさらなる態様及び特徴は、次の詳細な説明を読むことで明らかとなろう。

インターフェース・パッド回路の実施形態の例示的概略図である。 図１で示す実施形態についての制御信号の機能的タイミング図である。 制御されたバルク電圧接続を有するインターフェース・パッド回路の代替実施形態の例示的概略図である。 図３で示す実施形態についての制御信号の機能的タイミング図である。 ３つの異なる論理電圧レベルを与えることができるインターフェース・パッド回路の実施形態の概略図である。

様々な特徴が、図を参照して以下で述べられる。図は、一定の縮尺で描かれることもあり又は描かれないこともあり、同様の構造又は機能の要素は、図全体にわたって同様の参照数字によって表されることに留意すべきである。図は、特徴の説明を容易にすることを意図するだけであることに留意すべきである。それらは、特許請求される発明の包括的な説明又は特許請求される発明の範囲への制限となることを意図していない。加えて、例示する特徴は、図示する態様又は利点をすべて有する必要はない。特定の特徴と関連して述べられる態様又は利点は、必ずしもその特徴に限定されるとは限らず、たとえそのように例示しない又はそのように明確に述べなくても、任意の他の特徴で実践されてもよい。

図１は、第１の実施形態による補聴器のための超小型電子チップのインターフェース・パッド回路１の主要部分を示す概略図である。インターフェース・パッド回路１は、制御回路２、第１のＰＭＯＳトランジスタ３、ＮＭＯＳトランジスタ４、第２のＰＭＯＳトランジスタ５及びインターフェース・パッド７を備える。第１のＰＭＯＳトランジスタ３は、ゲート端子１６、ソース端子１７、ドレイン端子１８及びバルク端子１９を備え、ＮＭＯＳトランジスタ４は、ゲート端子２０、ソース端子２１、ドレイン端子２２及びバルク端子２３を備え、第２のＰＭＯＳトランジスタ５は、ゲート端子２４、ソース端子２５、ドレイン端子２６及びバルク端子２７を備える。第２のＰＭＯＳトランジスタ５のゲート２４は、制御信号ＰＭ_{２＿ｃｔｒｌ}（ローにアサートされた）を運ぶ第１の制御ライン１１を介して制御回路２に接続され、第１のＰＭＯＳトランジスタ３のゲート１６は、制御信号ＰＭ_{１＿ｃｔｒｌ}（ローにアサートされた）を運ぶ第２の制御ライン１２を介して制御回路２に接続され、ＮＭＯＳトランジスタ４のゲート２０は、制御信号ＮＭ_ｃｔｒｌ（ハイにアサートされた）を運ぶ第３の制御ライン１３を介して制御回路２に接続される。

第１のＰＭＯＳトランジスタ３のバルク端子１９及びソース端子１７は、第１の論理電圧Ｖ_ＤＤ１を運ぶ第１の電圧ノード２８に接続され、ＮＭＯＳトランジスタ４のバルク端子２３及びソース端子２１は、共通ノードに接続され、第２のＰＭＯＳトランジスタ５のソース端子２５は、第２の論理電圧Ｖ_ＤＤ２を運ぶ第２の電圧ノード２９に接続され、第２のＰＭＯＳトランジスタ５のバルク端子２７は、前述の第１の電圧ノード２８に接続される。図１の回路では、第１の電圧ノード２８の電圧Ｖ_ＤＤ１は、第２の電圧ノード２９の電圧Ｖ_ＤＤ２よりも大きい。電圧Ｖ_ＤＤ１はそれ故に、第１のＰＭＯＳトランジスタ３及び第２のＰＭＯＳトランジスタ５の両方のバルク端子に提供される。第１のＰＭＯＳトランジスタ３のドレイン１８、ＮＭＯＳトランジスタ４のドレイン２２及び第２のＰＭＯＳトランジスタ５のドレイン２６は、すべてインターフェース出力ライン１５を介してインターフェース・パッド７に接続される。制御回路２はまた、インターフェース・パッド回路１の動作を制御するために、論理信号入力端子８及びＶ_{ＤＤ２＿ｅｎａｂｌｅ}端子９も備える。制御回路２の論理信号入力端子８は、論理入力信号をチップの他の部分（図示せず）から受け取り、その論理入力信号は、外部コンポーネントを駆動するのに適した、それぞれ論理電圧Ｖ_ＤＤ１又はＶ_ＤＤ２としてインターフェース・パッド７を介してチップの外部のコンポーネント（図示せず）に向けられる。

図１で示すインターフェース・パッド回路１の目的は、例えば補聴器において、インターフェース・パッド回路１を備えるシリコン・チップからのデジタル電圧を、インターフェース・パッド７に接続された電気的ボンディング又はワイヤを介して、同じ基板上で隣接するチップに伝達することである。補聴器の始動手順での様々な時点における外部コンポーネントの異なるニーズに起因して、インターフェース・パッド回路１は、異なる論理レベルで、すなわち、デジタル「０」を表す０ボルト、ならびにデジタル「１」を二つの異なる論理レベルでそれぞれ表すＶ_ＤＤ１及びＶ_ＤＤ２で、デジタル信号を供給することができなければならない。

制御回路２は、３つの相互排他的制御信号、ＮＭ_ｃｔｒｌ、ＰＭ_{１＿ｃｔｒｌ}及びＰＭ_{２＿ｃｔｒｌ}をそれぞれ出力する。もし制御回路２の第３の制御ライン１３からの（正にアサートされた）制御信号ＮＭ_ｃｔｒｌが、ＮＭＯＳトランジスタ４のゲート端子２０で受け取られるならば、インターフェース・パッド７の電圧レベルは、０ボルト、すなわち、デジタル「０」である。もし制御回路２の第２の制御ライン１２からの（負にアサートされた）制御信号ＰＭ_{１＿ｃｔｒｌ}が、第１のＰＭＯＳトランジスタ３のゲート端子１６で受け取られるならば、インターフェース・パッド７の電圧レベルは、Ｖ_ＤＤ１ボルト、すなわち、高い方の論理レベルのデジタル「１」である。制御回路２の第１の制御ライン１１からの（負にアサートされた）制御信号ＰＭ_{２＿ｃｔｒｌ}が、第２のＰＭＯＳトランジスタ５のゲート端子２４で受け取られるときは、インターフェース・パッド７の電圧レベルは、Ｖ_ＤＤ２ボルト、すなわち、低い方の論理レベルのデジタル「１」である。

第２のＰＭＯＳトランジスタ５のバルク端子２７が、第１のＰＭＯＳトランジスタ３及びＮＭＯＳトランジスタ４と同様に第２のＰＭＯＳトランジスタ５のソース端子２５に接続されない理由は、もしインターフェース・パッド７の電圧レベルが、低い方の論理レベルに第２のＰＭＯＳトランジスタ５のしきい値電圧Ｖ_Ｔを加えたものを上回るならば、第２のＰＭＯＳトランジスタ５のドレイン端子２６とバルク端子２７との間に存在する固有ダイオードは、たとえ第２のＰＭＯＳトランジスタ５のゲート２４がオフとなるように意図されても、電流を通すことになり、代わりに第１の電圧ノード２８が供給する電流のいくらかを直接第２の電圧ノード２９に流し、それ故にさもなければインターフェース・パッド７を駆動するために使用される可能性もある電力を浪費することになるからである。これは、次式が成り立つことから、第１のＰＭＯＳトランジスタ３がオンのときの場合となる。

それ故に、第２のＰＭＯＳトランジスタ５のドレイン−バルク・ダイオードは、導通することになる。この構成と関連する問題を解消するために、従来技術のインターフェース・パッド回路１は、第２のＰＭＯＳトランジスタ５のバルク端子２７をＶ_ＤＤ２の代わりにＶ_ＤＤ１に接続される。

しかしながら、この構成は、他の問題を引き起こす。第２のＰＭＯＳトランジスタ５のバルク端子２７に存在する電圧Ｖ_ＤＤ１は、第２のＰＭＯＳトランジスタ５のソース端子２５に存在する電圧Ｖ_ＤＤ２よりも高いので、第２のＰＭＯＳトランジスタ５がオンであるときはいつでも、第２のＰＭＯＳトランジスタ５のしきい値電圧Ｖ_Ｔは、バルク効果に起因して低下し、それ故に以下を満たす。

ここで、Ｖ_ＴＢは、基板電圧が存在するときのしきい値電圧であり、Ｖ_Ｔ０は、ソースとバルクとの間の電圧差がゼロである、すなわち、Ｖ_ＳＢ＝０であるときのしきい値電圧の値であり、γ及びφ_Ｂは、ＰＭＯＳデバイス・パラメータである。方程式（４）によって示すことができるように、もしＰＭＯＳトランジスタのソース・ポテンシャルに対してＰＭＯＳトランジスタのバルク・ポテンシャルが高くなるならば、そのときしきい値電圧Ｖ_ＴＢもまた、バルク効果のために高くなる。この現象を解消し、低下したしきい値レベルから結果的に生じるより高いオン抵抗Ｒ_ＤＳを補償するための一つの方法は、第２のＰＭＯＳトランジスタ５を物理的に著しくより広くすることである。これは、インターフェース・パッド回路１に二つの有害な影響を及ぼす。第１に、より広いトランジスタは、チップ上でより大きい面積を占有し、より高い生産原価につながる。第２に、物理的により大きいトランジスタと関連し、結果として生じる寄生容量及びゲート容量の増加は、方程式（１）を参照すると、トランジスタによる動的電力消費の増加につながる。

図２は、機能的タイミング図であり、図１のインターフェース・パッド回路１の有意な電圧レベル及び相互タイミングを示す。タイミング図の最上部から下方にかけて、制御回路２を駆動する２値のデジタル入力信号、次いでＶ_{ＤＤ２＿ｅｎａｂｌｅ}信号（正にアサートされた）、ＮＭＯＳトランジスタ４のための制御信号ＮＭ_ｃｔｒｌ（正にアサートされた）、第１のＰＭＯＳトランジスタ３を制御する制御信号ＰＭ_{１＿ｃｔｒｌ}（負にアサートされた）、第２のＰＭＯＳトランジスタ５を制御する制御信号ＰＭ_{２＿ｃｔｒｌ}（負にアサートされた）及びインターフェース・パッド７に存在する電圧レベルが示されている。前に述べたように、Ｖ_ＤＤ１は、インターフェース・パッド７の高い方の論理「１」出力レベルであり、Ｖ_ＤＤ２は、インターフェース・パッド７の低い方の論理「１」出力レベルである。下記において、機能的タイミング図は左から右へ参照される。

図２の左から最初のデジタル「０」では、ＮＭＯＳトランジスタ４は、オンになり、二つのＰＭＯＳトランジスタ３及び５は、両方ともオフになる。インターフェース・パッド７の電圧は、ゼロである。最初のデジタル「１」では、ＮＭＯＳトランジスタ４及び第２のＰＭＯＳトランジスタ５は、両方ともオフになり、第１のＰＭＯＳトランジスタ３はオンになる。インターフェース・パッド７に存在する電圧レベルは、Ｖ_{ＤＤ２＿ｅｎａｂｌｅ}信号がなおオフであるという事実に起因してＶ_ＤＤ１である。二番目のデジタル「０」は、第１のデジタル「０」と同じ効果を有する。しかしながら、二番目のデジタル「１」では、Ｖ_{ＤＤ２＿ｅｎａｂｌｅ}信号がオンであり、ＮＭＯＳトランジスタ４及び第１のＰＭＯＳトランジスタ３は両方ともオフであり、第２のＰＭＯＳトランジスタ５はオンである。従って、インターフェース・パッド７に存在する電圧はＶ_ＤＤ２である。それ故に、インターフェース・パッド回路１は、外部回路を駆動するために二つの異なる論理「１」レベルを提供することができる。

図１のインターフェース・パッド回路１は、その意図された機能を果たすけれども、それは、前述したように、第２のＰＭＯＳトランジスタ５のバルク端子２７に存在するバルク電圧ポテンシャルが第２のＰＭＯＳトランジスタ５のソース端子２５に存在する電圧ポテンシャルよりも高いという問題に起因して、必ずしも理想的ではない性能パラメータを有する。超小型電子回路のためのインターフェース・パッド回路についてのより効果的な最適化設計が、下記で述べられる。

インターフェース・パッド回路１’についての代替設計が、図３で開示される。図３で示すインターフェース・パッド回路１’は、次の特徴は別として、図１の回路１に似た特徴を有する。制御回路２は、第２のＰＭＯＳトランジスタ５のバルク端子２７に供給されるバルク・バイアス電圧レベルを制御するために第１のバルク・バイアス制御端子３３及び第２のバルク・バイアス制御端子３４を有する。第１のバルク・バイアス制御端子３３は、信号ＢＶ_ＤＤ１を運び、第２のバルク・バイアス制御端子３４は、信号ＢＶ_ＤＤ２を運ぶ。高い方のバルク・バイアス電圧Ｖ_ＤＤ１は、第１のバルク・バイアス制御端子３３からの信号が制御する第１の電圧制御スイッチ３５を介して、第２のＰＭＯＳトランジスタ５のバルク端子２７に印加される。低い方のバルク・バイアス電圧Ｖ_ＤＤ２は、第２のバルク・バイアス制御端子３４からの信号が制御する第２の電圧制御スイッチ３６を介して、第２のＰＭＯＳトランジスタ５のバルク端子２７に印加される。電圧制御スイッチ３５及び３６は、明確にするために図３では単純なスイッチとして示されているが、実際には、制御回路２が制御するＭＯＳトランジスタとしてオンチップで実装される。制御回路２のバルク・バイアス制御端子３３及び３４からの信号ＢＶ_ＤＤ１及びＢＶ_ＤＤ２は、相互に排他的である。

この実施形態の効果は、インターフェース・パッド回路１’の第２のＰＭＯＳトランジスタ５のバルク端子２７に印加されるバルク・バイアス電圧レベルを、従来の簡単な仕方で制御することが可能であるということである。第２のＰＭＯＳトランジスタ５のバルク端子２７に印加されるバルク・バイアス電圧レベルを制御することによって、いくつかの恩恵が得られる。一つの恩恵は、出力パッド７の電圧ポテンシャルが、決して第２のＰＭＯＳトランジスタ５のバルク端子２７に存在する電圧ポテンシャルを超えることができず、よって方程式（３）の条件が満たされないので、第２のＰＭＯＳトランジスタ５のドレイン−バルク・ダイオードが意図せずに導通することに関連する問題が、完全に排除されるということである。別の恩恵は、第２のＰＭＯＳトランジスタ５のバルク端子２７に存在する電圧ポテンシャルが、今は第２のＰＭＯＳトランジスタ５がオフであるときだけソース端子２５の電圧ポテンシャルよりも高く、第２のＰＭＯＳトランジスタ５がオンであるときは、ソース端子２５の電圧ポテンシャルに等しいので、第２のＰＭＯＳトランジスタ５のしきい値電圧Ｖ_Ｔの低下もまた、排除されるということである。実際、これは、第２のＰＭＯＳトランジスタ５を物理的にかなり小さくすることを可能にし、それ故に半導体デバイスが占有するチップ上の面積を低減し、その結果第２のＰＭＯＳトランジスタ５の対応する静電容量を低減し、それは次に、デバイスが消費する動的電力を低減し、それ故にエネルギーを節約する。

図４は、図３のインターフェース・パッド回路１’の電圧レベル及び相互タイミングを示す機能的タイミング図である。図４ではバルク・バイアス電圧の制御信号ＢＶ_ＤＤ１及びＢＶ_ＤＤ２のためのタイミングがさらに示されているという事項を除いて、図４のタイミング図は、図２で示すタイミング図に似ている。低いバルク・バイアス電圧端子のための制御信号ＢＶ_ＤＤ２は、制御信号Ｖ_{ＤＤ２＿ｅｎａｂｌｅ}に密接して続く。制御信号ＢＶ_ＤＤ１は、それと相補的であり、制御信号ＢＶ_ＤＤ２がオンであるときはいつでもオフであり、逆もまた同様である。言い換えれば、高論理「１」電圧レベルが、使用されるときは、高バルク・バイアス電圧Ｖ_ＤＤ１が、第２のＰＭＯＳトランジスタ５のバルク端子２７に提供され、低論理「１」電圧レベルが、使用されるときは、低バルク・バイアス電圧Ｖ_ＤＤ２が、第２のＰＭＯＳトランジスタ５のバルク端子２７に提供される。

一実施形態では、インターフェース・パッド回路１’での第２のＰＭＯＳトランジスタ５の物理的サイズは、オン抵抗Ｒ_ＤＳについて妥協することなくインターフェース・パッド回路１での第２のＰＭＯＳトランジスタ５のサイズの約６〜７％までチップ上で低減されてもよい。もし補聴器チップが、他の回路への接続のために例えば図３で示す種類の４つのインターフェース・パッドを備えるならば、この構成は、チップ全体のより小さいサイズ、より高い効率及び低い電流消費にかなり寄与する。典型的な実施形態では、過剰な電力が回路によって引き出されることなく、８つ以上のインターフェース・パッドをオンチップで利用できることもある。

別の代替実施形態では、インターフェース・パッド回路は、全てが制御回路２によってすべて選択される三つ以上の異なる論理電圧レベルで外部コンポーネントを駆動する能力を有してもよい。そのような実施形態の一つは、図５に示される。このインターフェース・パッド回路１’’はさらに、第３の電圧ノード３０を介してインターフェース・パッド７に論理電圧Ｖ_ＤＤ３を提供する第３のＰＭＯＳトランジスタ６を有する。他の点では、インターフェース・パッド回路１’’は、図３で示すインターフェース・パッド回路１’に似た特徴を有する。電圧レベルＶ_ＤＤ２及び電圧レベルＶ_ＤＤ３は両方とも、電圧レベルＶ_ＤＤ１よりも低い。第３のＰＭＯＳトランジスタ６は、制御信号ＰＭ_{３＿ｃｔｒｌ}を提供する第４の制御ライン１４を介して、制御回路２によって制御される。第３のＰＭＯＳトランジスタ６のバルク端子は、第３の電圧制御スイッチ３７及び第４の電圧制御スイッチ３８が共有するノードに接続される。制御回路２はさらに、インターフェース・パッド７へ論理電圧Ｖ_ＤＤ３を提供することを制御するためのＶ_{ＤＤ３＿ｅｎａｂｌｅ}入力端子１０と、第４の電圧制御スイッチ３８を制御するための制御信号ＢＶ_ＤＤ３を運ぶ制御端子３２を有する。第４の電圧制御スイッチ３８の目的は、インターフェース・パッド７が論理出力電圧Ｖ_ＤＤ３を利用すべきときは常に、論理電圧Ｖ_ＤＤ３を第３のＰＭＯＳトランジスタ６のバルク端子に提供することである。第３の電圧制御スイッチ３７の目的は、インターフェース・パッド７がＶ_ＤＤ１か又はＶ_ＤＤ２を利用するときは常に、最高論理電圧Ｖ_ＤＤ１を第３のＰＭＯＳトランジスタ６のバルク端子３１に提供することである。

インターフェース・パッド７が論理出力電圧Ｖ_ＤＤ１を提供するときは、第１のＰＭＯＳトランジスタ３が、制御回路２により第２の制御ライン１２を介してアクティブにされる。この場合、第２のＰＭＯＳトランジスタ５及び第３のＰＭＯＳトランジスタ６のバルク端子のバルク・バイアス電圧はそれぞれ、第１の電圧制御スイッチ３５及び第３の電圧制御スイッチ３７を閉じることによって、Ｖ_ＤＤ１に、すなわち最高バルク・バイアス電圧に設定される。

インターフェース・パッド７がＶ_ＤＤ２を提供するときは、第２のＰＭＯＳトランジスタ５が、制御回路２により第１の制御ライン１１を介してアクティブにされる。この場合、第３のＰＭＯＳトランジスタ６のバルク端子のバルク・バイアス電圧は、第３の電圧制御スイッチ３７を閉じることによってＶ_ＤＤ１に設定され、第２のＰＭＯＳトランジスタ５のバルク端子のバルク・バイアス電圧は、第２の電圧制御スイッチ３６を閉じることによってＶ_ＤＤ２に設定される。

インターフェース・パッド７がＶ_ＤＤ３を提供するときは、第３のＰＭＯＳトランジスタ６が、制御回路２により第４の制御ライン１４を介してアクティブにされる。この場合、第２のＰＭＯＳトランジスタ５のバルク端子のバルク・バイアス電圧は、第１の電圧制御スイッチ３５を閉じることによってＶ_ＤＤ１に設定され、第３のＰＭＯＳトランジスタ６のバルク端子のバルク・バイアス電圧は、第４の電圧制御スイッチ３８を閉じることによってＶ_ＤＤ３に設定される。

別の実施形態では、インターフェース・パッド回路は、ｎ個（複数）のＰＭＯＳトランジスタであって、ｎ個の対応する論理電圧レベルＶ_ＤＤｎのうちの一つをインターフェース・パッド７に提供するように構成されたｎ個のＰＭＯＳトランジスタを備えてもよい。この場合、制御回路２は、ｎ番目のＰＭＯＳトランジスタが供給する論理電圧レベルＶ_ＤＤｎとは別の論理電圧レベルがインターフェース・パッド７に提供される場合は、最高バルク・バイアス電圧Ｖ_ＤＤ１をｎ個のＰＭＯＳトランジスタの各々のバルク端子に印加し、論理電圧レベルＶ_ＤＤｎが供給される場合は、バルク・バイアス電圧Ｖ_ＤＤｎをｎ番目のＰＭＯＳトランジスタのバルク端子に印加するように構成される。

補聴器で使用するための超小型電子回路などの、電子回路のためのインターフェース・パッド回路についての簡単でかつ効果的な設計が、これによって実現されてもよい。インターフェース・パッド回路が、具体的構成及び実施形態を参照して本明細書で述べられるけれども、インターフェース・パッド回路は、決してこれらの実施形態に限定されず、請求項によって与えられる制限から逸脱することなく多くの他の方法で実現されてもよい。

特定の特徴が図示及び説明されたが、それらは、特許請求される発明の限定を意図したものではないことが理解され、特許請求される発明の趣旨及び範囲から逸脱することなく様々な変形及び変更をなし得ることは、当業者には明らかであろう。本明細書及び図面は、したがって限定的意味よりむしろ説明に役立つ意味で考慮されるべきである。特許請求される発明は、すべての代替、変更及び等価物を含むことを意図している。

本開示は、下記する項目に記載される多くの観点を含む。
［項目１］
半導体チップ・コンポーネントからの電気信号を前記半導体チップ・コンポーネントの外部のコンポーネントに伝達するように構成されるインターフェース・パッド回路であって、前記インターフェース・パッド回路は、
制御回路と、
各々がバルク端子を有するとともに前記制御回路によって制御される複数の半導体素子と、
接続パッドとを備え、
前記複数の半導体素子のうちの少なくとも二つ半導体素子は、複数の非ゼロ論理電圧レベルを前記接続パッドに提供するように構成され、
前記提供される複数の論理電圧レベルの最高電圧レベルは、前記非ゼロ論理電圧レベルを提供する前記少なくとも二つの半導体素子の前記バルク端子に印加される、インターフェース・パッド回路。
［項目２］
前記複数の半導体素子の少なくとも一つは、論理ゼロ電圧レベルを提供するように構成される、項目１に記載のインターフェース・パッド回路。
［項目３］
前記制御回路は、前記複数の半導体素子のうちの一つのバルク端子に、第１の非ゼロ論理電圧又は第２の非ゼロ論理電圧を選択的に提供するように構成され、
前記第１の非ゼロ論理電圧は、当該一つの半導体素子が提供する前記論理電圧レベルに実質的に等しく、前記第２の非ゼロ論理電圧は、前記複数の半導体素子のうちの別の一つが提供する前記最高論理電圧レベルに実質的に等しい、項目１又は２に記載のインターフェース・パッド回路。
［項目４］
前記制御回路は、前記一つの半導体素子がそれに関連付けられた非ゼロ論理電圧レベルを前記インターフェース・パッドに提供しているときは、前記第１の非ゼロ論理電圧を前記一つの半導体素子の前記バルク端子に印加するように構成され、
前記制御回路は、前記複数の半導体素子のうちの別の一つがそれに関連付けられた論理電圧レベルを前記インターフェース・パッドに提供しているときは、前記第２の非ゼロ論理電圧を前記一つの半導体素子の前記バルク端子に印加するように構成される、項目３に記載のインターフェース・パッド回路。
［項目５］
前記制御回路が印加する前記電圧レベルは、前記複数の非ゼロ論理電圧レベルの前記最高電圧レベルと同じ又は実質的に同じである、項目３又は４に記載のインターフェース・パッド回路。
［項目６］
前記制御回路によって制御される前記複数の半導体素子のうちの一つのバルク端子に、第１のバルク・バイアス電圧を供給するように構成される第１のスイッチをさらに備える、項目１から５のいずれか一項に記載のインターフェース・パッド回路。
［項目７］
前記制御回路によって制御される前記一つの半導体素子の前記バルク端子に、第２のバルク・バイアス電圧を供給するように構成される第２のスイッチをさらに備える、項目６に記載のインターフェース・パッド回路。
［項目８］
前記第１のスイッチのための第１の制御信号及び前記第２のスイッチのための第２の制御信号は、相互に排他的である、項目７に記載のインターフェース・パッド回路。
［項目９］
前記第１のスイッチ及び前記第２のスイッチは、前記インターフェース・パッド回路に実装された超小型電子スイッチである、項目７又は８に記載のインターフェース・パッド回路。
［項目１０］
前記半導体素子は、一つ又は複数のＭＯＳトランジスタを備える、項目１から９のいずれか一項に記載のインターフェース・パッド回路。
［項目１１］
前記制御回路は、論理入力端子、パッド・レベル制御端子、及び前記複数の半導体素子を制御するための複数の出力端子を有する、項目１から１０のいずれか一項に記載のインターフェース・パッド回路。
［項目１２］
前記制御回路は、相互排他的制御信号を前記複数の半導体素子に提供するように構成される、項目１から１１のいずれか一項に記載のインターフェース・パッド回路。
［項目１３］
論理電圧レベルをそれぞれ提供する複数の半導体素子を備える超小型電子集積回路を動作させる方法であって、前記方法は、
前記複数の半導体素子のうちの一つに第１のバルク・バイアス電圧又は第２のバルク・バイアス電圧を提供するステップであって、前記第１のバルク・バイアス電圧が、当該一つの半導体素子が提供する前記論理電圧レベルに実質的に等しく、前記第２のバルク・バイアス電圧が、前記複数の半導体素子のうちの別の一つが提供する最高論理電圧レベルに実質的に等しい、ステップを含み、
前記第１のバルク・バイアス電圧は、前記一つの半導体素子がその対応する論理電圧レベルを提供しているときに、当該一つの半導体素子のバルク端子に提供され、
前記第２のバルク・バイアス電圧は、前記複数の半導体素子のうちの別の一つがその対応する論理電圧レベルを提供しているときに、前記一つの半導体素子の前記バルク端子に提供される、方法。
［項目１４］
前記半導体素子は、ＭＯＳトランジスタを備える、項目１３に記載の方法。
［項目１５］
前記超小型電子集積回路は、補聴器で使用されるように構成される、項目１３又は１４に記載の方法。

Claims (14)

1. 半導体チップ・コンポーネントからの電気信号を前記半導体チップ・コンポーネントの外部のコンポーネントに伝達するように構成されるインターフェース・パッド回路であって、前記インターフェース・パッド回路は、
   制御回路と、
   各々がバルク端子を有するとともに前記制御回路によって制御される複数の半導体素子と、
   接続パッドと、を備え、
   前記複数の半導体素子のうちの第１半導体素子及び第２半導体素子は、複数の非ゼロ論理電圧レベルを前記接続パッドに提供するように構成され、
   前記提供される複数の論理電圧レベルの最高電圧レベルが、前記制御回路によって、前記非ゼロ論理電圧レベルを提供する前記第１半導体素子及び前記第２半導体素子の前記バルク端子に印加され、
   前記複数の半導体素子は、前記第１半導体素子及び前記第２半導体素子に接続されているとともに前記接続パッドに論理ゼロ電圧レベルを提供する第３半導体素子をさらに含む、インターフェース・パッド回路。
2. 前記制御回路は、前記第１半導体素子の前記バルク端子に、第１の非ゼロ論理電圧又は第２の非ゼロ論理電圧を選択的に提供するように構成され、
   前記第１の非ゼロ論理電圧は、当該第１半導体素子が提供する前記論理電圧レベルに実質的に等しく、前記第２の非ゼロ論理電圧は、前記第２半導体素子が提供する前記最高論理電圧レベルに実質的に等しい、請求項１に記載のインターフェース・パッド回路。
3. 前記制御回路は、前記第１半導体素子がそれに関連付けられた非ゼロ論理電圧レベルを前記インターフェース・パッドに提供しているときは、前記第１の非ゼロ論理電圧を前記第１半導体素子の前記バルク端子に印加するように構成され、
   前記制御回路は、前記第２半導体素子がそれに関連付けられた論理電圧レベルを前記インターフェース・パッドに提供しているときは、前記第２の非ゼロ論理電圧を前記第１半導体素子の前記バルク端子に印加するように構成される、請求項２に記載のインターフェース・パッド回路。
4. 前記制御回路が前記第２半導体素子の前記バルク端子に印加する電圧レベルは、前記複数の非ゼロ論理電圧レベルの前記最高電圧レベルと同じ又は実質的に同じである、請求項２又は３に記載のインターフェース・パッド回路。
5. 前記制御回路によって制御される前記第１半導体素子の前記バルク端子に、第１のバルク・バイアス電圧を供給するように構成される第１のスイッチをさらに備える、請求項１から４のいずれか一項に記載のインターフェース・パッド回路。
6. 前記制御回路によって制御される前記第１半導体素子の前記バルク端子に、第２のバルク・バイアス電圧を供給するように構成される第２のスイッチをさらに備える、請求項５に記載のインターフェース・パッド回路。
7. 前記第１のスイッチのための第１の制御信号及び前記第２のスイッチのための第２の制御信号は、相互に排他的である、請求項６に記載のインターフェース・パッド回路。
8. 前記第１のスイッチ及び前記第２のスイッチは、前記インターフェース・パッド回路に実装された電子スイッチである、請求項６又は７に記載のインターフェース・パッド回路。
9. 前記複数の半導体素子は、一つ又は複数のＭＯＳトランジスタを備える、請求項１から８のいずれか一項に記載のインターフェース・パッド回路。
10. 前記制御回路は、論理入力端子、パッド・レベル制御端子、及び前記複数の半導体素子を制御するための複数の出力端子を有する、請求項１から９のいずれか一項に記載のインターフェース・パッド回路。
11. 前記制御回路は、相互排他的制御信号を前記複数の半導体素子に提供するように構成される、請求項１から１０のいずれか一項に記載のインターフェース・パッド回路。
12. 論理電圧レベルをそれぞれ提供する複数の半導体素子を備える電子集積回路を動作させる方法であって、前記複数の半導体素子は、非ゼロ論理電圧レベルを提供する第１半導体素子及び第２半導体素子と、ゼロ論理電圧レベルを提供する第３半導体素子とを含み、前記方法は、
    前記第１半導体素子に第１のバルク・バイアス電圧又は第２のバルク・バイアス電圧を提供するステップであって、前記第１のバルク・バイアス電圧が、当該第１半導体素子が提供する前記論理電圧レベルに実質的に等しく、前記第２のバルク・バイアス電圧が、前記第２半導体素子が提供する最高論理電圧レベルに実質的に等しい、ステップを含み、
    前記第１のバルク・バイアス電圧は、前記第１半導体素子がその対応する論理電圧レベルを提供しているときに、当該第１半導体素子のバルク端子に提供され、
    前記第２のバルク・バイアス電圧は、前記第２半導体素子がその対応する論理電圧レベルを提供しているときに、前記第１半導体素子の前記バルク端子に提供される、方法。
13. 前記複数の半導体素子は、ＭＯＳトランジスタを備える、請求項１２に記載の方法。
14. 前記電子集積回路は、補聴器で使用されるように構成される、請求項１２又は１３に記載の方法。

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