KR20010011520A - 반도체 장치의 정전방전 보호 회로 - Google Patents

반도체 장치의 정전방전 보호 회로 Download PDF

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Abstract

본 발명은 N-타입 모스 전계효과 트랜지스터(NMOSFET)는 P-타입 실리콘 기판 위에 형성되고, P-타입 모스 전계효과 트랜지스터(PMOSFET)는 P-타입 실리콘 기판 위해 형성된 N-타입 웰 위에 형성되는 정전방전 보호회로에서, 특히 패드를 통해 외부에서 정전방전 신호가 인가 될 때, 정전방전 보호회로에 사용되는 N-타입 모스 트랜지스터의 벌크(bulk)단자를 접지전압에 연결시킴으로써, 정전방전 특성을 향상시킨 반도체 장치의 정전방전 보호회로에 관한 것이다.

Description

반도체 장치의 정전방전 보호 회로{ESD PROTECTING CIRCUIT FOR SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 장치의 정전방전 보호회로에 관한 것으로, 특히 패드를 통해 외부에서 정전방전 신호가 인가 될 때, 정전방전 보호회로에 사용되는 N-타입 모스 트랜지스터의 벌크단자를 접지전압에 연결시킴으로써, 정전방전 특성을 향상시킨 반도체 장치의 정전방전 보호회로에 관한 것이다.
도 1은 종래 정전방전 보호회로를 포함하는 반도체 장치의 일부를 보인 블록도로써, 여기서는 반도체 장치의 입출력 패드 주변회로와 정전방전 보호회로에 관련된 부분만을 도시하였다. 이에 도시된 바와 같이, 내부회로와 연결되어 정상적인 메모리 동작을 수행할 때, 제1, 제2 제어신호(CON1,CON2)에 의해 제어되어 출력버퍼 역할을 하고, 정전방전 특성 평가를 수행할 때, 정전방전 보호회로 역할을 하는 제1 블록(1)과, 그 제1 블록(1)의 출력, 또는 정전방전 신호(ESDS)를 입력받는 패드(2)와, 그 패드(2)에 입력된 정전방전 신호(ESDS)에 의해 정전방전 보호회로 역할을 하는 제2 블록(3)과, 정상적인 동작을 수행할 때, 패드(2)에 입력된 상기 제1 블록(1)의 출력신호를 입력받는 내부회로(4)(예를 들어, 입력 버퍼 등)를 포함하여 구성된다.
여기서, 상기 제1 블록(1)은 전원전압(VCC)과 접지전압(VSS) 사이에 직렬 연결되어 게이트에 제1 제어신호(CON1)가 인가되고, 벌크가 소오스에 공통 연결되어 전원전압(VCC)이 인가되는 제1 피모스 트랜지스터(PM11) 및 게이트에 제2 제어신호(CON2)가 인가되고, 벌크에 백 바이어스 전압(VBB)이 인가되거나 플로우팅 되고, 소오스가 접지전압(VSS)에 연결된 제1 엔모스 트랜지스터(NM11)를 포함하여 구성되며, 상기 제1 피모스 트랜지스터(PM11) 및 제1 엔모스 트랜지스터(NM11)의 공통 연결된 드레인이 출력단자를 형성한다.
또한, 상기 제2 블록(3)은 전원전압(VCC)과 접지전압(VSS) 사이에 직렬 연결되어, 게이트, 소오스 및 벌크가 공통 연결되어 전원전압(VCC)이 인가되는 제2 피모스 트랜지스터(PM12)와, 게이트와 소오스가 공통 연결되어 접지전원(VSS)에 연결되고, 벌크에 백 바이어스 전압(VBB)이 인가되거나 플로우팅 되는 제2 엔모스 트랜지스터(NM12)를 포함하여 구성되며, 상기 제2 피모스 트랜지스터(PM12) 및 제2 엔모스 트랜지스터(NM12)의 공통 연결된 드레인이 입력단자와 출력단자를 모두 형성한다.
이와 같이 구성된 종래 반도체 장치의 정전방전 보호회로의 동작을 상세히 설명하면 다음과 같다.
먼저, 상기 회로가 내부회로와 연결되어 정상적인 동작을 수행할 때에는, 제1 블록(1)이 출력버퍼로 동작한다. 즉, 제1 피모스 트랜지스터(PM11)의 게이트에 인가되는 제1 제어신호(CON1)는 풀업신호(PUP)가 되고, 제1 엔모스 트랜지스터(NM11)의 게이트에 인가되는 제2 제어신호(CON2)는 풀다운신호(PDN)가 되며, 제1 엔모스 트랜지스터(NM11)의 벌크에는 백 바이어스 전압(VBB)이 인가된다.
이때, 제2 블록(3)의 모든 트랜지스터(PM12,NM12)는 턴 오프 되어 동작하지 않는다.
한편, 일반적으로 정전방전 특성을 평가하기 위해서, 먼저, 접지전압(VSS) 단자를 접지(GND; ground)에 연결한 후, 패드(2)에 전원전압(VCC)보다 높은 전압과, 마이너스(-) 전원전압(-VCC)보다 낮은 전압을 각각 인가하고, 다음으로 전원전압(VCC) 단자를 접지(GND)에 연결한 후, 패드(2)에 전원전압(VCC)보다 높은 전압과, 마이너스(-) 전원전압(-VCC)보다 낮은 전압을 각각 인가한다.
도 1의 종래 정전방전 보호회로에서는, 정전방전 특성을 평가하기 위해 동작할 때에는, 상기 제1 블록(1)이 정전방전 보호회로로써 동작한다. 즉, 제1 피모스 트랜지스터(PM11) 및 제1 엔모스 트랜지스터(NM11)의 게이트는 플로우팅 되고, 제1 엔모스 트랜지스터(NM11)의 벌크도 플로우팅 된다.
먼저, 접지전압(VSS) 단자가 접지(GND)에 연결되고, 패드(2)에 정전방전 신호(ESDS), 즉 전원전압(VCC)보다 높은 전압과, 마이너스(-) 전원전압(-VCC)보다 낮은 전압이 각각 인가되면, 각각 제1, 제2 엔모스 트랜지스터(NM11,NM12)의 N-P-N 기생 바이폴라 트랜지스터의 동작에 의해 접지전압(VSS) 단자로 정전방전 신호(ESDS)가 방출된다.
또한, 전원전압(VCC) 단자가 접지(GND)에 연결되고, 패드(2)에 정전방전 신호(ESDS), 즉 전원전압(VCC)보다 높은 전압과, 마이너스(-) 전원전압(-VCC)보다 낮은 전압이 각각 인가되면, 제1, 제2 피모스 트랜지스터(PM11,PM12) 및 P-타입 기판과 N-웰 사이에 존재하는 P+N-웰 기생 다이오드의 순방향 동작 및 제1, 제2 피모스 트랜지스터(PM11,PM12)의 기생 바이폴라 트랜지스터의 동작에 의해 전원전압(VCC) 단자로 정전방전 신호(ESDS)가 방출된다.
이때, 상기 제1, 제2 피모스 트랜지스터(PM11,PM12) 및 제1, 제2 엔모스 트랜지스터(NM11,NM12)가 정전방전 신호(ESDS)에 의해 야기되는 누설전류가 기준치 이하로 되어야 하고, 정전방전 신호(ESDS)를 충분히 방출해야만 정상적인 제품으로 평가된다.
그러나, 이와 같은 종래 기술에서는 정전 방전 특성 평가를 수행할 때 P-타입 벌크단자가 접지전압(VSS)에 연결되지 않고 플로우팅 된다. 따라서, 접지전압(VSS) 단자를 접지에 연결했을 때, 마이너스(-) 전원전압보다 낮은 정전방전 신호가 인가될 경우, n+/p 기생 다이오드의 순방향 동작 기능을 수행하지 못하고, N-P-N 기생 바이폴라 트랜지스터에 의해서만 정전방전 신호를 방출하기 때문에 정전방전 특성이 나빠지는 문제점이 발생한다.
따라서, 본 발명의 목적은 접지전압(VSS)을 기준으로 마이너스(-) 전압인 정전방전 신호가 인가될 때, 각 엔모스 트랜지스터의 벌크단자를 접지전압(VSS)에 연결되도록 제어하여 n+/p 기생 다이오드의 순방향 동작 기능을 추가하여 정전방전 특성을 향상시킬 수 있는 정전방전 보호회로를 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명 반도체 장치의 정전방전 보호 회로는 내부회로와 연결되어 정상적인 동작을 수행할 때, 제1, 제2 제어신호에 의해 제어되어 출력버퍼 역할을 하고, 정전방전 특성 평가를 수행할 때, 정전방전 보호회로 역할을 하기 위해 P-타입 트랜지스터의 벌크 전원전압에, N-타입 트랜지스터의 벌크는 접지전압에 연결되는 제1 블록과, 그 제1 블록의 출력, 또는 정전방전 신호를 입력받는 패드와, 그 패드에 입력된 정전방전 신호에 의해 정전방전 특성이 평가되는 정전방전 보호회로 역할을 하기 위해 P-타입 트랜지스터의 벌크 전원전압에, N-타입 트랜지스터의 벌크는 접지전압에 연결하는 제2 블록을 포함하여 구성된 것을 특징으로 한다.
본 발명에 대한 상기한 목적, 특징 및 효과에 대해서 첨부한 도면을 참조하여 다음의 상세한 설명으로부터 본 발명에 대해 충분히 이해될 것이다.
도 1은 종래 반도체 장치의 정전방전 보호 회로도.
도 2는 본 발명 반도체 장치의 정전방전 보호 회로도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
10: 제1 블록
20: 패드
30: 제2 블록
N101: 제1 노드
PM101,PM102: 제1, 제2 피모스 트랜지스터
LPM: 낮은 문턱전압 피모스 트랜지스터
NM101,NM102: 제1, 제2 피모스 트랜지스터
HNM: 높은 문턱전압 엔모스 트랜지스터
본 발명의 바람직한 실시예를 첨부한 도면을 사용하여 다음에 상세히 설명한다.
도 2는 본 발명 정전방전 보호회로를 포함하는 반도체 장치의 일부를 보인 블록도로써, 여기서는 반도체 장치의 입출력 패드 주변회로와 정전방전 보호회로에 관련된 부분만을 도시하였다. 이에 도시된 바와 같이, 내부회로와 연결되어 정상적인 동작을 수행할 때, 제1, 제2 제어신호(CON1,CON2)에 의해 제어되어 출력버퍼 역할을 하고, 정전방전 특성 평가를 수행할 때, 정전방전 보호회로 역할을 하는 제1 블록(10)과, 그 제1 블록(10)의 출력, 또는 정전방전 신호(ESDS)를 입력받는 패드(20)와, 그 패드(20)에 입력된 정전방전 신호(ESDS)에 의해 정전방전 특성이 평가되는 정전방전 보호회로 역할을 하는 제2 블록(30)과, 정상적인 동작을 수행할 때, 패드(20)에 입력된 상기 제1 블록(10)의 출력신호를 입력받는 내부회로(40)(예를 들어, 입력 버퍼 등)를 포함하여 구성된다.
여기서, 상기 제1 블록(10)은 전원전압(VCC)과 접지전압(VSS) 사이에 직렬 연결되어, 게이트에 제1 제어신호(CON1)가 인가되고, 벌크가 소오스에 공통 연결되어 전원전압(VCC)이 인가되는 제1 피모스 트랜지스터(PM101) 및 게이트에 제2 제어신호(CON2)가 인가되고, 소오스가 접지전압(VSS)에 연결되고, 벌크가 제1 노드(N101)에 연결된 제1 엔모스 트랜지스터(NM101)를 포함하여 구성되며, 상기 제1 피모스 트랜지스터(PM101) 및 제1 엔모스 트랜지스터(NM101)의 공통 연결된 드레인이 출력단자를 형성한다.
상기 제2 블록(30)은 전원전압(VCC)과 접지전압(VSS) 사이에 직렬 연결되어, 게이트, 소오스 및 벌크가 공통 연결되어 전원전압(VCC)이 인가되는 제2 피모스 트랜지스터(PM102)와, 게이트와 소오스가 공통 연결되어 접지전원(VSS)에 연결되고, 벌크가 제1 노드(N101)에 연결된 제2 엔모스 트랜지스터(NM102)와, 게이트에 상기 패드(20)에서의 출력이 인가되고, 소오스와 벌크가 공통 연결되어 접지전압(VSS)에 연결되고, 드레인이 제1 노드(N101)에 연결된 낮은 문턱전압 피모스 트랜지스터(LPM)와, 게이트에 상기 패드(20)에서의 출력이 인가되고, 소오스가 접지전압(VSS)에 연결되고, 드레인과 벌크가 공통 연결되어 제1 노드(N101)에 연결된 높은 문턱전압 엔모스 트랜지스터(HNM)를 포함하여 구성되며, 상기 제2 피모스 트랜지스터(PM102) 및 제2 엔모스 트랜지스터(NM102)의 공통 연결된 드레인이 입력단자와 출력단자를 모두 형성한다.
여기서, 상기 높은 문턱전압 엔모스 트랜지스터(HNM)의 문턱전압은 전원전압(VCC)보다 높고, 낮은 문턱전압 피모스 트랜지스터(LPM)의 문턱전압은 마이너스 전원전압(-VCC)보다 낮다.
또한, 상기 낮은 문턱전압 피모스 트랜지스터(LPM)는 P-타입 실리콘 기판 위에 형성된 N-타입 웰(well) 위에 형성된다.
상기 제1 노드(N101)에는 상기 회로가 내부회로에 연결되어 정상적인 동작으로 수행할 때에는 백 바이어스 전압(VBB)이 인가되고, 정전방전 특성 평가를 위해 동작할 때에는 백 바이어스 전압(VBB)이 인가되지 않는다.
이와 같이 구성된 본 발명 반도체 장치의 정전방전 보호회로의 동작을 상세히 설명하면 다음과 같다.
먼저, 상기 회로가 내부회로와 연결되어 정상적인 동작을 수행할 때에는, 제1 블록(10)이 출력버퍼로 동작한다. 즉, 제1 피모스 트랜지스터(PM101)의 게이트에 인가되는 제1 제어신호(CON1)는 풀업신호(PUP)가 되고, 제1 엔모스 트랜지스터(NM101)의 게이트에 인가되는 제2 제어신호(CON2)는 풀다운신호(PDN)가 되며, 제1 엔모스 트랜지스터(NM101)의 벌크에는 제1 노드(N101)를 통해 백 바이어스 전압(VBB)이 인가된다.
이때, 제2 블록(3)의 모든 트랜지스터(PM102,LPM,NM102,HNM)는 턴 오프 되어 동작하지 않는다.
한편, 정전방전 특성을 평가할 때에는, 제1 블록(10)이 정전방전 보호뢰로로써 동작한다. 즉, 제1, 제2 제어신호(CON1,CON2)가 모드 플로우팅 된다.
먼저, 접지전압(VSS) 단자가 접지(GND)에 연결되고, 정전방전 신호(ESDS)가 인가될 때, 그 정전방전 신호(ESDS)가 전원전압(VCC)을 초과하여 높은 문턱전압 엔모스 트랜지스터(HNM)의 게이트 문턱전압에 도달되는 순간, 그 높은 문턱전압 엔모스 트랜지스터(HNM)는 턴 온 되고, 제1, 제2 엔모스 트랜지스터(NM101,NM102)의 벌크 단자, 즉 P-타입 기판 단자가 높은 문턱전압 엔모스 트랜지스터(HNM)를 통해 접지전압(VSS)에 연결되며, 상기 정전방전 신호(ESDS)가 마이너스 전원전압(-VCC)보다 낮은 전압, 즉 낮은 문턱전압 피모스 트랜지스터(LPM)의 게이트 문턱전압에 도달되는 순간, 낮은 문턱전압 피모스 트랜지스터(LPM)는 턴 온 되고, 제1, 제2 엔모스 트랜지스터(NM101,NM102)의 벌크 단자, 즉 P-타입 기판 단자가 접지전압(VSS)에 연결된다.
따라서, 전원전압(VCC)을 초과하거나, 마이너스 전원전압(-VCC) 미만인 정전방전 신호(ESDS)가 인가될 때, 제1, 제2 엔모스 트랜지스터(NM101,NM102)의 벌크 단자가 접지전압(VSS)에 연결되므로 그 제1, 제2 엔모스 트랜지스터(NM101,NM102)는 다이오드 연결이 되어 그 다이오드의 순방향으로 정전방전 신호(ESDS)의 방전 동작을 빠르게 수행할 수 있다.
또한, 전원전압(VCC) 단자가 접지(GND)에 연결되고, 정전방전 신호(ESDS)가 인가될 때, 그 정전방전 신호(ESDS)가 전원전압(VCC)을 초과하여 높은 문턱전압 엔모스 트랜지스터(HNM)의 게이트 문턱전압에 도달되는 순간, 그 높은 문턱전압 엔모스 트랜지스터(HNM)는 턴 온 되고, 제1, 제2 엔모스 트랜지스터(NM101,NM102)의 벌크 단자, 즉 P-타입 기판 단자가 높은 문턱전압 엔모스 트랜지스터(HNM)를 통해 접지전압(VSS)에 연결되며, 상기 정전방전 신호(ESDS)가 마이너스 전원전압(-VCC)보다 낮은 전압, 즉 낮은 문턱전압 피모스 트랜지스터(LPM)의 게이트 문턱전압에 도달되는 순간, 낮은 문턱전압 피모스 트랜지스터(LPM)는 턴 온 되고, 제1, 제2 엔모스 트랜지스터(NM101,NM102)의 벌크 단자, 즉 P-타입 기판 단자가 접지전압(VSS)에 연결된다.
따라서, 전원전압(VCC) 초과하거나, 마이너스 전원전압(-VCC) 미만인 정전방전 신호(ESDS)가 인가될 때, 제1, 제2 엔모스 트랜지스터(NM101,NM102)의 벌크 단자가 접지전압(VSS)에 연결되므로 그 제1, 제2 엔모스 트랜지스터(NM101,NM102)는 다이오드 연결이 되어 그 다이오드의 순방향 동작 및 제1, 제2 피모스 트랜지스터(PM11,PM12)의 기생 바이폴라 트랜지스터의 동작에 의해 전원전압(VCC) 단자로 정전방전 신호(ESDS)가 방전 동작을 빠르게 수행할 수 있다.
이와 같이 본 발명 반도체 장치의 정전방전 보호 회로는 엔모스 트랜지스터가 P-타입 실리콘 기판 위에 형성되고, 피모스 트랜지스터가 P-타입 실리콘 기판 위에 형성된 N-타입 웰(well)에 형성되었을 때, 게이트 문턱전압이 전원전압(VCC)보다 높은 엔모스 트랜지스터와 게이트 문턱전압이 마이너스인 전원전압(-VCC)보다 낮은 피모스 트랜지스터를 사용하여 정전방전 특성 평가를 위한 정전방전 신호가 전원전압(VCC)보다 높거나, 마이너스 전원전압(-VCC)보다 낮을 때, 엔모스 트랜지스터의 벌크 단자를 접지전압(VSS)에 연결하여 정전방전 효과를 향상시키는 효과가 있다.

Claims (5)

  1. 정전방전 보호회로를 포함하는 반도체 장치에 있어서,
    내부회로와 연결되어 정상적인 동작을 수행할 때, 제1, 제2 제어신호에 의해 제어되어 출력버퍼 역할을 하고, 정전방전 특성 평가를 수행할 때, 정전방전 보호회로 역할을 하기 위해 P-타입 트랜지스터의 벌크(BULK)는 전원전압에, N-타입 트랜지스터의 벌크는 접지전압에 연결되는 제1 블록과, 그 제1 블록의 출력, 또는 정전방전 신호를 입력받는 패드와, 그 패드에 입력된 정전방전 신호에 의해 정전방전 보호회로 역할을 하기 위해 P-타입 트랜지스터의 벌크는 전원전압에, N-타입 트랜지스터의 벌크는 접지전압에 연결하는 제2 블록을 포함하여 구성된 것을 특징으로 하는 반도체 장치의 정전방전 보호 회로
  2. 제 1 항에 있어서, 상기 제1 블록은 전원전압과 접지전압 사이에 직렬 연결되어, 게이트에 제1 제어신호가 인가되고, 벌크가 소오스에 공통 연결되어 전원전압이 인가되는 제1 피모스 트랜지스터 및 게이트에 제2 제어신호가 인가되고, 소오스가 접지전압에 연결되고, 벌크가 제1 노드에 연결된 제1 엔모스 트랜지스터를 포함하여 구성되며, 상기 제1 피모스 트랜지스터 및 제1 엔모스 트랜지스터의 공통 연결된 드레인이 출력단자를 형성하는 것을 특징으로 하는 반도체 장치의 정전방전 보호 회로.
  3. 제 1 항에 있어서, 상기 제1, 제2 제어신호는 본 발명 정전방전 보호회로가 내부회로에 연결되어 정상적인 동작으로 수행할 때에는 각각 풀업신호 및 풀다운신호이며, 정전방전 특성 평가를 위해 동작할 때에는 모두 플로우팅 되는 것을 특징으로 하는 반도체 장치의 정전방전 보호 회로.
  4. 제 1 항에 있어서, 상기 제2 블록은 전원전압과 접지전압 사이에 직렬 연결되어, 게이트, 소오스 및 벌크가 공통 연결되어 전원전압이 인가되는 제2 피모스 트랜지스터와, 게이트와 소오스가 공통 연결되어 접지전원에 연결되고, 벌크가 제1 노드에 연결된 제2 엔모스 트랜지스터와, 게이트에 상기 패드에서의 출력이 인가되고, 소오스와 벌크가 공통 연결되어 접지전압에 연결되고, 드레인이 제1 노드에 연결된 마이너스 전원전압보다 낮은 문턱전압을 갖는 피모스 트랜지스터와, 게이트에 상기 패드에서의 출력이 인가되고, 소오스가 접지전압에 연결되고, 드레인과 벌크가 공통 연결되어 제1 노드에 연결된 전원전압보다 높은 문턱전압을 갖는 엔모스 트랜지스터를 포함하여 구성되며, 상기 제2 피모스 트랜지스터 및 제2 엔모스 트랜지스터의 공통 연결된 드레인이 입력단자와 출력단자를 모두 형성하는 것을 특징으로 하는 반도체 장치의 정전방전 보호 회로.
  5. 제 2 항 또는 제 4 항에 있어서, 상기 제1 노드에 본 발명 정전방전 보호회로가 내부회로에 연결되어 정상적인 동작으로 수행할 때에만 백 바이어스 전압이 인가되는 것을 특징으로 하는 반도체 장치의 정전방전 보호 회로.
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