CN105261382A

CN105261382A - 输出电路

Info

Publication number: CN105261382A
Application number: CN201510399270.9A
Authority: CN
Inventors: 佐野弘幸
Original assignee: Socionext Inc
Current assignee: Socionext Inc
Priority date: 2014-07-09
Filing date: 2015-07-09
Publication date: 2016-01-20
Anticipated expiration: 2035-07-09
Also published as: JP2016019183A; JP6394130B2; CN105261382B; US9467152B2; US20160013798A1

Abstract

一种输出电路，包括：输出部，包括多个输出块，每个输出块将2比特并行数据转换为1比特串行数据，并且将转换后的串行数据输出；控制信号生成电路；第一时钟生成部；以及多个第二时钟生成部，其分别生成多个第二时钟，其中每个输出块包括：延时扩展电路，其根据基准时钟和反相基准时钟顺序锁存2比特并行数据，基于延时调整信号从锁存后的数据信号中选择两个；以及双时钟触发器电路，其与对应于该输出块的第二时钟同步地锁存来自延时扩展电路的两个输出中的一个，与对应于该输出块的反相第二时钟同步地锁存来自延时扩展电路的两个输出中的另一个。采用本公开的方案，降低了功率消耗并且增加了电路操作裕度。

Description

输出电路

技术领域

本发明涉及一种输出电路。

背景技术

近年来，接口中的传输速度增大，且数据发送和接收的比特速率(bitrate)已经变为几Gbps(比特/秒)。由于诸如DDR-SDRAM(双倍速率同步动态随机存储器)之类的存储设备的运行速度也已经增大，因此，希望增大主电路与DDR-SDRAM之间的接口的速度。例如，在关于DDR-SDRAM(其输入和输出操作在2.133Gbps下执行)的接口中，由于DDR-SDRAM在双倍数据速率下操作，因此，传输时钟为1.066GHz。然而，输入和输出操作是通过2.133GHz的时钟来控制的。此外，为了提高接口的数据速率，可能存在其中多个比特的数据信号并行传输的接口。在这样的接口中，提供一种在多个比特的数据输出中取消时钟偏差(skew)的相位调整单元(纠偏(de-skew)单元)，以调整数据输出的相位。实施例涉及其中通过传输时钟调整数据输出的相位的输出电路。

由于内部电路很难在高速下操作，因此其在低速下操作。输出电路将多个比特的并行数据转换为高速串行数据。如上所述，当其中多个比特的数据信号并行传输的接口被使用时，输出电路包括多个输出块，在每个输出块中将N比特(N：2的幂次方)并行数据转换为1比特串行数据。例如，当输出块的数量为M时，M比特的数据信号并行传输。M比特并行数据的输出中的偏差被调整为零。在偏差调整中，在训练模式下预先测量用于取消偏差的调整值，并储存该调整值。在正常操作下，基于所存储的调整值调整偏差。在下文中，将用于传输M比特并行数据的多个输出块称为“M比特输出块”。

当如上所述的传输速度增大时，从内部电路输出到输出电路的并行数据信号中的偏差和在从输出电路到输出端子的信号路径上的偏差相对变得如此之大，以至于不能被忽视。当在M比特输出块的每个输出块中将N比特并行数据转换为1比特串行数据时，在每个输出块的末级将2比特并行数据转换为1比特串行数据。除了末级之外的级为以传输时钟的频率或小于其1/2的时钟频率下操作的电路，因此，这种电路的操作裕度(margin)较大。然而，末级为以传输时钟的双倍频率操作的电路。因此，由于末级中的相位调整单元在高速频率的时钟下操作，因此，形成末级的电路的消耗功率较大且其操作裕度小。

此外，相位调整单元由DLL(延迟锁相环)形成。由于多个DLL被分别针对M比特的输出电路而设置，因此，DLL的输出的上升沿/下降沿彼此不一致。

相关文献

[专利文献1]日本特开专利文献号2000-022677。

[专利文献2]日本特开专利文献号H11-177540。

发明内容

针对现有技术中存在的问题，提供了一种输出电路，其包括M比特的输出块，在每个输出块中将N比特并行数据转换为1比特串行数据，并且期望将M比特并行数据的输出之间的偏差调整到零，从而降低功率消耗以及增加电路操作裕度。

根据第一方面的输出电路包括：输出部，其包括多个输出块，每个输出块将2比特并行数据转换为1比特串行数据，并且将转换后的串行数据输出；控制信号生成电路，其根据基准时钟生成延时调整信号、第一相位调整信号和多个第二相位调整信号；第一时钟生成部，其基于所述第一相位调整信号根据所述基准时钟生成第一时钟；以及多个第二时钟生成部，其分别基于所述多个第二相位调整信号，与所述第一时钟同步地分别生成多个第二时钟，并且生成多个反相第二时钟，所述反相第二时钟是所述第二时钟的反相时钟，其中所述每个所述输出块包括：延时扩展电路，其根据所述基准时钟和反相基准时钟顺序锁存所述2比特并行数据，基于所述延时调整信号从锁存后的数据信号中选择两个，并将所选的两个信号输出，所述反相基准时钟是所述基准时钟的反相时钟；以及双时钟触发器电路(two-clocksflip-flopcircuit)，其相对于所述延时扩展电路设置，所述双时钟触发器电路与对应于所述输出块的所述第二时钟同步地锁存来自所述延时扩展电路的两个输出中的一个，并将所述输出保持半个所述第二时钟的周期，并且所述双时钟触发器电路与对应于所述输出块的反相第二时钟同步地锁存来自所述延时扩展电路的所述两个输出中的另一个，并将所述输出保持半个所述反相第二时钟的周期。

根据实施例的输出电路，在双时钟触发器电路中执行从2比特并行数据到1比特串行数据的转换。因此，延时扩展电路与基准时钟和反相基准时钟同步操作，并且双时钟触发器电路可以与传输时钟和反相传输时钟同步操作，该传输时钟和反相传输时钟的频率与基准时钟的频率相同。因此，延时扩展电路可以与频率与传输时钟相同的基准时钟同步操作。因此，由于延时扩展电路没有根据传输时钟的双倍频操作，因此，延时扩展电路的功率消耗变小并且其电路操作裕度变大。

附图说明

图1是示出一般输出电路的配置的图，该输出电路包括M比特的输出块，在每个输出块中将N比特并行数据转换为1比特串行数据，并且该输出电路将M比特数据输出之间的偏差调整为零；

图2A和图2B是说明偏差调整的图；

图3是示出具有PLL1和DLL_A的针对每个比特的比特片电路的电路构成的图；

图4是示出比特片电路的操作的时间图；

图5是示出第一实施例的输出电路的末级的构造的图，其中在M比特(M＝3)输出块的每个输出块中将2比特并行数据转换为1比特串行数据；

图6A是示出2CLK-FF的符号的图；

图6B是示出2CLK-FF的真值表的图；

图7是示出2CLK-FF的操作的时间图；

图8A到图8C是示出2CLK-FF的具体构造示例的图；

图9是示出比特片电路之一的构造的电路图；

图10是示出比特片电路的操作的时间图；

图11A是示出形成DLL_A和DLL_Z的DLL(延迟锁相环)的示例的总体构造的图；

图11B是示出在DLL中使用的延迟单元的电路图；

图12是示出在第一实施例的输出电路中使用的ISFT[7：0]和延时调整信号ISELA的真值表的图；

图13是示出第二实施例的输出电路中的比特片电路之一的构造的电路图；

图14是示出第二实施例的比特片电路的操作的时间图；

图15是示出第三实施例的输出电路中的比特片电路之一的构造的电路图；

图16是示出表示对应于相位范围的延时控制信号与所选信号之间的关系的真值表的图；

图17是示出在第三实施例中当ISELA＝0时比特片电路的操作的时间图；

图18是示出在第三实施例中当ISELA＝1时比特片电路的操作的时间图。

具体实施方式

在对实施例的输出电路进行说明之前，对输出电路的一般示例进行说明，该输出电路包括M比特输出块，在每个输出块中将N比特并行数据转换为1比特串行数据，并且该输出电路将M比特的数据输出中的偏差调整为零。

图1是示出一般输出电路的配置的图，该输出电路包括M比特的输出块，在每个输出块中将N比特并行数据转换为1比特串行数据，并且该输出电路将M比特的数据输出中的偏差调整为零。图1示出在M比特输出块的每个输出块中将N比特并行数据转换为2比特并行数据之后，将2比特并行数据转换为1比特串行数据的部分。图1示出M＝3的示例。在频率与传输时钟相同或小于其1/2的时钟下操作的电路中执行在M比特输出块的每个输出块中将N比特并行数据转换为2比特并行数据的操作。因此，这些电路的电路操作裕度较大且不存在关于操作裕度的问题。因此，这里将对在M比特输出块的每个输出块中将2比特并行数据转换为1比特串行数据的部分进行描述。在M比特输出块的每个输出块中，图1中示出的输出电路将2比特并行数据转换为1比特串行数据，并且在与传输时钟同步的DDR(双倍数据速率)下将转换后的1比特串行数据输出。

输出电路包括：PLL(锁相环)11、控制信号生成电路12、DLL(延迟锁相环)_A13、三个比特片(bit-slice)电路20A-20C以及输出缓冲器25A-25C。PLL11生成基准时钟X1CLK(基准CLK)以及双倍频时钟X2CLK(高速CLK)，基准时钟X1CLK的频率与传输时钟相同，双倍频时钟X2CLK的频率是传输时钟的两倍。控制信号生成电路12根据基准CLK生成延时调整信号和相位调整信号，在下文中将对其进行描述。DLL_A13将高速CLK延迟一延迟值，该延迟值对于三个比特片电路20A-20C而言是通用的。

三个比特片电路20A-20C包括：并串(并行/串行)转换电路21A-21C、延时扩展电路22A-22C、锁存(触发器)电路23A-23C以及DLL_Z24A-24C。并行/串行转换电路21A-21C与高速CLK同步地将2比特并行数据IDQ0[1：0]、IDQ1[1：0]和IDQ2[1：0]转换为1比特串行数据。如上所述，以DDR输出数据，并且数据在上升沿和下降沿处变化。因此，当与时钟的上升沿同步操作的触发器(在下文中，称为FF)用来形成输出电路时，频率是基准CLK的两倍高速CLK被提供到FF。

由于信号路径的布设方式，IDQ0[1：0]、IDQ1[1：0]和IDQ2[1：0]彼此之间具有一些相位差(偏差)。在末级的高速电路中，这些偏差成为了问题。因此，延时扩展电路22A-22C调整IDQ0[1：0]、IDQ1[1：0]和IDQ2[1：0]之间的偏差。在下文中，将对偏差的调整进行说明。该说明是在偏差小于1个基准CLK周期的假设下进行的。然而，该技术不限于这种情况。由于用在偏差大于1个基准CLK周期的情况下的延时扩展电路是已知的，因此，将省略关于这种情况的说明。

图2A和图2B是说明偏差调整操作的图。图2A说明在延时扩展电路中对于3比特数据的三个信号而言通用的偏差的调整操作。图2B说明3比特数据的三个信号的各自偏差的调整操作。

如图2A所示，从并行/串行转换电路21A-21C输出的3比特数据DQ0、DQ1和DQ2的三个信号分别具有相对于基准CLK的偏差。在训练模式下预先测量3比特数据的三个信号之间通用的延迟。在下文中，将3比特数据的三个信号之间通用的延迟称为“通用延迟”或者“比特之间的通用延迟”。当3比特数据DQ0、DQ1和DQ2的三个信号被偏移了通用延迟时，基准CLK的上升沿位于偏移后的DQ0、DQ1和DQ2的三个沿的最前沿与最后沿之间的范围的中心处。控制信号生成电路12存储该通用延迟。所存储的通用延迟被用作延时调整信号，用于调整三个3比特数据信号之间通用的延迟。所存储的通用延迟还被用作第一相位调整信号，该第一相位调整信号被提供给FF23A-23C且用于时钟的相位调整。

然而，在执行图2A中所示的偏差调整之后，偏移后的DQ0、DQ1和DQ2相对于基准CLK的偏差仍然存在。在下文中，在调整通用延迟之后，将相对于基准CLK的剩余偏差称为“个体比特偏差”或者“用于比特的个体偏差”。因此，如图2B所示，在训练模式下进一步测量DQ0、DQ1和DQ2相对于基准CLK的个体比特延迟，该个体比特延迟对应于个体比特偏差。当DQ0、DQ1和DQ2分别偏移了个体比特延迟时，DQ0、DQ1和DQ2的上升沿与基准CLK的上升沿一致。控制信号生成电路12将个体比特延迟存储为第二相位调整信号。

在训练模式下，通过扫描(sweep)相移值来获得最佳的延时调整信号、最佳的第一相位调整信号和最佳的第二相位调整信号，该相移值是延时调整信号、第一相位调整信号和第二相位调整信号的组合。所获得的最佳的延时调整信号、最佳的第一相位调整信号和最佳的第二相位调整信号被存储到控制信号生成电路12所附带的寄存器中作为延时调整信号、第一相位调整信号和第二相位调整信号。

在正常操作下，延时扩展电路22A-22C根据来自控制信号生成电路12的延时调整信号延迟DQ0、DQ1和DQ2。DLL_A13根据第一相位调整信号延迟高速CLK。锁存电路23A-23C与高速CLK(其相位根据第一相位调整信号被调整)同步地锁存DQ0、DQ1和DQ2(其延时被调整)。DLL_Z24A-24C根据第二相位调整信号分别延迟来自锁存电路23A-23C的输出以生成三个1比特串行数据的信号(其相位彼此一致)，并将三个1比特串行数据的信号输出到输出缓冲器25A-25C。

如上所述，在正常操作下，控制信号生成电路12将所存储的延时调整信号、所存储的第一相位调整信号和所存储的第二相位调整信号输出到相关部分，并将3比特数据DQ0-DQ3(它们之间的偏差被减小)的信号输出。

图3是示出具有PLL1和DLL_A13的针对每个比特的比特片电路20的电路构成的图。

图4示出比特片电路20的操作的时间图。

图3和图4示出其中传输时钟和基准CLK(X1CLK)为1.066GHz，而高速CLK(X2CLK)为2.133GHz的情况。因此，输出信号以1.066GHz的DDR被输出，而输出信号以2.133GHz的时钟周期变化。

在图3的比特片电路20中的锁存电路(FF：触发器)31-34和选择电路(选择器)35形成延时扩展电路22。在图3中，省略了对并行/串行转换电路的说明。此外，将输入数据D0和D1输入为2比特并行数据。

如图3和图4所示，PLL1生成X1CLK(1.066GHz)和X2CLK(2.133GHz)。在图3和图4中，X2CLK(高速CLK)也被表示为ACLK(2.133GHz)，而ACLK的反相信号被表示为/ACLK。DLL包括执行3比特的数据信号之间通用的相位调整的DLL_A13，以及执行单个1比特数据的相位调整的DLL_Z24。

如图4所示，在并行/串行转换电路中，将2比特并行数据的输入数据D0和D1转换为串行数据IN，其在图3中未示出。

串行数据IN通过四个FF31-34与ACLK和/ACLK同步锁存，ACLK和/ACLK是X2CLK的正相时钟和负相时钟。如图3所示，FF31-34串联/并联连接。FF31-34的输出分别表示为n0、n1、n2和n3。如图4所示，n0-n3是被依次偏移了X2CLK的半个周期的信号。

通过使用对于三个3比特的数据信号通用的DLL_A13，X2CLK被偏移了45度到225度并输出为相位调整后的时钟BCLK。将相移的值表示为X1CLK中的相位。例如，根据该表示，将上述偏移值表示为基于基准CLK的45度到225度。

上述延时控制信号是S0和S1的2比特信号。选择电路35根据S0和S1选择并输出n0-n3中的一个。FF23与上述BCLK同步地锁存来自选择电路35的输出。

在X2CLK被偏移的范围是在基于基准CLK45度到135度的情况下，当选择电路35选择n0时FF23锁存n0，而当选择电路35选择n2时FF23锁存n2。在X2CLK被偏移的范围是在基于基准CLK135度到225度的情况下，当选择电路35选择n1时FF23锁存n1，而当选择电路35选择n3时FF23锁存n3。

此外，DLL_Z24将来自FF23的输出偏移了基于X1CLK0度到90度的范围。换言之，DLL_Z24A-24C调整3比特数据输出的相位以使彼此一致，该3比特数据输出是来自输出缓冲器25A-25C的输出。

如上所述，通过上述操作，在宽范围内调整相位，并调整多个比特的信号之间的偏差。然而，上述电路存在以下问题。

(1)由于2.133GHz的控制时钟(高速时钟)用于获得以2.133GHz的时钟周期变化的输出，因此，使用了高速操作电路。

(2)由于纠偏单元(比特片电路)通过高速时钟操作，因此，纠偏单元(比特片电路)具有相对小的电路操作裕度和相对大的功率消耗。

(3)在上述输出电路中，如图1所示，由于DLL_Z24A-24C设置在比特片电路20A-20C的末级处，因此，可能容易出现DLL_Z24A-24C的上升/下降沿之间的差异。此外，比特片电路20A-20C的电路面积变大。

在下述的实施例中，将公开功率消耗得以减小并且电路操作裕度得以增大的输出电路。

根据第一实施例的输出电路是如下输出电路：其包括M比特的输出块，在每个输出块中将N比特并行数据转换为1比特串行数据，并且该输出电路将M比特的输出数据信号之间的偏差调整为零。根据实施例的输出电路具有以下构造以解决上述问题。

(1)为了降低功率消耗并在纠偏单元中获得足够的电路操作裕度，将具有与传输时钟相同频率的基准时钟X1CLK用作控制时钟。换言之，没有使用频率是传输时钟频率两倍的高速时钟X2CLK。

(2)为了实现上述(1)项，新颖地使用以X1CLK操作的延时扩展电路和相位调整电路(“双时钟触发器电路(2CLK-FF)”)。

(3)用于各个比特的DLL_Z没有分别设置在比特片电路处，而是设置为在源自DLL_A(DLL_A对于多个比特而言是通用的)的时钟路径上彼此相邻。

在下文中，将对实现上述多个项的第一实施例的输出电路进行描述。

图5是示出第一实施例的输出电路的末级构造的图，其中，在M比特(这里，M＝3)输出块的每个输出块中将2比特并行数据转换为1比特串行数据。

第一实施例的输出电路包括：PLL41、控制信号生成电路42、DLL_A43、三个DLL_Z44A-44C、三个比特片电路50A-50C以及输出缓冲器54A-54C。

PLL41生成具有与传输时钟相同频率的基准时钟X1CLK(基准CLK)。控制信号生成电路42由基准CLK生成延时调整信号和相位调整信号。DLL_A43将X1CLK延迟一通用延迟。DLL_Z44A-44C通过各个比特的个体偏差来分别调整从DLL_A43输出的时钟，其被调整了通用延迟。

比特片电路50A-50C包括：延时扩展电路51A-51C、双时钟触发器电路(2CLK-FF)52A-52C和反相器53A-53C。

如上所述，在第一实施例的输出电路中，在并行/串行转换之前执行延时扩展的操作，并将2CLK-FF52A-52C用作在比特片电路50A-50C的末级处的FF。如后文所述，2CLK-FF与具有不同相位的两种CLK同步地锁存两个数据输入，并将锁存后的数据输出为串行数据。换言之，2CLK-FF执行并行/串行转换以将2比特并行数据转换为1比特串行数据。此外，通过使用DLL_A43和DLL_Z44A-44C扫描输入到2CLK-FF52A-52C的时钟来执行相位调整，并且通过将调整后的时钟输入到2CLK-FF52A-52C来执行相位控制。因此，2CLK-FF52A-52C执行并行/串行转换以及用于调整比特中的个体偏差的相位调整。

还通过X1CLK和反相X1CLK来控制延时扩展电路51A-51C，该反相X1CLK是X1CLK的反相时钟。如上所述，基于通过扫描输入到2CLK-FF52A-52C的时钟获得的相位调整值来执行相位控制。根据相位调整值，通过选择延时扩展电路51A-51C的输出来扩展通过2CLK-FF52A-52C获得数据信号的范围。

DLL_Z44A-44C没有分别设置在比特片电路50A-50C的末级处。DLL_Z44A-44C设置在输入到2CLK-FF52A-52C的时钟的路径上，具体而言，靠近DLL_A43(其对于DLL_Z44A-44C而言是通用的使得DLL_Z44A-44C彼此邻近)。

图6A是示出2CLK-FF的符号的图。

图6B是示出2CLK-FF的真值表的图。

如图6A所示，2CLK-FF接收两个输入数据信号DATA0和DATA1以及两个时钟CLK0和CLK1，并将一个数据信号Q输出。

如图6B所示，在CLK1为高(H)或低(L)的状态下，当CLK0上升时，2CLK-FF锁存DATA0并将锁存后的DATA0输出为Q。然而，当CLK0下降时，Q没有变化，即，Q被保持。在CLK0为高(H)或低(L)的状态下，当CLK1上升时，2CLK-FF锁存DATA1并将锁存后的DATA1输出为Q。然而，当CLK1下降时，Q没有变化，即，Q被保持。因此，没有同时上升(即，CLK0和CLK1的上升沿间隔开预定时间)的CLK0和CLK1被输入。

图7是示出2CLK-FF的操作的时间图。

如图5所示，在第一实施例中，将相位调整时钟及其反相时钟输入到2CLK-FF作为CLK0和CLK1。图7还示出将时钟及其反相时钟输入为CLK0和CLK1的示例。

要求DATA0相对于CLK0的上升沿静止预定设置时间和预定保持时间，并且在与CLK0的上升沿相距一延迟时间后，输出Q变为对应于DATA0的数据Valid00。类似地，要求DATA1相对于CLK1的上升沿静止预定设置时间和预定保持时间，并且在与CLK1的上升沿相距一延迟时间之后，输出Q变为对应于DATA1的数据Valid10。如上所述，当CLK1相对于CLK0是反相时钟时，Q以半个时钟周期在DATA0与DATA1之间交替变化。换言之，将DATA0和DATA1的2比特并行数据转换为1比特串行数据，并将1比特串行数据输出。

图8A至图8C是示出2CLK-FF的具体构造示例的图。

在图8B和图8C的电路中，由CLK0和CLK1生成单脉冲(one-shotpulse)NCLKP0Z和NCLKP0X、以及NCLKP1Z和NCLKP1X。由于这些单脉冲生成电路是已知的，因此，将省略关于这些电路的说明。在图8B和8C的电路中，进一步生成时钟NCLK0Z、NCLK0X、NCLK1Z和NCLK1X。

图8A的电路与时钟NCLK0Z和NCLK0X同步地锁存DATA0，并且与时钟NCLK1Z和NCLK1X同步地锁存DATA1。此外，图8A的电路交替锁存与单脉冲NCLKP0Z和NCLKP0X以及单脉冲NCLKP1Z和NCLKP1X同步地被后级的锁存电路锁存的数据，并将被后级锁存的数据输出为输出数据Q。由于本领域普通技术人员可以容易地理解这些2级锁存电路的构造和操作，因此，将省略关于这些电路的说明。

图9是示出比特片电路之一的构造的电路图。

图10是示出比特片电路的操作的时间图。

比特片电路包括：如图9中所示连接的五个FF61-65、使X1CLK(IX1CLK)反相并输出NX1CLK_S的反相器66、两个选择器67和68、2CLK-FF52以及反相器53。2CLK-FF52对应于2CLK-FF52A-52C中的一个。反相器53对应于反相器53A-53C中的一个。选择器67和68根据来自控制信号生成电路42的延时调整信号ISELA执行选择操作。

FF61与IX1CLK同步地锁存IDQx[0](其为2比特输入数据中的一个)，并将锁存后的数据输出为NDQ01_R。FF62与NX1CLK_S同步地锁存IDQx[1](其为2比特输入数据中的另一个)，并将锁存后的数据输出为NDQ011_R。

FF63与NX1CLK_S同步地锁存NDQ01_R，并将锁存后的数据输出为NDQ02_R。FF64与NX1CLK_S同步地锁存NDQ11_R，并将锁存后的数据输出为NDQ12_R。NDQ02_R对应于延迟了半个X1CLK周期的NDQ01_R，而NDQ12_R对应于延迟了半个X1CLK周期的NDQ11_R。FF65与IX1CLK_S同步地锁存NDQ12_R，并将锁存后的数据输出为NDQ13_R。NDQ13_R对应于进一步延迟了半个X1CLK周期的NDQ12_R。

IDLLCLK为其相位通过DLL_A43和DLL_Z44A-44C被调整的时钟。反相器53通过使IDLLCLK反相来生成NDLLCLK_S。

选择器67在延时控制信号ISELA＝0时选择NDQ01_R，在延时控制信号ISELA＝1时选择NDQ02_R，并将所选的数据输出为NDQ0_S。选择器68在延时控制信号ISELA＝0时选择NDQ12_R，在延时控制信号ISELA＝1时选择NDQ13_R，并将所选的数据输出为NDQ1_S。

2CLK-FF52与IDLLCLK同步地锁存NDQ0_S，与NDLLCLK_S同步地锁存NDQ1_S，并将锁存后的数据输出到DQx作为串行数据。

如上所述，IDLLCLK为其相位通过DLL_A43和DLL_Z被调整的时钟。当IDLLCLK被扫描时，DQx也被扫描。

通过DLL_A43扫描的IDLLCLK的范围为基于基准CLK的45度到405度。当调整后的相位在基于基准CLK的45度到225度时，将ISELA设定为零(ISELA＝0)。当调整后的相位在基于基准CLK的225度到405度时，将ISELA设定为1(ISELA＝1)。延时控制信号ISELA是比特之间的通用信号。

在图10中，“P”表示当ISELA＝0时，在IDQx[0]的前面对应于数据Valid00的IDLLCLK和NDLLCLK_S的扫描范围。类似地，“Q”表示当ISELA＝0时，在IDQx[0]的后面对应于数据Valid01的IDLLCLK和NDLLCLK_S的扫描范围。“R”表示当ISELA＝1时，在IDQx[1]的前面对应于数据Valid10的IDLLCLK和NDLLCLK_S的扫描范围。类似地，“S”表示当ISELA＝1时，在IDQx[1]的后面对应于数据Valid10的IDLLCLK和NDLLCLK_S的扫描范围。

图11A是示出形成DLL_A43和DLL_Z44A-44C的DLL(延迟锁相环)的示例的总体构造的图。图11B是示出在DLL中使用的延迟单元的电路图。

DLL包括DLC60和DLQ65。DLC60包括：延迟线61、相位控制电路63和定序器64。通过在多个级(这里是1024级)中串行连接多个图11B的延迟单元形成延迟线61。在延迟线61中，通过10比特的延迟线控制码控制输入IX1CLK返回的延迟单元的位置。每个延迟单元62延迟从前级到后级行进的信号，延迟的时间等于通过与非门的通过时间。类似地，每个延迟单元62延迟从后级到前级返回的信号，延迟的时间等于通过与非门的通过时间。当从第一级到返回位置的延迟单元62的数量为J时，输入到延迟线61的IX1CLK在行进到返回位置并从返回位置返回到第一级的路径中通过与非门的数量为2*J。因此，当与非门的延迟时间为τ时，被输入到第一级并从第一级输出的延迟后的IX1CLK被延迟了2*J*τ。如上所述，通过延迟线控制码来控制返回点，即J。

相位控制电路63根据定序器64的控制序列将延迟后的IX1CLK的相位与IXCLK的相位进行比较，并调整延迟线控制码的值，使得延迟后的IX1CLK相对于IXCLK延迟了一个IXCLK周期。具体地，执行调整使得IXCLK与延迟后的IX1CLK之间的相位差为零。众所周知的是，由于从第一级到返回点的延迟单元的数量J与一个IXCLK周期的时间相同，因此当相位差为零时的延迟线控制码的值即延迟是2*J*τ。相位控制电路63将相位差为零时延迟线控制码的值输出到DLQ65作为DLI码[9：0]。

DLQ65包括：延迟线66和相位计算电路67。与DLC60的延迟线61类似，通过具有与延迟线61相同构造的延迟单元62形成延迟线66，级数(延迟单元的数量)为1152。因此，延迟线66的延迟与延迟线61的延迟相同。将待延迟的时钟IDLIN输入到延迟线66，并在延迟线66中被延迟之后将其输出为ODLLCLK。

相位计算电路67接收用于指定相位调整角度的8比特的相位选择信号ISFT[7：0]，并通过将上述DLI码[9：0]与ISFT[7：0]相乘再除以128来生成11比特的延迟线控制码[10：0]。延迟线66通过在第一级与返回点之间来回的延迟(其通过延迟线控制码[10：0]指定)来延迟IDLIN，并将延迟后的IDLIN输出为ODLLCLK。

例如，当从DLC60输出的DLI代码[9：0]为512且ISFT[7：0]为对应于45度的64时，延迟线控制码[10：0]为256。

实施例中使用的DLL不限于图11A和图11B中示出的DLL，而是可以使用各种类型的DLL。由于各种构造的DLL是公知的，因此，将省略关于DLL的进一步说明。

图12是示出第一实施例的输出电路中使用的ISFT[7：0]和延时调整信号ISELA的真值表的图。图12示出从选择器67和68输出的NDQ0_S和NDQ1_S以及对应于ISFT的相位调整的值。

例如，当ISFT[7：0]＝01001101，ISELA＝0时，将NDQ01_R和NDQ12_R选为NDQ0_S和NDQ1_S，且相位为216.5625度。

如上所述，在第一实施例的输出电路中，通过2CLK-FF执行2比特并行数据到1比特串行数据的转换。延时扩展电路与基准时钟和反相基准时钟同步操作。2CLK-FF与相位调整基准时钟及其反相时钟同步操作。因此，与通过具有双倍频的高速时钟操作的电路相比，2CLK-FF的功率消耗小且2CLK-FF的电路操作裕度大。此外用于单个比特的DLL设置在提供到末级的2CLK-FF的CLK和靠近比特通用DLL的路径上。因此，由于用在单个DLL中的控制信号的线没有设置在到多个2CLK-FF的各个路径上，因而电路面积减小。

在第一实施例中，多比特通用的DLL_A的相位调整范围大到45度到405度。为了使DLL_A的相位调整范围大，图11的DLQ65的级数增加。因此，其电路面积变大。在接下来描述的第二实施例中，对DLL_A的相位调整范围减小的输出电路进行描述。

图13是示出在第二实施例的输出电路中比特片电路之一的构造的电路图。

第二实施例的输出电路与第一实施例的输出电路的不同之处在于，将NDQ01_R和NDQ13_R输入到选择器67，而将NDQ12_R和NDQ02_R输入到选择器68。第二实施例的输出电路的其它部分与第一实施例的输出电路的其它部分相同。

图14是示出第二实施例的比特片电路的操作的时间图。

DLL_A的相位调整范围通过交替使用选择器67以及输入了NDQ02_R和NDQ13_R的选择器而向外扩张。DLL_A的相位调整范围从第一实施例中的45度到405度的范围变为第二实施例中的45度到225度的范围。因此，电路面积减小。具体地，虽然第一实施例中的图11A的DLL的DLQ65的级数为1152，但其在第二实施例减小到640。在第二实施例中，ISELA也是多个比特的通用信号。

如图13和图14所示，当ISELA＝0时，2CLK-FF52与CLK0(IDLLCLK)的上升沿同步地锁存NDQ01_R，与CLK1(NDLLCLK_S)的上升沿同步地锁存NDQ12_R，并将锁存后的信号输出到DQx。

当ISELA＝1时，2CLK-FF52与CLK1(NDLLCLK_S)的上升沿同步地锁存NDQ13_R，与CLK0(IDLLCLK)的上升沿同步地锁存NDQ02_R，并将锁存后的信号输出到DQx。

在ISELA＝0的状态下，从45度到225度扫描IDLLCLK，并在IDLLCLK达到225度时将状态切换到ISELA＝1。此外，从45度到225度扫描IDLLCLK，并在IDLLCLK达到225度时将状态切换到ISELA＝0。

如上所述，第二实施例的输出电路获得了与第一实施例的输出电路相同的效果。此外，由于在末级处输入到2CLK-FF的CLK的扫描范围为45度到225度，因此，DLL_A的级数减小，因而其面积减小。

在第二实施例中，关于在2CLK-FF52中的设置时间/保持时间的一部分允许范围(窗口)的条件变得严格。具体地，当DLL_A的扫描范围中的位置最小时，设置裕度为对应于X1CLK的45度相位的值，因此，当X1CLK的频率为1.066GHz时，设置时间为117皮秒。此外，当DLL_A的扫描范围中的位置最大时，X1CLK的相位为225度(在DLL_A通用的比特之间的通用延迟)和90度(在DLL_Z处的个体延迟)的总和(225度+90度)，并因此保持裕度为360度-(225度+90度)＝45度。因此，保持时间也为117皮秒。因此，当扫描位置为最小和最大时，关于设置时间/保持时间的条件变得严格。

在接下来描述的第三实施例的输出电路中，关于2CLK-FF52中的设置时间/保持时间的条件(其在第二实施例中变得严格)变得宽松。

图15是示出在第三实施例的输出电路中比特片电路之一的构造的电路图。

第三实施例的输出电路与第二实施例的输出电路的不同之处在于，FF71、FF72和选择器73-76被添加到比特片电路中。第三实施例的输出电路的其它部分与第二实施例的输出电路的其它部分相同。在第三实施例中，控制信号生成电路根据DLL_Z的相位调整值生成扩展延时控制信号ISELB。

FF71与IX1CLK同步的锁存FF63的输出。从FF71输出的NDQ03_R为对应于延迟了一个IX1CLK周期的NDQ01_R的信号。换言之，NDQ03_R为对应于延迟了半个IX1CLK周期的NDQ02_R的信号。

FF72与NX1CLK_S同步地锁存FF65的输出。从FF72输出的NDQ14_R为对应于延迟了一个IX1CLK周期的NDQ12_R的信号。换言之，NDQ14_R为对应于延迟了半个IX1CLK周期的延迟的NDQ13_R的信号。

选择器73接收NDQ01_R和NDQ02_R，当扩展延时控制信号ISELB＝0时选择并输出NDQ01_R，而当ISELB＝1时选择并输出NDQ02_R。

选择器74接收NDQ02_R和NDQ03_R，当扩展延时控制信号ISELB＝0时选择并输出NDQ02_R，而当ISELB＝1时选择并输出NDQ03_R。

选择器75接收NDQ12_R和NDQ13_R，当扩展延时控制信号ISELB＝0时选择并输出NDQ12_R，而当ISELB＝1时选择并输出NDQ13_R。

选择器76接收NDQ13_R和NDQ14_R，当扩展延时控制信号ISELB＝0时选择并输出NDQ13_R，而当ISELB＝1时选择并输出NDQ14_R。

选择器67接收来自选择器73和选择器76的输出，当延时控制信号ISELA＝0时选择来自选择器73的输出，而当ISELA＝1时选择来自选择器76的输出，并将所选的一个数据输出为NDQ0_S。

选择器68接收来自选择器75和选择器74的输出，当延时控制信号ISELA＝0时选择来自选择器75的输出，而当ISELA＝1时选择来自选择器74的输出，并将所选的数据输出为NDQ1_S。

图16是示出表示对应于相位范围的延时控制信号与所选信号之间的关系的真值表的图。

如图16的真值表所示，在第三实施例中，存在第一到第四四个条件，第一条件与第二实施例中ISELA＝0的条件相同，第三条件与第二实施例中ISELA＝1的条件相同。换言之，在第三实施例中，增加了ISELB＝1的第二条件和第四条件。

第二条件具有其中DLL_A43的通用相位调整值和DLL_Z44A-44C的每个相位调整值的总和为225度到315度的范围。在第二条件下，ISELA＝0且ISELB＝1。在第二条件下，将NDQ02_R选为NDQ0_S，而将NDQ14_R选为NDQ1_S。

第四条件具有其中DLL_A43的通用相位调整值和DLL_Z44A-44C的每个相位调整值的总和为225度到315度的范围。在第二条件下，ISELA＝1且ISELB＝1。在第四条件下，将NDQ13_R选为NDQ0_S，而将NDQ03_R选为NDQ1_S。

图17是示出在第三是实例中当ISELA＝0时比特片电路的操作的时间图。

在下文中，将对在训练模式和正常模式下的延时控制信号ISELA、扩展延时控制信号ISELB和相位调整值的设定操作进行描述。

在训练模式下，通过在45度到225度的范围内扫描DLL_A43的相位来确定多个比特的通用相位。接着，通过在0度到90度的范围内分别扫描DLL_Z44A-44C的相位来确定各个比特各自的相位。在扫描中，当DLL_A的相位和DLL_Z的相位的总和小于225度时，将ISELB设定为0(ISELB＝0)；而当总和等于或大于225度时，将ISELB设定为1(ISELB＝1)。当ISELB＝1时，输入到2CLK-FF52的数据被延迟半个X1CLK周期，以增加在2CLK-FF52处的保持裕度。由于ISELB为根据用于各个比特的DLL_Z(+DLL_A)的各个条件确定的选择器信号(扩展延时信号)，因此，针对各个比特分别确定ISELB。由于ISELA为用于扩展多个比特通用DLL_A的相位调整范围的选择信号，因此，ISELA为如第二实施例一样的多个比特通用的信号。

第三实施例的输出电路具有与第一实施例和第二实施例的输出电路相同的效果。此外，解决了第二实施例中2CLK-FF的设置时间/保持时间的裕度小的问题，并容易地获得了裕度。

以上对第一实施例到第三实施例进行了描述。在下文中示出第一实施例到第三实施例的输出电路的效果。

(1)当数据传输的比特速率为2.133Gbp时，输出在2.133GHz的一个时钟周期内变化。然而，根据实施例，输出电路的控制时钟的频率为1.066GHz，且控制时钟的速度减小到对应于传输速率一半的速度。因此，降低了功率消耗并且增加了电路操作裕度。

(2)由于当在扫描末级处输入到2CLK-FF的CLK时用于接收数据的范围根据控制相位被扩展，因此，充分获得了电路操作裕度。

(3)由于将用于各个比特的DLL设置在提供到末级的2CLK-FF的CLK的路径上且靠近多个比特的通用DLL，因此，缩短了信号线且减小了电路面积。

Claims

1.一种输出电路，包括：

输出部，其包括多个输出块，每个输出块将2比特并行数据转换为1比特串行数据，并且将转换后的串行数据输出；

控制信号生成电路，其根据基准时钟生成延时调整信号、第一相位调整信号和多个第二相位调整信号；

第一时钟生成部，其基于所述第一相位调整信号根据所述基准时钟生成第一时钟；以及

多个第二时钟生成部，其分别基于所述多个第二相位调整信号，与所述第一时钟同步地分别生成多个第二时钟，并且生成多个反相第二时钟，所述反相第二时钟是所述第二时钟的反相时钟，其中

每个所述输出块包括：

延时扩展电路，其根据所述基准时钟和反相基准时钟顺序锁存所述2比特并行数据，基于所述延时调整信号从锁存后的数据信号中选择两个，并将所选的两个信号输出，所述反相基准时钟是所述基准时钟的反相时钟；以及

双时钟触发器电路，其相对于所述延时扩展电路设置，所述双时钟触发器电路与对应于所述输出块的所述第二时钟同步地锁存来自所述延时扩展电路的两个输出中的一个，并将所述输出保持半个所述第二时钟的周期，并且所述双时钟触发器电路与对应于所述输出块的反相第二时钟同步地锁存来自所述延时扩展电路的所述两个输出中的另一个，并将所述输出保持半个所述反相第二时钟的周期。

2.根据权利要求1所述的输出电路，其中

所述延时扩展电路包括：

第一延迟电路，其包括配置为输入所述2比特并行数据中的一个的锁存电路且具有两级，所述第一延迟电路的第一级与所述基准时钟同步地锁存所述2比特并行数据中的一个，所述第一延迟电路的第二级与所述反相基准时钟同步地锁存所述第一级的输出；

第二延迟电路，其包括配置为输入所述2比特并行数据中的另一个的锁存电路且具有三级，所述第二延迟电路的第一级与所述基准时钟同步地锁存所述2比特并行数据中的另一个，所述第二延迟电路的第二级与所述反相基准时钟同步地锁存所述第二延迟电路的第一级的输出，所述第二延迟电路的第三级与所述基准时钟同步地锁存所述第二延迟电路的第二级的输出；

第一选择电路，其基于所述延时调整信号选择来自所述第一延迟电路的第一级的输出和来自所述第一延迟电路的第二级的输出中的一个；以及

第二选择电路，其基于所述延时调整信号选择来自所述第二延迟电路的第二级的输出和来自所述第二延迟电路的第三级的输出中的一个，

所述双时钟触发器电路与所述第二时钟同步地锁存来自所述第一选择电路的输出，并在半个所述第二时钟的周期将锁存的输出进行输出，以及

所述双时钟触发器电路与所述反相第二时钟同步地锁存来自所述第二选择电路的输出，并在半个所述反相第二时钟的周期将锁存的输出进行输出。

3.根据权利要求1所述的输出电路，其中

所述延时扩展电路包括：

第一选择电路，其基于所述延时调整信号选择来自所述第一延迟电路的第一级的输出和来自所述第二延迟电路的第三级的输出中的一个；以及

第二选择电路，其基于所述延时调整信号选择来自所述第二延迟电路的第二级的输出和来自所述第一延迟电路的第二级的输出中的一个，

4.根据权利要求3所述的输出电路，其中

所述延时扩展电路包括：

第一周期延迟锁存电路，其与所述基准时钟同步地锁存来自所述第一延迟电路的第二级的输出；

第二周期延迟锁存电路，其与所述反相基准时钟同步地锁存来自所述第二延迟电路的第三级的输出；

第三选择电路，其基于所述延时调整信号选择来自所述第一延迟电路的第一级和第二级的输出中的一个；

第四选择电路，其基于所述延时调整信号选择来自所述第一延迟电路的第二级的输出和来自所述第一周期延迟锁存电路的输出中的一个；

第五选择电路，其基于所述延时调整信号选择来自所述第二延迟电路的第二级和第三级的输出中的一个；以及

第六选择电路，其基于所述延时调整信号选择来自所述第二延迟电路的第三级的输出和来自所述第二周期延迟锁存电路的输出中的一个，

所述第一选择电路基于所述延时调整信号选择来自所述第三选择电路的输出和来自所述第六选择电路的输出中的一个，以及

所述第二选择电路基于所述延时调整信号选择来自所述第五选择电路的输出和来自所述第四选择电路的输出中的一个。

5.根据权利要求1所述的输出电路，其中

所述第一时钟生成部包括第一DLL电路，所述第一DLL电路基于所述第一相位调整信号将所述基准时钟延迟第一相位值以生成所述第一时钟，以及

所述第二时钟生成部包括第二DLL电路，所述第二DLL电路基于所述第二相位调整信号将从所述第一DLL电路输出的所述第一时钟延迟第二相位值以生成所述第二时钟。

6.根据权利要求2所述的输出电路，其中

7.根据权利要求3所述的输出电路，其中

8.根据权利要求4所述的输出电路，其中

9.根据权利要求5所述的输出电路，其中

所述控制信号生成部基于所述第一相位值生成所述延时调整信号。

10.根据权利要求6所述的输出电路，其中

11.根据权利要求7所述的输出电路，其中

12.根据权利要求8所述的输出电路，其中

13.根据权利要求5所述的输出电路，其中

所述控制信号生成部基于通过将所述第一相位值与所述多个第二时钟生成部的多个第二相位值中的每一个相加获得的每个结果，生成对应于所述多个输出块中每个输出块的每个延时调整信号。

14.根据权利要求6所述的输出电路，其中

15.根据权利要求7所述的输出电路，其中

16.根据权利要求8所述的输出电路，其中