JP2015225976A - 半導体装置 - Google Patents

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Toshiaki Kato
俊亮 加藤
川口　雄介
Yusuke Kawaguchi
雄介 川口
哲郎 野津
Tetsuo Nozu
哲郎 野津
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Abstract

【課題】有効面積率を向上させることにより低オン抵抗を可能とする。
【解決手段】ダブルゲート構造等のパワーＭＯＳＦＥＴにおいてソーストレンチをドット
状に変更する。この際、電極への接続は各トレンチの上面で行うことが望ましい。このよ
うな構造を採用することで、無効領域が減少し、有効面積率を向上することが可能になる
。この為、耐圧を維持しながら、オン抵抗を低減することができる。例えば、有効面積率
は、ソーストレンチをストライプ状にした場合と比較して、１．５倍以上（４８％から７
４％）向上する。
【選択図】 図１

Description

本明細書に記載の実施の形態は、半導体装置に関する。
大電流・高電圧が要求されるスイッチング電源に加え、近年、省電力の要請が高いノー
トPC等の移動体通信機器向けのスイッチング電源として、パワーMOSFETの需要が急増して
いる。移動体通信機器等のパワーマネジメント回路や、リチウムイオン電池の安全回路に
使用されるためには、電池電圧での直接駆動を可能とするための低電圧駆動化および低オ
ン抵抗化、そしてスイッチング損失を抑えるためのゲート容量の低減化を実現するように
パワーMOSFETを設計する必要がある。
低オン抵抗を実現するための技術として、トレンチ底部に（酸化膜を設けずに）ソース
電極を埋め込んだフィールドプレート（FP）構造が考えられる。しかし、FP構造は、トレ
ンチ内のソース電極とゲート電極が近接しているので、ソース・ゲート間容量が大きくな
るという問題があった。この問題は、ソースフィールドプレートを埋め込んだトレンチ（
ソーストレンチ）と、ゲート電極を埋め込んだトレンチ（ゲートトレンチ）を分離して設
けるダブルトレンチ構造により改善できる。しかしながら、従来のFP構造と比較して、ダ
ブルトレンチ構造はチャネル密度が低いため、オン抵抗で劣る。
特開２０１２−１０９５８０号公報
上述したように、FP構造はソース・ゲート間容量が大きい点で難があり、一方のダブル
トレンチ構造はオン抵抗の問題があった。以下に記載の実施の形態は、ソース・ゲート間
容量の問題を解決しつつ、オン抵抗（ドリフト抵抗ないしチャネル抵抗）の改善を可能と
する半導体装置を提供する。
以下に説明する実施の形態の半導体装置は、第１導電型の半導体基板と、この基板上に
形成される第１導電型の第１半導体層と、この第１の半導体層上に形成される第２導電型
の第２半導体層と、この第２の半導体層上に形成される第１導電型の第３半導体層と、を
備え、前記基板の表面と垂直な方向に前記第２および第３半導体層を貫通する第１トレン
チと、前記基板の表面と垂直な方向に前記第２および第３半導体層を貫通し、前記第１ト
レンチと離間する第２トレンチと、前記基板の表面と垂直な方向に前記第２および第３半
導体層を貫通し、前記第２トレンチと離間する第３トレンチと、前記基板の表面と垂直な
方向に前記第２および第３半導体層を貫通し、平面視において、前記第１、第２及び第３
トレンチを結ぶ方向と平行に設けられた第１溝とが形成され、前記第１、第２及び第３ト
レンチの内部にそれぞれ形成される第１、第２及び第３絶縁膜と、前記第１、第２及び第
３トレンチの内部であって、前記第１、第２及び第３絶縁膜の内側にそれぞれ形成される
第１、第２及び第３導電部と、この第１、第２及び第３導電部と電気的に接続され、前記
第３半導体層上に形成されるソースと、前記第１溝の内部に形成される第４絶縁膜と、前
記第４絶縁膜の内側に形成されるゲートと、前記基板の裏面側に設けられるドレインと、
を備えることを特徴とする半導体装置である。
ただし第１導電型の半導体基板は、基板の少なくとも一部が第１導電型であれば十分で
ある。また、第１の半導体層と一体化して形成されていても良い。これら半導体層は、典
型的には、エピタキシャル成長で形成されるが、これに限られるものではない。また、平
行、垂直などの用語は、実際の製品においては、実質的にあるいは、概ねそうなっている
部分があれば良く、製造プロセスにおける誤差等を許容する。また、溝は、トレンチと比
較して、平面視において、少なくともその一部が細長い形状を持っていなければならない
。トレンチは、平面視において、円形、正方形等形状に限定されるものではない。
また、前記基板の表面と垂直な方向に前記第２および第３半導体層を貫通する第４トレ
ンチと、前記基板の表面と垂直な方向に前記第２および第３半導体層を貫通し、第４トレ
ンチと離間する第５トレンチとを備え、平面視において、これら第４トレンチ及び第５ト
レンチを結ぶ方向は、前記第１溝と平行であり、かつ、前記第１、第２及び第３トレンチ
と、前記第４及び第５トレンチとの間に、前記第１溝が形成されていることを特徴とする
上記半導体装置である。
また、平面視において、前記第１トレンチと前記第２トレンチの垂直二等分線上に、前
記第４トレンチが形成されており、平面視において、前記第２トレンチと前記第３トレン
チの垂直二等分線上に、前記第５トレンチが形成されていることを特徴とする上記半導体
装置である。
ただし、垂直二等分線上に、第５トレンチの一部があればよく、平面視における、第２
トレンチ中心と、第３トレンチの中心の垂直二等分線上に、第５トレンチ中心がある場合
に限られない。
また、電気的な接続とは、直接または間接に電気的に接続していればよい。
また、前記基板の表面と垂直な方向に前記第２および第３半導体層を貫通するトレンチ
であって、その内部に絶縁膜と、その絶縁膜の内側にソースとを備える第６トレンチが、
複数個、平面視において互いに離間するドット状に配置され、前記基板の表面と垂直な方
向に前記第２および第３半導体層を貫通する第２溝であって、その内部に絶縁膜と、その
絶縁膜の内側にゲートとを備える第２溝が、複数個、平面視において互いに離間するスト
ライプ状に形成され、平面視において、隣接する前記第２溝間に存在する複数の前記第６
トレンチを結ぶ第１方向と、前記第２溝とが平行であることを特徴とする上記半導体装置
である。
ここでストライプ状（縞状）に形成されるゲートトレンチは、一定ピッチであることが
望ましいが、それに限られるものではない。また、ドット状に配置されるソーストレンチ
も、格子点にある必要はない。また、全てのソーストレンチについてドット状に離間して
形成される必要はなく、その一部（たとえば４個）のソーストレンチについて、互いに離
間して形成されていても良い。
また、平面視において、前記第２溝とこれに隣接する第２溝との間に存在する複数の前
記第６トレンチと、前記第２溝と反対側に隣接する第２溝との間に存在する複数の前記第
６トレンチとは、前記第１方向において異なる位置に形成されていることを特徴とする前
記半導体装置である。たとえば、溝をまたいで形成される二つの第６トレンチは、第１方
向にずらして形成されている。
また、ソーストレンチ内のソース電極と、基板表面に形成さえるソース電極とは、直接
接触させて良い。また、また、ソーストレンチは、ゲートトレンチより深く形成させて良
い。
また、第１導電型の半導体基板と、この基板上に形成される第１導電型の第4半導体層
と、この第１の半導体層上に形成される第１導電型の第５半導体層とを備え、前記基板の
表面と垂直な方向に前記第５半導体層を貫通する第７トレンチと、前記基板の表面と垂直
な方向に前記第５半導体層を貫通し、前記第７トレンチと離間する第８トレンチと、前記
基板の表面と垂直な方向に前記第５半導体層を貫通し、前記第８トレンチと離間する第９
トレンチと、前記基板の表面と垂直な方向に前記第５半導体層を貫通し、平面視において
、前記第７、第８及び第９トレンチを結ぶ方向と平行に設けられた第３溝とが形成され、
前記第７、第８及び第９トレンチの内部にそれぞれ形成される第４、第５及び第６絶縁膜
と、前記第７、第８及び第９トレンチの内部であって、前記第４、第５及び第６絶縁膜の
内側にそれぞれ形成される第４、第５及び第６導電部と、この第４、第５及び第６導電部
と電気的に接続され、前記第５半導体層上に形成されるソースと、前記第３溝の内部に形
成される第７絶縁膜と、前記第３溝の内部であって、前記第７絶縁膜の内側に形成される
ゲートと、前記基板の裏面側に設けられるドレインと、を備え、前記第５半導体層の不純
物濃度は、前記第４半導体層の不純物濃度より高く、かつ、前記第４半導体層のうち、前
記第７、第８及び第９トレンチと前記第３溝の間の領域が、それぞれ空乏化していること
を特徴とする半導体装置である。
この構成であれば、空乏領域を設けることにより、第２導電型の領域をベースとして設
けなくすることも可能である。ただし、空乏化するために、トレンチとゲート間を狭く（
たとえば、100nm以下）することが望ましい。
第１の実施の形態にかかる半導体装置の平面図。 図１におけるＡ−Ａ‘断面図。 ダブルトレンチ構造の半導体装置の平面図（比較例）。 図３におけるＢ−Ｂ‘断面図（比較例）。 第２の実施の形態にかかるダブルトレンチ構造。
以下に、実施の形態に係る半導体装置を図面を参照して説明する。なお、以下の説明で
は、第１導電型をｎ型、第２導電型をｐ型として説明するが、逆でも良い。また、ｎ＋は
、ｎよりも不純物濃度が高く、また、ｎは、ｎ−よりも不純物濃度が高いことを意味する
。ｐ型についても同様である。
（第1実施形態）
図１は、本実施形態に係る半導体装置１０の平面図であり、図２は、図１のＡ−Ａ‘断
面の模式図である。ただし、説明のため、図１では、基板表面を覆うソース電極２８なら
びにゲート絶縁膜１４ａの一部を省いている。図３は、比較例におけるダブルトレンチ型
の半導体装置４０であり、図４は、図２のＢ−Ｂ’断面の模式図である。
図１ならびに図２に示されるように、半導体装置１０は、複数のゲートトレンチ１２と
、複数のソーストレンチ１６を備える。ゲートトレンチ１２は、平面視において、線状（
図１の紙面縦方向）に延びて形成されている。ゲートトレンチ１６同士は、互いに平行で
あり、一定間隔（たとえば3μmピッチ）で形成されている。ソーストレンチ１６は、図１
に示される通り、平面視において、ほぼ方形状に形成される（ただし、実際の製品は、角
部が丸みを帯びる）。隣接するゲートトレンチ１２間の領域に、図１の紙面縦方向に、複
数のソーストレンチ１６が一定間隔（たとえば3μmピッチ）で形成されている。ただし、
隣接するゲートトレンチ１２間に形成される複数のソーストレンチ群１６Ｘと、その隣の
ソーストレンチ群１６Ｙは、紙面縦方向に、半ピッチずれて形成される。換言すると、ソ
ーストレンチ群１６Ｘの隣り合うソーストレンチ１６の中心の垂直二等分線上に、ソース
トレンチ群１６Ｙに属するソーストレンチ１６の中心が存在する。その結果、平面視にお
いて、ソーストレンチ１６は、ドット状に点在するといえ、一方で、ゲートトレンチ１６
は、ストライプ状に形成されているといえる。
図２に示されるように、ゲートトレンチ１２の内面に絶縁膜１２ａが形成され、その内
部に、たとえばポリシリコンからなるゲート電極１４が形成される。ゲート電極１４同士
は、互いに電気的に接続されている（不図示）。また、ソーストレンチ１６の内面（底部
および側面）には、絶縁膜１４ａが成膜され、さらにその内部にソース電極１８が形成さ
れる。このため、ソース電極１８は、ソース電極８を除き絶縁されている。
さらに図２に示されるように、ドレイン領域として機能するｎ＋型半導体基板２０の上
に、エピタキシャル成長により、例えばシリコンよりなるｎ−型のドリフト層２２が形成
され、さらにその上にｐ型のベース層２４、さらにその上にソース領域として機能するn+
層２６が形成されている。そして、このソース領域として機能するn+層２６、ゲート絶縁
膜１２ａの上面（すなわち、半導体基板２０の表面側の面）、ソース電極１６及びソース
絶縁膜１４ａの上面を覆うように、ソース電極２８が設けられている。このソース電極２
８は、ソース電極１６及びソース領域２６の上面と接触し、電気的に直接接続（短絡）さ
れている。このため、容量を抑えることが可能になる。
また、半導体基板２０の裏面には、ドレイン電極２８が形成されている。半導体基板２
０の不純物濃度は、例えば、5.0e19から1.0e20(cm-3)程度に設定され、ドリフト層２２の
不純物濃度は、一例として、1.75e17(cm-3)程度に設定され、ソース領域の不純物濃度は
、例えば、1.0e19cm3程度に設定することが出来る。
ゲートトレンチ１２の最深部ならびにソーストレンチ１６の最深部は、それぞれドリフ
ト層２２に位置する。耐圧を高めるために、ソーストレンチ１６の方が深いことが望まし
く、ゲートトレンチ１２は1μm、ソーストレンチ１６は4μm（ソース電極２８と、電極１
６の境界を基準とする）の深さを有する。また、ソーストレンチの酸化膜１６ａの膜厚を
、ゲートトレンチ１２の酸化膜１２ａの膜厚より厚くする必要があり、酸化膜１６ａは30
0nm、酸化膜１２ａは50nmの厚さを備える。
比較例のダブルトレンチ型半導体装置４０は、図３および図４に示される。図３に示さ
れるように、この半導体装置４０は、ゲートトレンチ４２、ゲート絶縁膜４２ａ、ゲート
電極４４、ソーストレンチ４６、絶縁膜４６ａ、ソース電極４８を備える。 また、図３
におえるＢ−Ｂ‘断面を示す図４に示されるように、ドレイン電極５８、半導体基板５０
、ドリフト層５２、ベース層５４、ソース領域５６、ソース電極５８を備えている。
比較例における半導体装置４０のソーストレンチ４６ならびにその内部に形成されるソー
ス電極４６は、ゲートトレンチ４２およびゲート電極４４と同様にストライプ状に形成さ
れる点で、半導体装置１０と異なる。
半導体装置１０の場合、ソース電極２６の底面と、ソース電極１６の上面とが直接接触
させ、ソーストレンチ１６（ならびにソース電極１８）を平面視においてドット状に配置
したため、ソーストレンチ間のドリフト領域（例えば、図１および図２における領域Ｚ）
を有効領域として用いることが可能になる。その結果、有効面積率は、比較例における48
%から74%と、１．５倍以上増加させることが可能になる。
特に、耐圧を（たとえば100Vに）高めると、オン抵抗のうち、チャネル抵抗よりもドリ
フト抵抗の影響が大きくなるため、本実施形態の構成の長所がより活かされる。さらに、
ソーストレンチ群１６Ｘと、隣接するソーストレンチ群１６Ｙとを図１において紙面縦方
向に半ピッチずらしているので、ずらさない場合と比較して、同構造で耐圧を高めること
が可能になる。また、ソース酸化膜１６ａの膜厚をゲート酸化膜１２ａより厚くするとと
もに、ソーストレンチ１６をゲートトレンチ１２より深く形成することも、耐圧に寄与し
ている。ただし30V程度の膜厚を目指す場合は、ソース酸化膜の膜厚は、100nm程度の厚さ
にしても良い。
また、ソーストレンチの形状は、平面視において方形状である必要は無く、例えば、丸
みを帯びていても良い。けだし、隣接するストライプ状のゲート間に複数のソーストレン
チを離間して設けることにより、ソーストレンチ間の領域を有効領域として用いることが
可能となる。ただし、有効領域を確保する目的のためには、平面視（ソース電極と埋め込
みソース電極の境界面）において、ソーストレンチの縦方向の幅と、横方向の幅は、５：
１乃至１：５程度であることが望ましい。ソーストレンチの断面形状は適宜変形可能であ
り、たとえば、先細のテーパ状でも良い。膜厚も一定である必要は無い。
また、本実施形態に係る半導体装置は、ソーストレンチ群１６Ｘと１６Ｙを半ピッチず
らして設けたが、ずらさなくても、上記有効領域を用いることが可能になるという効果を
発揮する。また、上述したようにソース電極２６の底面と、ソース電極１8の上面とが直
接接触している方が好ましいが、そうではない埋め込みソース電極構造を用いても良い。
なお、半導体装置１０におけるゲートトレンチならびにソーストレンチは、装置全域に
わたり上記構造を取る必要はなく、少なくとも一部領域において、上記構造を採用するよ
うにしても良い。
以上述べた通り、本実施形態に係る半導体装置１０は、無効領域であるソーストレンチ
の体積が減少し、単位面積辺りの有効面積率が増加する。従って、耐圧を維持しつつオン
抵抗を低減することが可能となる。
（変形例）
図５を用いて、第１実施形態の変形例となる半導体装置７０を説明する。半導体装置７
０は、ゲートトレンチ7２、ゲート絶縁膜7２ａ、ゲート電極7４、ソーストレンチ7６、絶
縁膜7６ａ、ソース電極7８を備える。また、説明を省略するが、半導体装置１０と同様に
、ドレイン電極、半導体基板、ドリフト層、ベース層、ソース領域、ソース電極を備えて
いる。すなわちゲートトレンチ７２は、ドット状に形成されるソーストレンチの間を接続
するように、いわばメッシュ状に形成されている。換言すると、ゲートトレンチ７２は、
平面視において、第１の方向（紙面縦方向）に延びる複数の線状の溝部と、これに垂直な
第２の方向（紙面横方向）に延びる複数の線状の溝部とを合わせた構造である。そして、
その内部に設けられるゲートは互いに接触（短絡）している。ここで、紙面横方向に延び
る溝部の平面視における長さ（紙面横方向）は、紙面縦方向の線状の溝部のピッチに等し
い。すなわち、紙面縦方向に延びる隣接する２本の溝部を両端とする。さらに、第１の実
施の形態と同様に、ソーストレンチは、紙面縦方向に半ピッチずれており、これに合わせ
て、紙面横方向に延びるゲートトレンチの溝部も、半ピッチずれて形成される。ゲートト
レンチ７２の深さは、ほぼ一定であるが、これに限られるものではない。そして、平面視
においてゲートトレンチ７２に囲まれる領域に、それぞれソーストレンチ７６が形成され
る。このような構成を採用する場合、比較例と比較してチャネル領域を75%ほど増加させ
ることが可能になる。
本変形例においては、ゲートトレンチ７２に囲まれる領域に、単一のソーストレンチ７
６が形成されているが、これに限られるものではなく、複数のソーストレンチ７６を備え
ていても良い。また、第１実施の形態に述べた様々な変形・修正を更に適用することも可
能である。このような半導体装置７０によると、チャネル領域を増加させることが出来る
ので、オン抵抗を低減することが可能となる。
なお、上記実施形態（変形例を含む）においては、 シリコン基板を用いた半導体装置
を示したが、合理的な範囲で応用可能であり、例えば、ＳｉＣ基板を用いた半導体装置に
適用しても良い。
また、上記実施形態（変形例を含む）においては、ｎ型半導体基板２０の上に、エピタ
キシャル成長により、ｎ型ドリフト層２２を形成し、さらにp型ベース層２２ならびにｎ
型ソース領域２６を形成したがこれに限られるものではない。たとえば、ゲートトレンチ
１２とソーストレンチ１６の間隔を、100nm以下とし、ドリフト層の材料（たとえばシリ
コン）の仕事関数とゲート電極の仕事関数の差が、ＭＯＳＦＥＴの閾値電圧以上となるよ
うにすれば、この間の領域を完全空乏化もしくは部分空乏化することが可能となり、よっ
て、ｐ型層を設けることなく、ｎ-型層の上に、ｎ+型ソース領域を設けることも可能であ
る。トレンチ間にｐ型ベース層が存在すると、必要な閾値電圧を得るためにｐ型ベース層
の濃度を高くする必要が生じ、これがトレンチの間隔の微細化に比例したチャネル抵抗の
低減を妨げる。チャネル部にｐ型ベース層を形成する必要がなくなると、トレンチの間隔
の縮小に比例してチャネル抵抗の低減が可能になる。またドリフト抵抗についても、ドッ
ト状に配置されるソーストレンチを採用することで、ドリフト抵抗の低減も実現すること
が可能になる。

Claims (9)

  1. 第１導電型の半導体基板と、
    この基板上に形成される第１導電型の第１半導体層と、
    この第１の半導体層上に形成される第２導電型の第２半導体層と、
    この第２の半導体層上に形成される第１導電型の第３半導体層と、を備え、
    前記基板の表面と垂直な方向に前記第２および第３半導体層を貫通する第１トレンチと
    、
    前記基板の表面と垂直な方向に前記第２および第３半導体層を貫通し、前記第１トレン
    チと離間する第２トレンチと、
    前記基板の表面と垂直な方向に前記第２および第３半導体層を貫通し、前記第２トレン
    チと離間する第３トレンチと、
    前記基板の表面と垂直な方向に前記第２および第３半導体層を貫通し、平面視において
    、前記第１、第２及び第３トレンチを結ぶ方向と平行に設けられた第１溝とが形成され、
    前記第１、第２及び第３トレンチの内部にそれぞれ形成される第１、第２及び第３絶縁
    膜と、
    前記第１、第２及び第３トレンチの内部であって、前記第１、第２及び第３絶縁膜の内
    側にそれぞれ形成される第１、第２及び第３導電部と、
    この第１、第２及び第３導電部と電気的に接続され、前記第３半導体層上に形成される
    ソースと、
    前記第１溝の内部に形成される第４絶縁膜と、
    前記第４絶縁膜の内側に形成されるゲートと、
    前記基板の裏面側に設けられるドレインと、を備えることを特徴とする半導体装置。
  2. 前記基板の表面と垂直な方向に前記第２および第３半導体層を貫通する第４トレンチと
    、
    前記基板の表面と垂直な方向に前記第２および第３半導体層を貫通し、第４トレンチと
    離間する第５トレンチとを備え、
    平面視において、これら第４トレンチ及び第５トレンチを結ぶ方向は、前記第１溝と平
    行であり、かつ、
    前記第１、第２及び第３トレンチと、前記第４及び第５トレンチとの間に、前記第１溝
    が形成されていることを特徴とする請求項１記載の半導体装置。
  3. 平面視において、前記第１トレンチと前記第２トレンチの垂直二等分線上に、前記第４
    トレンチが形成されており、
    平面視において、前記第２トレンチと前記第３トレンチの垂直二等分線上に、前記第５
    トレンチが形成されていることを特徴とする請求項２記載の半導体装置。
  4. 前記基板の表面と垂直な方向に前記第２および第３半導体層を貫通するトレンチであっ
    て、その内部に絶縁膜と、その絶縁膜の内側にソースとを備える第６トレンチが、複数個
    、平面視において互いに離間するドット状に配置され、
    前記基板の表面と垂直な方向に前記第２および第３半導体層を貫通する第２溝であって、
    その内部に絶縁膜と、その絶縁膜の内側にゲートとを備える第２溝が、複数個、平面視に
    おいて互いに離間するストライプ状に形成され、
    平面視において、隣接する前記第２溝間に存在する複数の前記第６トレンチを結ぶ第１
    方向と、前記第２溝とが平行であることを特徴とする請求項１記載の半導体装置。
  5. 平面視において、前記第２溝とこれに隣接する第２溝との間に存在する複数の前記第６
    トレンチと、前記第２溝と反対側に隣接する第２溝との間に存在する複数の前記第６トレ
    ンチとは、前記第１方向において異なる位置に形成されていることを特徴とする請求項４
    記載の半導体装置。
  6. 前記第１、第２及び第３導電部は、前記ソースとそれぞれ接触していることを特徴とす
    る請求項１記載の半導体装置。
  7. 前記第１、第２及び第３トレンチは、前記第１溝より、深いことを特徴とする請求項１
    記載の半導体装置。
  8. 前記基板の表面と垂直な方向に前記第２および第３半導体層を貫通する第２溝であって
    、その内部に絶縁膜と、その絶縁膜の内側にゲートとをそれぞえ備える２つの第３溝が、
    平面視において互いに離間して、前記第２溝と垂直に形成され、かつ、前記２つの第３溝
    の間に、少なくとも１つの第６トレンチが形成されていることを特徴とする請求項４記載
    の半導体装置。
  9. 第１導電型の半導体基板と、
    この基板上に形成される第１導電型の第4半導体層と、
    この第１の半導体層上に形成される第１導電型の第５半導体層とを備え、
    前記基板の表面と垂直な方向に前記第５半導体層を貫通する第７トレンチと、
    前記基板の表面と垂直な方向に前記第５半導体層を貫通し、前記第７トレンチと離間す
    る第８トレンチと、
    前記基板の表面と垂直な方向に前記第５半導体層を貫通し、前記第８トレンチと離間す
    る第９トレンチと、
    前記基板の表面と垂直な方向に前記第５半導体層を貫通し、平面視において、前記第７
    、第８及び第９トレンチを結ぶ方向と平行に設けられた第４溝とが形成され、
    前記第７、第８及び第９トレンチの内部にそれぞれ形成される第４、第５及び第６絶縁
    膜と、
    前記第７、第８及び第９トレンチの内部であって、前記第４、第５及び第６絶縁膜の内
    側にそれぞれ形成される第４、第５及び第６導電部と、
    この第４、第５及び第６導電部と電気的に接続され、前記第５半導体層上に形成される
    ソースと、
    前記第４溝の内部に形成される第７絶縁膜と、
    前記第４溝の内部であって、前記第７絶縁膜の内側に形成されるゲートと、
    前記基板の裏面側に設けられるドレインと、を備え、
    前記第５半導体層の不純物濃度は、前記第４半導体層の不純物濃度より高く、かつ、
    前記第４半導体層のうち、前記第７、第８及び第９トレンチと前記第４の間の領域が、
    それぞれ空乏化していることを特徴とする半導体装置。
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