CN105118855A - 具有多种厚度的栅极电介质的半导体元件 - Google Patents

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Abstract

本发明是有关于一种半导体元件，在一实施方式中，此半导体元件为一种高电位金氧半导体(HVMOS)元件。此元件包括半导体基板和形成在此半导体基板上的栅极结构。此栅极结构包括具有第一厚度的第一部分以及具有第二厚度的第二部分且第二厚度大于第一厚度。在第一和第二部分上设有一栅电极。在一实施方式中,栅极电介质第二部分下方设有一漂移区域。此外，还提供了一种制造方法。

Description

具有多种厚度的栅极电介质的半导体元件
本申请是申请日为2010年06月18日、申请号为201010207330.X、发明名称为“具有多种厚度的栅极电介质的半导体元件”的专利申请的分案申请。
技术领域
本发明涉及一种有关于半导体技术,特别是涉及一种具有多种厚度的栅极电介质的半导体元件，以及制造此元件的方法。
背景技术
高电位金氧半导体(Highvoltagemetal-oxide-semiconductor,HVMOS)元件可应用在包括CPU电源供给器、电力管理***、AC/DC转换器等多种用途上。随着由诸如金氧半导体场效电晶体(metal-oxide-semiconductorfieldeffecttransiitors,MOSFETs)组成的半导体电路被应用在高电位用途上，随之而来的是与这些元件可靠性相关的诸多问题。举例来说，高栅极电流会使元件可靠性变差，而所采用能降低栅极电流的方法,例如降低漂流区域掺杂度及改善元件尺寸的方式，却会进一步衍生出其他的问题，例如，造成元件开机电阻值上升。因此，亟需提出一种可靠的HVMOS元件与制造此元件的方法。
由此可见，上述现有的高电位金氧半导体(Highvoltagemetal-oxide-semiconductor,HVMOS)元件在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。因此如何能创设一种新型结构的具有多种厚度的栅极电介质的半导体元件,实属当前重要研发课题的一，亦成为当前业界极需改进的目标。
发明内容
本发明的主要目的在于，克服现有的高电位金氧半导体(Highvoltagemetal-oxide-semiconductor,HVMOS)元件存在的缺陷，而提供一种新型结构的具有多种厚度的栅极电介质的半导体元件，所要解决的技术问题是使其在提供一种可靠的半导体元件与制造此元件的方法；此种半导体元件的栅电流较低，且此制造方法较不容易衍生出现有习知技术所造成的问题(如，造成元件开机电阻值上升)。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体元件，包含：一半导体基板；一栅极结构，形成在此半导体基板上，其中该栅极结构包括：一栅极电介质,具有一第一部分和一第二部分，该第一部分具有一第一厚度且该第二部分具有一第二厚度,其中该第二厚度大于该第一厚度；和一栅电极,位于该栅极电介质上；和一源极与一漏极，形成在该栅极结构任一侧的基板上。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的半导体元件，更包含一高电位阱，其具有一第一传导型式且形成在该基板上，其中所述的漏极位于该高电位阱中，且其中该栅极电介质的该第二部分覆盖该高电位阱。
前述的半导体元件，其中所述的高电位阱界定出一漂移区域。
前述的半导体元件，更包含：一浅沟渠隔离区(STI)，位于该半导体基板内，其中所述的STI位于该栅极电介质的该第二部分下方，且该STI与漏极相邻。
前述的半导体元件，更包含：一高电位阱，具有一第一传导型式；一高电位阱，具有一第二传导型式；一埋入层，具有该第一传导型式，其中所述的基板具有该第二传导型式。
前述的半导体元件，其中所述的第二厚度比该第一厚度至少大约70埃。
前述的半导体元件，其中所述的第二厚度介于约200埃至约2000埃之间。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种高电位半导体元件,包含：一具有一第一传导型式的基板；一埋入层，位于该基板上，其中该埋入层具有一第二传导型式；一具有该第二传导型式的第一高电位阱，位于该基板中该埋入层上方；一具有该第一传导型式的第二高电位阱，位于该基板中该埋入层上方；一漏极区，形成在该第一高电位阱内，和一源极区，形成在该第二高电位阱内；和一栅极结构形成在该基板上，该栅极结构包括：一栅极电介层，其中该栅极电介层具有一第一区域(其具有一第一厚度)和一第二区域(其具有一第二厚度)，且第二厚度大于第一厚度；和一栅极电极，位于该栅极结构的该第一区域和第二区域上。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的高电位半导体元件，其中所述的第一传导型式是由一n-型掺质所提供。
前述的高电位半导体元件，其中所述的一部分该栅极电介层的该第一区域覆盖该第一高电位阱。
前述的高电位半导体元件，其中所述的栅极电介层的该第二区域包括有垂直侧壁。
前述的高电位半导体元件，其中所述的栅极电介层的该第二区域的一边缘与该栅电极的一边缘对齐。
前述的高电位半导体元件，其中所述的第二厚度远大于约200埃。
本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种制造一半导体元件的方法,包含：提供一半导体基板；形成一栅极电介层结构在该半导体基板上，其中该形成栅极电介层结构在半导体基板上的步骤包括图案化该栅极电介层以形成一具有一第一厚度的第一区域和一具有一第二厚度的第二区域；形成一栅电极在该栅极电介层上；和形成至少一高电位阱在该栅电极下方的该基板上。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知,本发明的主要技术内容如下：具体实施方式的形式之一涉及一种半导体元件。此半导体元件包含一半导体基板。在此半导体基板上形成有一栅极结构。此栅极结构包括一种栅极电介质与一覆盖此栅极电介质的栅电极。此栅极电介质具有一第一部分，其具有一第一厚度；和一第二部分，其具有一第二厚度且第二厚度大于第一厚度。在此栅极结构任一侧的基板上还形成有一源极与一漏极。在一具体实施方式中，此半导体元件是HVMOS元件。
具体实施方式的另一形式涉及一种高电位半导体元件。此高电位半导体元件包括具有第一传导型式的基板；以及位于该基板上的埋入层，其具有第二传导型式。具有该第二传导型式的第一高电位阱被设置在该基板上，且位于该埋入层上方。具有该第一传导型式的第二高电位阱同样被设置在该基板上，位于该埋入层上方。一漏极区域设在该第一高电位阱，且一源极区域设在该第二高电位阱。一栅极结构设在该基板上，其包括一栅极电介层与一栅电极层。此栅极电介层具有一第一厚度的第一区域，以及具有一第二厚度的第二区域，且第二厚度大于第一厚度。第二厚度可能覆盖该第一高电位阱。
具体实施方式的又一形式涉及一种制造一半导体元件的方法。所述方法的一种实施方式包括提供一半导体基板并在此半导体基板上形成一栅极电介层结构。通过图案化此栅极电介层来形成一具有一第一厚度的第一区域以及一具有一第二厚度的第二区域，且第二厚度大于第一厚度，借此可形成上述的栅极电介层。接着在此栅极电介层上形成一栅电极，且至少一高电位阱是形成在覆盖住该栅电极的该基板上。
借由上述技术方案，本发明具有多种厚度的栅极电介质的半导体元件至少具有下列优点及有益效果：首先，此处提出的半导体元件(包括高电位半导体元件)中的栅极电介质结构可抑制元件漂移区域的栅电流，以达成提升半导体元件可靠性的目的。再者，此处提出的栅极电介质结构也可放松漂移区的电场，进一步提高崩溃电位、降低栅极至漏极电容；而这些优点亦可改善半导体元件的可靠性。另外，此处所提出的半导体元件的制造方法不会衍生出先前技术常见的元件开机电阻值上升等问题。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图,详细说明如下。
附图说明
图1为依据本发明各实施方式所形成的半导体元件的横截面示意图；
图2为依据本发明各实施方式所绘示的用以制造一半导体元件的方法的流程图；
图3为一现有习知栅极电介层的半导体元件的横截面示意图；和
图4为依据本发明各实施方式所绘示的具有一栅极电介层的半导体元件的横截面示意图。
100：半导体元件102：基板
103：栅极结构104：栅极电介质
106：栅极电极108：边缘
110a：第一区域110b:第二域
112：几近垂直边缘
200：方法
202、204、206、208、210、212：步骤
300：HVMOS302：栅极电介层
304：栅电极306：p-型基板
308：n-型埋入层(NBL)310：高电位N-型阱
311：高电位N-型阱312：高电位P-型阱
314：浅沟渠隔离(STI)316：p-型阱
318：块材区320：源极区
322：漏极区
400：HVMOS元件
402：基板404：埋入层
406、408、410、412、414、418：阱
416：浅沟渠隔离(STI)结构422：源极区
424：漏极区426：栅极结构
428：栅电极430：栅极电介质
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本发明提出的具有多种厚度的栅极电介质的半导体元件其具体实施方式、结构、特征及其功效，详细说明如后。
本揭示内容大致是与半导体积体电路相关。以下内容提供多种可用来实施本发明不同特征的不同实施态样或实施例。下述组件和配置的特定实例目的在简化本揭示内容。当然，所提出的实例目的也不在于限制本发明内容。此外，揭示中可能会在各实例中重复使用元件符号和/或字母。这些重复的目的仅在便于以简洁、清晰的方式表达所讨论各实施方式或装态，并不必然代表其间存在有相关关系。此外，当说明中指出第一特征系形成在第二特征的上方时，代表此第一、第二特征间彼此直接接触，也涵盖有其他特征形成在此第一、第二特征之间，使得此第一、第二特征间彼此并不直接接触。
所述特定实施方式被描绘为一特定类型的半导体元件。但是，并不排除其他各种实施方式。举例来说，所揭示内容也可应用在互补式HVOMS元件(例如，高电位NMOS电晶体和高电位PMOS电晶体)。此揭示内容也可应用在各种半导体元件中。举例来说，包括HVMOS元件及其各种结构(例如，水平扩散(lateraldiffused,LDMOS)、延伸漏极(extended-drain,EDMOS)、垂直双扩散(verticaldouble-diffused,VDMOS)、双扩散漏极(double-diffuseddrain,DDD)MOS元件)的电源元件。在此揭示的这些实施方式仅为例示，并非用来限制本发明。
图1是依据本发明各态样的半导体元件100的一实例的截面示意图。在一实施方式中，此半导体元件100是一种HVMOS元件(n-型或p-型)。此元件100包括基板102，此基板102可包括诸如硅晶圆之类的半导体晶圆。或者，此基板102也可包括诸如碳化硅、鉮化镓、鉮化铟和膦化铟之类的复合半导体。此基板102也可包括诸如硅锗、碳化硅锗、膦化镓鉮和膦化镓铟之类的合金半导体。在一实施方式中，此基板102包括一覆盖在一半导体块材上的磊晶层(表层)。在更进一步的实例中，此基板102包括一绝缘层上覆半导体层(semiconductor-on-insulator,SOI)结构。举例来说，此基板102可包括由一种工艺(如，以植入式氧来进行分离)所形成的埋入式氧化物(buriedoxide,BOX)。
此基板102上具有各种特征形成于其上。举例来说，此基板102上的特征包括有掺杂区域(如，源极、漏极、低剂量源/漏极区)；掺杂阱区(如，p-型或n-型高电位阱)；高度掺杂区域和轻度掺杂区域；绝缘区域(如，浅沟槽绝缘区(shallowtrenchisolation,STI)或是场效氧化物(fieldoxide,FOX)区或硅的局部氧化区(localoxidationofsilicon,LOCOS))；埋入层(例如，n-型埋入层(NBL)、p-型埋入层(PBL))；互联区(例如多层互连结构(multiplelayerinterconnects,MLI)，包括金属线、通孔和接点)；和/或其他适当的特征。可以互补式金氧半导体(CMOS)技术来实作出一或多个上述的这些特征结构。
在基板102上设有一栅极结构103。此栅极结构103可以实体连接或是电性连接至一或多个上述的特征结构。此栅极结构103包括一栅极电介质104和一位于此栅极电介质104上的栅极电极106。可将此栅极电极106设置成与金属互联结构(MLI)耦接。此栅极电极106可包括有掺杂的或是无掺杂的多晶硅(或聚硅)。或者，此栅极电极106可包括诸如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi或其他适当的导电材料或其组合。可利用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀和或其他适当工艺来形成此栅极电极106。此栅极电极106也可以具有多层结构。
栅极电介质104包括二氧化硅层(在此又称氧化硅层)。或者，栅极电介质104也可非必要地包括高-k值介电材料、氧氮化硅、其他适当的材料或其组合。此高-k值介电材料可选自金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属的氧氮化物、金属铝酸盐、硅酸锆、铝酸锆、HfO2或其组合。此栅极电介质104也可以具有多层结构，例如一层氧化硅和一层高-k值介电材料。
此栅极电介质104包括两个区域或部分：第一区域110a和第二区域110b。第一区域110a的厚度为t1。第二区域110b的厚度为t2，且t2比t1大了约t3的量。在一实施方式中，此厚度t1约为在其他实例中，厚度t1的范围在约至约间。厚度t2的范在约至约间。在一实施方式中，厚度t3的范在约至约间。
可利用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、热氧化物、其他适当工艺或其组合来形成此栅极电介质104。也可利用光微影蚀刻、和/或其他适当工艺来图案化如图1所绘示的此栅极电介质104，以界定出此栅极介电区域110a和110b。在一实施方式中，此栅极电介质104可延伸超过栅极电极106的边缘。不在栅极电极106下方的栅极电介质104的厚度可约为t1。
栅极电介区域110a和电介区域110b之间的界面可由一步阶(或边缘)108来界定。在一实施方式中，如图1所示，边缘108几乎为垂直的(亦即，与基板102表面正交)。栅极电介区域110b也包括一由栅极电极106所界定出来的几近垂直边缘112。因此，图1绘示出具有几近垂直侧壁的栅极电介区域110b。
请参照图2，其绘示出用来制造本发明各态样的半导体元件的方法200的实施方式。需知方法200可用在互补式金氧半导体(CMOS)技术处理流程中。因此，需知可在方法200之前、其间或之后实施额外的处理步骤。以下仅简述其中部分处理。
可用方法200来制造半导体元件100或其一部分。方法200以方块202开始，在此步骤中提供一基板，其可实质类似图1中所描述的基板102。或者，基板可为诸如硅晶圆的类的半导体晶圆。或者，基板可包括诸如锗之类的其他元素式半导体。此基板也可包括碳化硅、鉮化镓、鉮化铟和膦化铟之类的复合半导体。基板也可包括诸如硅锗、碳化硅锗、膦化镓鉮和膦化镓铟之类的合金半导体。在一实施方式中，基板包括一覆盖在一半导体块材上的磊晶层(表层)。在更进一步的实例中，基板包括一绝缘层上覆半导体层(semiconductor-on-insulator,SOI)结构。举例来说，基板可包括由诸如以植入式氧来进行分离(SIMOX)的类的工艺所形成的埋入式氧化物(buriedoxide,BOX)。在各种实施方式中，基板可包括一诸如n-型埋入层(NBL)和/或p-型埋入层(PBL)之类的埋入层。此基板也可以是p-型基板或n-型基板。
接着，方法200就进入方块204，在此步骤中有多个特征被形成在基板上。这些特征可实质类似图1中基板102上所描述的特征结构。
在一实施方式中，在基板上形成一绝缘特征结构，例如浅沟槽绝缘(STI)结构，以界定并电性隔绝各主动区域。形成STI结构的方法包括蚀刻基板上一沟槽并以诸如氧化硅、氮化硅或氧氮化硅的材料来填充该沟槽。填充后的沟槽具有多层结构，例如，填充有氮化硅或氧化硅的热氧化物衬垫层。可利用一处理顺序来创造出此STI结构，例如，以光阻和光罩图案化STI开口，在基板上蚀刻沟槽，非必要地在沟槽内生长热氧化物沟槽衬垫层借以改善沟槽接口，以及以CVD氧化物填充沟槽，并以化学机械研磨处理(CMP)来蚀刻背层和使之平坦化。
在一实施方式中，可在基板上形成多个阱(well)。这阱可具有第一型或第二型传导性(亦即，n-型或p-型掺杂)。这些阱可为基板的一部分且可以各式离子布植工艺来形成。这些阱中的一或多个阱可以是磊晶层(例如，由磊晶工艺所形成的硅磊晶层)的多个部分。一个N-型阱可具有n-型掺质，例如磷或鉮，且一个P-型阱可具有p-型掺质，例如硼。在一种实施方式中，可经由多个处理步骤来形成N-型阱或P-型阱，例如经由在基板上成长氧化物牺牲层，在要形成阱区的位置处形成图样以及布植掺质于其中。
接着，方法200就进入方块206，在此步骤中是在基板上形成栅极电介层(其将成为栅极结构的一部分)。此栅极电介质实质类似于图1中所描述的栅极电介质104。栅极电介质可包括二氧化硅层(在本文中简称为氧化硅层)。或者，此栅极电介质可非必要的包括一种高-k值介电材料、氧氮化硅、其他适当的材料或其组合。可利用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、热氧化物、其他适当工艺或其组合来形成此栅极电介质。
接着，方法200就进入方块208，在此步骤中是将栅极电介层加以图样化，使其包含多个具有不同厚度的区域。在一实施方式中，将此栅极电介层加以图样化，以提供一相对于此栅极电介层的其他部分而言具有较高厚度的区域。举例来说，一部分具有较高厚度的栅极电介层其厚度可能在约至约之间。在一实施方式中，具有较高厚度的栅极电介质其与栅极电介层的一或多个其他部分间的厚度差异介于约至约之间。可利用光微影蚀刻、蚀刻、沉积和/或其他适当的工艺来执行上述的图样化处理。图样化过程中会遮罩住一部分的栅极电介层，同时处理(例如，增加厚度)一第二部分。可图样化此栅极电介层以提供一第一区域与一第二区域，其实质类似于图1中所描述的区域110a和区域110b。在其他实施方式中，分别在此栅极电介层的三或多个区域提供不同厚度。在一实施方式中，通过适当处理(如，旋转涂布)在所形成的电介层上(如，二氧化硅)沉积一层光阻，接着以适当的微影图样法将光阻图样化以形成具有图样的光阻遮罩，如此可将栅极电介层图样化。接着，以蚀刻方式经多个处理步骤和适当的处理顺序，将光阻上的图样转移到下方的电介层上。在一实施方式中，此工艺包括使用一硬遮罩层。可在以后的工艺中将光阻剥除。在一实施方式中，通过适当处理(如，旋转涂布)在所形成的电介层上(如，二氧化硅)沉积一层光阻，接着以适当的微影图样法将光阻图样化以形成一具有图样的光阻遮罩，如此可将栅极电介层图样化(亦即，形成多个具有不同厚度的区域)。接着，可以遮罩上的特征结构在选定区域中专一性的形成(例如，通过沉积或氧化处理)额外的电介质(如，较厚的层)。可在以后的工艺中将光阻剥除。现在或未来也可使用其他方式来形成具有多种厚度的栅极电介层，这些都属于本发明范畴。
接着，方法200来到区块210，在此步骤中是在栅极电介层上形成栅极电极。此栅极电极实质上类似于图1中所描述的栅极电极106。此栅极电极可包括有掺杂或无掺杂的多晶硅(或聚硅)。或者，此栅极电极层可包括诸如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、其他适当的导电材料或其组合。可利用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、和/或其他适当工艺来形成此栅极电极。此栅极电极可能具有多层结构且可以通过包括有多道处理的工艺中形成。在一实施方式中，此栅极电极是通过以下方式形成：通过适当处理(如，旋转涂布)在所形成的聚硅层上沉积一层光阻，接着以适当的微影图样法将光阻图样化以形成具有图样的光阻特征。接着，以干蚀刻方式经多个处理步骤和适当的处理顺序，将光阻上的图样转移到下方的聚硅层和栅极电介层上。可在以后的工艺中将光阻剥除。在另一种实施方式中，则是只有将栅极电极层图样化，并保留栅极结构以外的基板区域上的栅极电介质。
接着，方法200进行到区块212，在此步骤中再次有多个特征结构被形成在基板上。在一实施方式中，这类特征结构包括源极区域；漏极区域；轻度掺杂的源极/漏极区域；侧壁间隔物元件；多层内连线(multilevelinterconnects,MLI)其包括金属线、接点和通孔；电介层(例如，层间电介质(ILD))和或其他***内连线(导线)的光微影蚀刻处理和蚀刻；化学机械研磨(CMP)；和或其他适当的处理。可利用包括旋转涂布、CVD或其他适当的技术来形成电介层(如，氧化硅、低k电介质或其他适当的材料)。
现在请参照图3，其中绘示了高电位金氧半导体(HVMOS)元件300。此HVMOS元件300包括一现有习知的栅极电介层302。此栅极电介层302是一具有实质均一厚度t4且位于栅电极304下方的层。此HVMOS元件300更包括一p-型基板306、一n-型埋入层(NBL)308、多个阱(包括高电位N-型阱(HVNW)310和311和高电位P-型阱(HVPW)312)。此HVNW311可被称为元件300的漂移区。HVMOS元件300也包括浅沟渠隔离区(STI)特征314、p-型阱316、块材区318、源极区320、和漏极区322。可使用上述图2中的处理方式来形成元件300的一或多种特征结构。
图3绘示的HVMOS元件300实施方式可能有几种缺点。举例来说，一般会影响HVMOS元件300可靠性和电力元件的主要关键因素是栅电流(Ig)。元件300的Ig可能较所需来得高。降低最大栅电流可使元件的热载子注入周期变长。因此，需要一种可改善一特定电位的栅电流的元件结构。
请参照图4，其绘示一受益于本发明一或多态样的HVMOS元件400。此HVMOS元件400可包括实质类似于图1、图2所绘示的特征结构。可以上述图2所示的方法200来制造此HVMOS元件400。此HVMOS元件400包括基板402；埋入层404；多个阱406、408、410、412、414、418；浅沟渠隔离(STI)结构416；块材区420；源极区422；漏极区424；和栅极结构426。此栅极结构426更包含栅极电介质430和栅电极428。
在一实施方式中，基板402具有第一传导型式(如，p-型基板)。此基板402包括半导体晶圆(如，硅晶圆)。或者，基板402包括其他元素型半导体(例如，锗)。此基板402也可包括复合基板，例如碳化硅、鉮化镓、鉮化铟、和膦化铟。基板402也可包括如硅锗、碳化硅锗、膦化镓鉮和膦化镓铟之类的合金半导体。在一实施方式中，此基板402包括一覆盖在一半导体块材上的磊晶层(表层)。在更进一步的实例中，此基板402包括一绝缘层上覆半导体层(semiconductor-on-insulator,SOI)结构。举例来说，此基板402可包括由一种工艺(如，以植入式氧来进行分离)所形成的埋入式氧化物(buriedoxide,BOX)。
埋入层404是形成在基板402之内及基板402之上。在一种实施方式中，此埋入层404具有第二传导类型(如，n-型埋入层(NBL))。可利用沉积光阻、图案化光阻、植入杂质(如，诸如磷、锑或其他适当的杂质之类的n-型杂质)到基板、剥除光阻和/或其他适当的处理方式来形成此埋入层404。类似的，也可使用光微影蚀刻和布植等来形成多个阱406、408、410、412、414和418。在一实施方式中，该些阱406、408、410、412、414和418是形成在基板402的磊晶层上。在一种实施方式中，阱408与412可称为高电位阱(如，HVp-型阱或HVPW)。在一种实施方式中，阱406、410和414被称为高电位阱(如，HVn-型阱或HVNW)。阱410则被称为漂移区410。阱418可以是第一传导类型的阱(如，p-型阱，又称为p-体阱)。
STI结构416是形成在基板上且可定义且电性隔离各主动区。形成STI的过程包括在基板上干蚀刻出一沟渠并以绝缘材料(如，氧化硅、氮化硅或氧氮化硅)填充该沟渠。已充填好的沟渠可具有多层结构，例如填充有氮化硅或氧化硅的热氧化物衬垫层。可使用包含以下处理顺序的方法来创造出此STI结构：在基板402的磊晶层上形成沟渠，以电介材料填充此沟渠，并执行化学机械研磨(CMP)使表面平整。在其他实施方式中，可使用对硅进行局部氧化的工艺(LOCOS)来形成场效区域。
掺杂区420、422和424包括源极、漏极和与栅极结构426相关的电晶体块材区。可使用沉积光阻、图案化光阻、植入杂质(如，诸如磷、锑或其他适当的杂质之类的n-型杂质或诸如硼之类的p-型杂质和/或其他适当杂质)到基板、剥除光阻和/或其他适当的处理方式来形成这些区420、422和424。可掺杂这些区420、422和424来为元件400提供适当的接触区。在一实施方式中，源极422可与栅极结构426自我对齐。在一实施方式中，漏极424与栅极结构426间隔一段距离，其间夹着STI特征结构416。这种设置方式使得可施加较高的漏极-至-栅极电位。
栅极结构426包括栅电极428和栅极电介质430。栅极结构426可被设置成与金属内连线(如，MLI)耦接。栅电极428可包括掺杂的或未掺杂的多晶硅(或聚硅)。或者，栅电极428可包括诸如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi或其他适当的导电材料或其组合。可利用包括化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积、电镀、和或其他适当处理方式来形成栅电极428。也可利用光微影蚀刻和/或蚀刻来图案化栅极电极428。
栅极电介质430可包括二氧化硅层(在此又称氧化硅层)。或者，栅极电介质430也可非必要地包括高-k值介电材料、氧氮化硅、其他适当的材料或其组合。此栅极电介质430包括多种厚度。此栅极电介质的第一厚度可实质类似于图3所示。此部分的栅极电介质430包括多种厚度。栅极电介层的第一厚度实质类似于上述图3中所示。也可将此部分的栅极电介层设置在基板上未被栅电极428所覆盖的地区。此栅极电介质430也包括位于栅电极428下方区域具有第一厚度(即，较薄的区域)的栅极电介质430。此栅极电介质430也包括位于栅电极428下方区域一厚度逐渐增加的部分。此厚度逐渐增加的栅极电介质430部分覆盖漂移区域410。此厚度渐增的区域也覆盖与漏极424相邻的STI区域。
在一实施方式中，栅极电介质430较厚的部分厚度约在200埃至2000埃之间。在一实施方式中，此厚度上的差异约介于50埃至2000埃之间。在其他实施方式中，可于栅电极428下方提供三或多种厚度。如图4所示，不同厚度之间是以「阶梯」型式(亦即，较厚的区域具有实质上为垂直(即，与基板表面呈垂直)的侧壁)进行过渡。过渡可发生在栅电极428下方任何位置，但是最有效率的过渡是发生在HV阱410下方。可视要求的元件效能来决定过渡(即，厚度渐增的电介质的量)的位置。
可利用包括化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、热氧化物、其他适当处理方式或上述之组合来形成栅极电介质430。可使用光微影蚀刻、蚀刻和或其他适当处理方式来图案化栅极电介质430以界定出不同厚度的栅极电介质430区域。如图4所示，栅极电介质430延伸超过栅电极428。但是，其他实施方式也是可能的。
相较于现有习知元件，图4所示的元件可降低栅电流(Ig)，因此是有利的。此栅极电介质430可抑制元件漂移区域的栅电流。此栅极电介质430也可放松漂移区(HV阱410)的电场，提高崩溃电位、降低栅极至漏极电容，和或改善可靠性。
在一实验例中，包括用作抑制栅电流(Ig)的栅极电介层(例如，包括如图1、图2和/或图4所示一厚度渐增的栅极电介质区域)可造成栅电流(Ig)大幅下降。例如，在65伏特的放大器(PA)中，可使施加到栅极上的一定电位降低约10倍(例如，对栅极电介质抑制剂的实施方式来说约为0.2x10-11Amps/μm，对现有习知元件来说约为3.8x10-11Amps/μm)。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明,任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内,当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例,但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (10)

1.一种半导体元件，包含：
一半导体基板；
一栅极结构，形成在此半导体基板上，其特征在于栅极结构包括：
一栅极电介质，具有一第一部分和一第二部分，该第一部分具有一第一厚度且该第二部分具有一第二厚度,其中该第二厚度大于该第一厚度；和
一栅电极，位于该栅极电介质上；
一源极与一漏极，形成在该栅极结构任一侧的基板上；和
一隔离区，位于该半导体基板内，其中该隔离区位于该栅极电介质的该第二部分下方，其中该栅极电介质与该隔离区的绝缘材料的成分不同。
2.如根据权利要求1所述的半导体元件，其特征在于更包含：
一第一高电位阱，具有一第一传导型式；
一第二高电位阱，具有一第二传导型式；
一埋入层，具有该第一传导型式，其中所述的半导体基板具有该第二传导型式。
3.如根据权利要求2所述的半导体元件，其特征在于其中所述的漏极位于该第一高电位阱中，且其中该栅极电介质的该第二部分覆盖该第一高电位阱，该第一高电位阱界定出一漂移区域。
4.如根据权利要求2所述的半导体元件，其特征在于其中所述的漏极形成在该第一高电位阱内，以及该栅极电介质的该第二部分覆盖该第一高电位阱。
5.如根据权利要求1所述的半导体元件，其特征在于其中所述的半导体元件是一高电位金氧半导体。
6.如根据权利要求1所述的半导体元件，其特征在于其中所述的第二厚度比该第一厚度至少大70埃，以及所述的第二厚度介于200埃至2000埃之间。
7.一种制造一半导体元件的方法，其特征在于包含：
提供一半导体基板；
在该半导体基板，蚀刻一沟槽；
使用一绝缘材料，填充该沟槽，以形成一隔离区；
形成一栅极电介层结构在该半导体基板上，以覆盖一部分的该隔离区，其中形成该栅极电介层结构在半导体基板上的步骤包括图案化该栅极电介层以形成一具有一第一厚度的第一区域和一具有一第二厚度的第二区域；
形成一栅电极在该栅极电介层上；和
形成至少一高电位阱在该栅电极下方的该基板上。
8.如根据权利要求7所述的制造一半导体元件的方法，其特征在于其中所述的栅极电介层结构包含沉积介电材料以及蚀刻在第一区域的该栅极电介层结构的一部分，所述的栅极电介层结构的该部分被移除70埃至2000埃之间。
9.如根据权利要求7所述的制造一半导体元件的方法，其特征在于其中所述的栅极电介质与该隔离区的绝缘材料的成分不同。
10.一种半导体元件，包含：
一半导体基板；
一栅极结构，形成在此半导体基板上，其特征在于栅极结构包括：
一栅极电介质，具有一第一部分和一第二部分，该第一部分具有一第一厚度且该第二部分具有一第二厚度,其中该第二厚度大于该第一厚度；和
一栅电极，位于该栅极电介质上；
一源极与一漏极，形成在该栅极结构任一侧的基板上；和
一隔离区，位于该半导体基板内，其中该隔离区位于该栅极电介质的该第二部分下方，其中该隔离区包含在该半导体基板上，以一绝缘材料填充的一沟槽，其中该绝缘材料与该半导体基板的上表面实质上表面平整。
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