CN101138093A - 沟槽型mosfet及其制造方法 - Google Patents

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Abstract

本发明提供一种沟槽型MOSFET。在基板(1)、外延层(2)、沟道体区(3)和高掺杂源极区(7)依次邻接而形成的半导体基板上形成有其底部到达外延层(2)的沟槽部(16)，在该沟槽部(16)的底面及侧壁面设置有栅极绝缘体(5)，该沟槽部(16)内部设置有栅电极(6)，栅极绝缘体(5)具有电场缓和部(10)，该电场缓和部(10)的厚度大于在栅电极(6)和体区(3)之间的栅极绝缘体(5)的厚度，所以，能够提高沟槽部(16)底部附近的耐压性能和增大击穿电压。由此，能够实现一种高击穿电压的沟槽型MOSFET。

Description

沟槽型MOSFET及其制造方法
技术领域
本发明涉及一种半导体装置的结构及其制造方法，尤其涉及一种适用于电源装置的高击穿电压的沟槽型MOSFET(金属氧化物半导体场效应晶体管)及其制造方法。
背景技术
以往，垂直结构的沟槽型MOSFET(以下，适当称之为“沟槽MOS”)因为具有结构高效和导通电阻较低的优点而广泛应用于电源控制用电子装置。
图6(a)～图6(f)是表示现有技术中典型的N-沟道沟槽型MOSFET的制造工艺的剖面图(例如，参照非专利文献1)。图6(a)表示制作Epi(n-epi)层和体区(扩散部、p-基区)的工序；图6(b)表示制作SiO2开口结构的工序；图6(c)表示制作沟槽结构的工序，其中由图6(b)所示的开口结构规定了蚀刻部；图6(d)表示在沟槽结构部淀积多晶硅之后进行蚀刻的工序；图6(e)表示蚀刻氧化物并注入N+(源极区)与P+(体区)的工序；图6(f)表示淀积层间绝缘体(interlevel dielectricdeposition)并实施金属化的工序。
作为沟槽型MOSFET的2个重要参数(Key parameter)，可以列举出：(a)击穿电压(以下，称之为“BVdss”)以及(b)导通电阻(以下，称之为“RON”)。
图7(a)表示构成MOSFET的各部分的物理配置和导通电阻中的各部分的电阻。在该图中，Rs表示源极区的扩散及接触电阻的电阻值；Rch表示感应状态MOSFET(induced MOSFET)的沟道区的电阻值；Racc表示栅极和漏极交迭(accumulation：累积)的电阻值；Rdrift表示低掺杂漏极区的电阻值；Rsub表示高掺杂漏极区(基板)的电阻值。沟槽型MOSFET的导通电阻RON与图7(a)中所示的各部分的电阻之间存在下式所示的关系。即，
RON＝Rs+Rch+Racc+Rdrift+Rsub
图7(b)是表示沿着图7(a)所示y轴(栅极侧的上端面为O，箭头的方向为正)的电场(electric field)的图表。如该图所示，在图7(a)中A所示的沟槽的底部附近，电场强度最大，所以在A附近易于发生击穿。
另外，在沟槽型MOSFET中，为了得到较高的击穿电压(BVdss)，通常需要降低在漂移区中掺杂的杂质浓度。但是，若降低漂移区(driftregion)中掺杂的杂质浓度，低掺杂漏极区的电阻值(Rdrift)就变大，所以整个沟槽型MOSFET的导通电阻(RON)也随之增大。这样，RON和BVdss之间存在对立(trade-off)关系。
如图8所示，在现有的沟槽型MOSFET中所采用的减小导通电阻的技术取决于元胞间距(cell pitch)的缩小。另外，作为增大击穿电压的技术，例如，可以如图9所示对沟槽的深度及形状进行最佳化处理(例如，参照专利文献1)。另外，图10表示用于抑制沟槽角部的击穿电压降低的MOSFET结构及掺杂分布曲线(例如，参照专利文献2)。
上述专利文献1、2记载的现有技术的目的在于，降低图7(b)中A所示的沟槽的底角的最大电场强度。
专利文献1：美国第5,168,331号专利说明书(公开日：1992年12月1日)
专利文献2：美国第4,893,160号专利说明书(公开日：1990年1月9日)
非专利文献1：Krishna Shenai著，“Optimized Trench MOSFETTechnologies for Power Devices”，IEEE Transactions on Electron Devices，vol.39，no.6，p1435-1443，June 1992
但是，上述有关沟槽型MOSFET的现有技术存在以下(a)、(b)两个问题。
(a)元胞间距微细化是降低导通电阻的主要手段，但其却受到光刻/蚀刻工艺的限制。
(b)为了增大击穿电压，需要特殊的沟槽形状和/或追加的制造工序，从而导致制造工艺复杂化，使制造成本增加和生产率降低。
发明内容
本发明是鉴于上述问题而进行的，其目的在于实现一种可使击穿电压增大而不会导致上述问题发生的沟槽型MOSFET。
沟槽型(垂直式)MOSFET的结构为：基板侧为漏极，与基板相反一侧为源极，栅电极被埋入沟槽部中。因此，在沟槽型MOSFET中，由于沟槽部的栅电极的端部(漏极侧)与漏极的高浓度杂质区域接触，所以，沟道区和漏极区的耐压成为问题。对此，在现有技术的沟槽型MOSFET中设置有低浓度(中浓度)的漂移区。
但是，如上所述地设置漂移区时，将导致发生导通电阻增大这样的新问题。上述现有技术是在考虑该问题点的同时考虑耐压和导通电阻的折衷选择，并通过各种调整来进行条件设定。
对此，本发明的沟槽型MOSFET通过埋入的栅极的端部的电场缓和来提高耐压性能。通过提高耐压性能，能够减小漂移区，所以，就能达到降低导通电阻的效果。其结果，能够使沟槽型MOSFET的尺寸(纵向及横向)得以减小。尤其是由于横向尺寸的减小，可实现沟槽型MOSFET的高密度化。
为了解决上述课题，本发明的沟槽型MOSFET构成为，在将第一导电型的高掺杂漏极区、第一导电型的低掺杂漏极区、第二导电型的沟道体区和第一导电型的源极区依次邻接而形成的半导体基板上形成有沟槽部，该沟槽部从上述半导体基板的源极区侧的表面开始延伸并且其底部到达上述低掺杂漏极区，在该沟槽部的底面及侧壁面设置有绝缘层，在该沟槽部的内部设置有栅电极，该沟槽型MOSFET的特征在于：上述绝缘层在上述沟槽部的侧壁面上的、在上述低掺杂漏极区和上述栅电极之间具有电场缓和部，该电场缓和部是厚度大于上述栅电极和上述沟道体区之间的上述绝缘层的厚度的区域。
本发明的沟槽型MOSFET的上述半导体基板可由硅构成。
根据上述结构，较之于现有技术，能够实现击穿电压增大的沟槽型MOSFET。即，根据本发明的沟槽型MOS晶体管，由于在上述低掺杂漏极区和上述栅极电极之间具有厚度大于其他区域的绝缘层(电场缓和部)，所以，能够提高沟槽部的底附近的耐压性能。
这样，在沟槽部的底部附近覆盖栅电极的端(底)部的侧壁面的绝缘膜厚度大于与沟道体区之间的绝缘膜的厚度，由此，能够提高沟槽部的底部附近的低掺杂漏极区的耐压性，因此可缩小漂移区即低掺杂漏极区。由此，能够使击穿电压增大，且能够抑制沟槽型MOSFET的导通电阻，并可减小尺寸。
优选的是，上述电场缓和部的厚度为在上述栅电极和上述沟道体区之间设置的上述绝缘层厚度的1.2倍以上3倍以下。在沟槽部形成具有可满足上述关系的电场缓和部的绝缘层，有利于提高沟槽型MOSFET的耐压性。
优选的是，在上述沟槽部的底面上形成的上述绝缘层的厚度与上述电场缓和部的厚度相同。由此，能够提高沟槽部底部附近的底面方向和侧壁面方向的耐压性。
优选的是，上述电场缓和部仅形成在上述低掺杂漏极区和上述栅电极之间，在上述栅电极和上述沟道体区之间未形成上述电场缓和部。根据该结构，能够缓和沟槽部的底部周边的电场，从而提高沟槽型MOSFET的耐压性。
优选的是，上述绝缘层的厚度从上述栅电极和上述沟道体区之间的厚度Tox向上述电场缓和部的厚度Tsox连续变化，并且，满足0.6<(Tsox-Tox)/Δy<1.2的关系，其中，Δy是绝缘层的厚度从Tox向Tsox过渡的区域的长度。
根据上述构成，由于不会在绝缘层上形成角，所以，能够防止角的电场密度变高。另外，在绝缘层的厚度从Tox向Tsox进行变化时，如果其变化程度满足上式所述的关系，就能够防止因该厚度变化的程度而引起的变化区域电场密度变高。
上述本发明的沟槽型MOSFET可通过包括下述步骤的制造方法来制造，即：形成SiO2层/SiN层，使得SiO2层接触沟槽部的侧壁面及底面的步骤；通过蚀刻去除形成在沟槽部底面的SiO2层/SiN层的步骤；蚀刻已去除上述SiO2层/SiN层的沟槽部底面的半导体基板的步骤；以及将上述SiO2层/SiN层作为半导体基板的防氧化掩模，对上述经蚀刻而露出的半导体基板进行热氧化的步骤。
根据上述制造方法，对已除去SiO2层/SiN层的沟槽部底面的半导体基板进行蚀刻，蚀刻到深度和其后形成的电场缓和部的沟槽部深度方向的长度实质上相等，由此，能够规定电场缓和部的形成区域。然后，通过热氧化因蚀刻而露出的区域，能够在沟槽部的底面及其附近的侧壁面形成电场缓和部。这样，根据上述制造方法，能够容易且简便地制造本发明的沟槽型MOSFET。
另外，在上述制造方法中，优选的是，上述SiO2层/SiN层的SiO2层的厚度为上述电场缓和部的厚度的0.2倍以上0.6倍以下，SiN层的厚度为上述电场缓和部的厚度的0.2倍以上1倍以下。
如上所述，由于本发明的沟槽型MOSFET在上述低掺杂漏极区和上述栅电极之间具有电场缓和部，所以，能够减小沟槽部底部的电场强度，从而实现高击穿电压的沟槽型MOSFET。
附图说明
图1是表示本发明实施方式的沟槽型MOSFET的基本结构的概略剖面图。
图2(a)用于分步骤说明本实施方式的沟槽型MOSFET的制造工艺，是表示沟槽型MOSFET的概略结构的剖面图。
图2(b)用于分步骤说明本实施方式的沟槽型MOSFET的制造工艺，是表示沟槽型MOSFET的概略结构的剖面图。
图2(c)用于分步骤说明本实施方式的沟槽型MOSFET的制造工艺，是表示沟槽型MOSFET的概略结构的剖面图。
图2(d)用于分步骤说明本实施方式的沟槽型MOSFET的制造工艺，是表示沟槽型MOSFET的概略结构的剖面图。
图2(e)用于分步骤说明本实施方式的沟槽型MOSFET的制造工艺，是表示沟槽型MOSFET的概略结构的剖面图。
图2(f)用于分步骤说明本实施方式的沟槽型MOSFET的制造工艺，是表示沟槽型MOSFET的概略结构的剖面图。
图2(g)用于分步骤说明本实施方式的沟槽型MOSFET的制造工艺，是表示沟槽型MOSFET的概略结构的剖面图。
图3是表示在本实施方式的沟槽型MOSFET中，半导体晶圆的典型掺杂特性的图表。
图4是用于说明在本实施方式的沟槽型MOSFET中，沟道体(channelbody)扩散部的配置的概略立体图。
图5(a)用于说明在沟槽的侧壁面上形成的栅极绝缘体的厚度，是表示本实施方式的沟槽型MOSFET的剖面图。
图5(b)是表示厚度部的厚度Tsox对击穿电压的影响的图表。
图6(a)是表示现有技术的沟槽型MOSFET的制造工艺的概略剖面图，表示制作Epi(n-epi)层和体区(扩散部，p-基区)的工序。
图6(b)是表示现有技术的沟槽型MOSFET的制造工艺的概略剖面图，表示制作SiO2开口结构的工序。
图6(c)是表示现有技术的沟槽型MOSFET的制造工艺的概略剖面图，表示制作沟槽结构的工序，其中根据图6(b)的开口结构来规定蚀刻部。
图6(d)是表示现有技术的沟槽型MOSFET的制造工艺的概略剖面图，表示在沟槽结构部上淀积多晶硅之后进行蚀刻的工序。
图6(e)是表示现有技术的沟槽型MOSFET的制造工艺的概略剖面图，表示蚀刻氧化物并注入N+(源极区)和P+(体区)的工序。
图6(f)是表示现有技术的沟槽型MOSFET的制造工艺的概略剖面图，表示淀积层间绝缘体(interlevel dielectric deposition)并实施金属化的工序。
图7(a)是表示在现有技术的P沟道沟槽型MOSFET中各部分的物理配置和导通电阻中的各部分的电阻的剖面图。
图7(b)是表示沿着图7(a)的y轴的电场的图表。
图8是表示现有技术的P沟道沟槽型MOSFET的周期性结构及元胞间距的剖面图。
图9是表示通过优化沟槽深度及形状，使击穿电压增大的现有技术的P沟道沟槽型MOSFET的结构的剖面图。
图10是表示用于抑制沟槽角部的击穿电压降低的现有技术中的MOSFET结构及掺杂分布曲线的构成的剖面图。
图中：1—基板(高掺杂漏极区)，2—外延层(低掺杂漏极区)，3—体区(沟道体区)，5—栅极绝缘体(绝缘层)，6—栅电极，7—高掺杂源极区(源极区)，10—电场缓和部，16—沟槽部，24—SiO2层，25—SiN层。
具体实施方式
以下，参照附图对本发明的沟槽型MOSFET的一实施方式进行说明。
(沟槽型MOSFET的结构)
图1是表示本实施方式的沟槽型MOSFET的基本结构的概略剖面图。如该图所示，本实施方式的沟槽型MOSFET是在半导体基板(由后述的基板1、外延层2、体区3及源极扩散部7层叠而成，以下，称之为“半导体晶圆”)上形成有沟槽16的沟槽型MOSFET(金属氧化物半导体场效应晶体管)，其具有：在半导体晶圆的漏极9侧的面上形成的第1导电型(在本实施方式中为P型)的基板1；与该基板1接触的第1导电型的低掺杂漏极区(漂移区)2；在半导体晶圆的源极侧的上部金属层8和外延层2之间形成的第2导电型(在本实施方式中为N型)的体区(沟道体区)3；在半导体晶圆的源极侧(最上层)，以与上部金属层8和体区3接触的方式形成于它们之间的高掺杂源极区(源极区)7。
在设置于半导体晶圆的沟槽部16的侧壁面上形成有栅极绝缘体(绝缘层、栅极感应沟道)5。该沟槽部16从半导体晶圆的高掺杂源极区7侧的表面开始，以屏蔽高掺杂源极区7的方式延伸，贯穿体区3，其底部到达外延层2并处于该外延层2内。因此，本实施方式的沟槽型MOSFET的沟道长度是根据下述深度之差来确定的，即：体区3距高掺杂源极区7侧的表面的深度、高掺杂源极区7与源极区的结距高掺杂源极区7侧的表面的深度。
栅极绝缘体5在沟槽部16的侧壁面(垂直壁)和底面上淀积或者生长。另外，在沟槽部16内配置栅电极6，并通过栅极绝缘体5使栅电极6与半导体晶圆隔离。并且，栅极绝缘体5具有实际上厚度不同的2个区域，在外延层2和栅电极6之间(重叠)形成的区域具有电场缓和部10，电场缓和部10的厚度大于在体区3和栅电极6之间(重叠)形成的区域的厚度。
另外，沟槽部16凹设在半导体晶圆中，在其侧壁面上与半导体晶圆接触，该侧壁面大致垂直于高掺杂源极区7的源极区侧的表面。
如上所述，在本实施方式的沟槽型MOSFET中，与基板1邻接形成有外延层2。沟槽型MOSFET的体区3具有与外延层(漂移区)2相反的极性。栅电极6和栅极绝缘体5对沟槽型MOSFET的感应进行控制。高掺杂源极区7与上部金属层8接触，通过金属化形成漏极9。
为了减小沟槽部16的侧壁面及底面的电场强度，尤其是底部附近的电场强度，在与外延层2重叠的区域上形成有包含电场缓和部10的栅极绝缘体5，其中，与外延层2重叠的区域的厚度大于与本体部3重叠的区域的厚度。通过在栅极绝缘体5上形成电场缓和部10，能够使击穿电压增大和导通电阻的关系实现最佳化。
在本实施方式中对P型MOSFET进行了说明。但是，显然，对本发明所属技术领域的技术人员而言，本发明同样也可以适用于N型MOSFET。
(沟槽型MOSFET的制造工艺)
图2(a)～图2(g)用于分步骤说明本实施方式的沟槽型MOSFET的制造工艺，是表示各步骤中的沟槽型MOSFET的概略结构的剖面图。首先，最初由硅构成的基板1一般采用P型掺杂的硅基板，其厚度为500μm～650um，电阻率在0.01Ω·cm～O.005Ω·cm的范围内。不过，在制成沟槽型MOSFET之后，通过背减薄(back lapping)处理将基板1的厚度减薄至约100gm～150gm。
在作为P+基板的基板1上，使掺杂浓度低于基板1的P层进行外延生长，从而形成外延层(Epi layer)2。根据所制成的沟槽型MOSFET最后应该具有的电气特性设定上述形成的外延层2的厚度Xepi和电阻pepi即可。一般而言，为了降低沟槽型MOSFET的导通电阻，而应降低外延层2的电阻，但是在外延层2的低电阻化和击穿电压之间存在对立(trade off)关系。图3表示由少型的高掺杂源极区7、N型的体区3、P型的外延层2及P+型的基板1构成的半导体晶圆的典型掺杂特性。
本实施方式的沟槽型MOSFET的体区3是N型半导体，通过在硅表面注入(implant)磷原子，使得掺杂浓度为5×1016～7×1017(atoms/cm3)，从而制成上述体区3。关于N型的体区3，根据沟槽型MOSFET的电气特性而异，对其进行设计使得在2μm以上5μm以下的深度Xn实现与外延层2之间的PN结。例如，对于工作电压为40V的沟槽型MOSFET，一般而言，对外延层2进行设计，使得Xn在2.5μm～3甲的范围内，厚度约为7μm。
如图2(a)所示，在体区3的上侧(半导体晶圆的源极侧)淀积SiO2层21和CVD氧化物层22。为了规定沟槽部16，该SiO2层21和CVD氧化物层22的图案形成采用公知的光蚀刻技术。这样，将层叠的SiO2层21和CVD氧化物层22作为掩模进行蚀刻而形成沟槽部16。
如图2(a)所示，通过蚀刻法形成沟槽部16之后，使表面氧化物(SiO2)热生长到5nm～10nm，然后，去除该表面氧化物。由此，可通过形成沟槽部16的蚀刻工序去除在半导体的垂直方向的表面上生成的损坏部分。
如图1所示，在栅电极6的底部附近形成与倾斜面连续的电场缓和部10，下面说明其形成工序。如图2(b)所示，形成覆盖沟槽部16的侧壁面及底面的SiO2层24/SiN层25。关于SiO2层24/SiN层25的厚度，一般情况下，SiO2层24的厚度约为10nm～30nm左右，SiN层25的厚度约为20nm～60nm左右。将SiO2层24/SiN层25作为掩模，通过各向异性干蚀刻(anisotropic dry etching)除去在沟槽部16的底面形成的SiO2层24/SiN层25，然后，将外延层2的Si去除到深度约为50nm～200nm为止，这样，如图2(c)所示，在沟槽部16的侧壁面及底面上形成未被SiN层25覆盖的Si区域26。
如上所述，在沟槽部16的侧壁面及底面形成SiO2层24/SiN层25，之后去除SiO2层24/SiN层25从而形成Si区域26，其中，沟槽部16的底面到达外延层2。由此，如图2(c)所示，SiN层25覆盖沟槽部16的侧壁面中的体区3以及外延层2的体区3侧的一部分，在沟槽部16的底面以及侧壁面中的与底面连接的外延层2侧的一部分上形成未被SiN层25覆盖的Si区域26。
如上所述，通过对蚀刻沟槽部16的底面而形成的Si区域26进行热氧化，从而如图2(d)所示，可根据栅极绝缘体5的电场缓和部10(参照附图1)的厚度形成氧化物27。另外，电场缓和部10的厚度可根据所制造的沟槽型MOSFET期望的击穿电压来设计。在该氧化工序之后，去除SiN层25及SiO2层24。这时，在沟槽部16的底部附近形成的氧化层27也被除去一部分，该部分的厚度与上述SiO2层24的厚度相同。
接着，栅极绝缘体5在沟槽部16的侧壁面及底面上进行热生长，之后，利用栅极多晶硅填满沟槽部16从而形成栅电极6。在本实施方式中，用磷和POCl3掺杂源对多晶硅进行掺杂。在实施上述掺杂后，从半导体晶圆的表面去除多晶硅，仅保留沟槽部16内部的多晶硅，这样，成为如图2(e)所示的结构。
利用CVD氧化物层22/SiO2层21作为氧化掩模，并对半导体晶圆进行热氧化。其结果，在沟槽部16的栅极电极6表面的形成孤立氧化物层29(oxide isolation layer)，这样，成为如图2(f)所示的结构。
图4是用于说明沟道体扩散部20的配置的、本实施方式的沟槽型MOSFET的概略立体图。可通过众所周知的光刻胶掩模(photo-resistmasking)及离子注入(ion implantation)方法来形成源极扩散部7和沟道体扩散部20。通过注入P型掺杂剂(11B+或BF2 +)来形成P+型的源极扩散部7，使得浓度(dose)约为1×1015～3×1015，并在0.2μm～O.5μm之间的深度形成PN结。同样，通过注入N型掺杂剂(31P+或75As+)来形成沟道体扩散部20，使得在0.2μm～0.5μm之间的深度形成结，浓度约为1×1015～3×1015。
对于P型的源极扩散部7和N型的沟道体扩散部20，可采用硅化工序(silicidation process)来取代上述工序。
最后，层间绝缘体层(inter-level dielectric layer)、接触部(contacts)11和上部金属层8(参照附图1)可以通过现有公知的一般的IC装置制造方法来形成。
通过背减薄法将晶圆减薄至100μm～150μm的厚度之后，在晶圆背面(基板1)形成金属化叠层(stack)，在430℃的形成气体(forming gas)中进行10分钟的处理后实现合金化(alloy)。
如上所述，制成如图2(g)所示的本实施方式的沟槽型MOSFET的器件结构。
例如，在最高使用电压Vmax＝50V的P沟道沟槽型MOSFET中，栅极绝缘体5的厚度约为80nm。另外，为了得到阈值电压Vth＝-2V，在作为沟道区的体区3中掺杂磷，使得掺杂浓度为6×1016～2×1017(ions/cm3)。
通过使用上述本发明的沟槽型MOSFET的结构，关于在沟槽部16的底部的侧壁面形成的电场缓和部10(参照附图1)的厚度Tsox可以进一步利用下述设计参数。图5(a)是说明在沟槽部16的侧壁面形成的栅极绝缘体5的厚度的剖面图。如图5(a)所示，栅电极6和体区3之间的区域的栅极绝缘体5的厚度为Tox，栅电极6和外延层2之间的区域的栅极绝缘体5的厚度为Tsox。这里，Tox和Tsox分别指栅极绝缘体5的厚度大体相同所形成的两区域厚度，在评价Tox和Tsox时，不考虑两者之间厚度变化的区域。
图5(b)表示在漂移区即外延层2的掺杂离子浓度为3×1016(ions/cm3)、设计击穿电压为BVdss＝50V的器件中Tsox对击穿电压的影响。如图5(b)所示，在Tsox大于Tox(80nm)时，最大电场强度(Emax，在图中以○表示)变小，击穿电压(BVdss，在图中以带+的口表示)增大。当Tsox>160nm时，击穿电压的增加达到饱和。
栅极绝缘体5从Tox向Tsox的厚度变化优选渐变且平缓(gradual andsmooth)的厚度变化，其中，栅极绝缘体5具有在沟槽部16的侧壁面形成的电场缓和部10。根据该结构，能够防止在栅极绝缘体5中形成角部，从而能够防止在角部发生的高电场密度。根据下式，定义从Tox向Tsox的厚度的倾斜度(slope)。
倾斜度＝(Tsox-Tox)/Δy
在上述式中，Δy表示如图5(a)所示那样，栅极绝缘体5的厚度从Tox向Tsox过渡的区域的长度。
另外，通过实验可知，由上式定义的倾斜度优选满足O.6<倾斜度<1.2的关系。可在沟槽型MOSFET的制造工艺中通过调整SiO2层24/SiN层25(参照图2(b)～图2(d))对最终形成的电场缓和部10的厚度Tsox的相对厚度来调整上述倾斜度。众所周知，SiN层25的刚性(rigidity)依赖厚度的大小，所以，可以通过控制SiN层25的刚性来控制栅极绝缘体5的倾斜度。
另外，优选的是，在沟槽部16的底面的栅极绝缘体5的厚度Tbox(参照图5(a))与沟槽部16底部的侧壁面上形成的电场缓和部10的厚度Tsox相等。由此，能够提高沟槽部的底部附近在侧壁面方向和底面方向的耐压性。
上述本发明的沟槽型MOSFET具有以下效果。(a)能使沟槽型MOSFET的击穿电压增大。(b)利用较之于现有技术更薄的栅极绝缘体来实现较高的击穿电压，所以，能够得到较高的导通电流，实现导通电阻的降低。(c)作为上述综合性效果，能够在沟槽型MOSFET中实现更小的芯片尺寸和成本的降低。
以上，对本发明进行了详细的说明，上述具体实施方式或实施例仅仅是揭示本发明的技术内容的示例，本发明并不限于上述具体示例，不应对本发明进行狭义的解释，可在本发明的精神和权利要求的范围内进行各种变更来实施之。
工业可利用性
本发明的沟槽型MOSFET可适用于开关等。

Claims (8)

1.一种沟槽型MOSFET，在将第一导电型的高掺杂漏极区、第一导电型的低掺杂漏极区、第二导电型的沟道体区和第一导电型的源极区依次邻接而形成的半导体基板上形成有沟槽部，该沟槽部从上述半导体基板的源极区侧的表面开始延伸并且其底部到达上述低掺杂漏极区，在该沟槽部的底面及侧壁面设置有绝缘层，在该沟槽部的内部设置有栅电极，其特征在于：
上述绝缘层在上述沟槽的侧壁面上的上述低掺杂漏极区和上述栅极电极之间具有电场缓和部，该电场缓和部的厚度大于上述栅电极和上述沟道体区之间的上述绝缘层的厚度。
2.根据权利要求1所述的沟槽型MOSFET，其特征在于：
上述半导体基板是硅。
3.根据权利要求1或2所述的沟槽型MOSFET，其特征在于：
上述电场缓和部的厚度为设置在上述栅电极和上述沟道体区之间的上述绝缘层的厚度的1.2倍以上3倍以下。
4.根据权利要求1、2或3所述的沟槽型MOSFET，其特征在于：
在上述沟槽部的底面形成的上述绝缘层的厚度等于上述电场缓和部的厚度。
5.根据权利要求1至4中的任一项所述的沟槽型MOSFET，其特征在于：
上述电场缓和部仅形成于上述低掺杂漏极区和上述栅电极之间，在上述栅电极和上述沟道体区之间未形成上述电场缓和部。
6.根据权利要求1至5中的任一项所述的沟槽型MOSFET，其特征在于：
上述绝缘层的厚度从上述栅电极和上述沟道体区之间的厚度Tox向上述电场缓和部的厚度Tsox连续变化，并满足
0.6＜(Tsox-Tox)/Δy＜1.2
的关系，其中，Δy是绝缘层的厚度从Tox向Tsox过渡的区域的长度。
7.一种沟槽型MOSFET的制造方法，该沟槽型MOSFET为权利要求1至6中的任一项所述的沟槽型MOSFET，其特征在于，该制造方法包括：
形成SiO2层/SiN层，使得SiO2层接触沟槽的侧壁面及底面的步骤；
通过蚀刻除去形成在沟槽的底面的SiO2层/SiN层的步骤；
蚀刻已去除上述SiO2层/SiN层的沟槽底面的半导体基板的步骤；以及
将上述SiO2层/SiN层作为半导体基板的防氧化掩模，对上述经蚀刻而露出的半导体基板进行热氧化的步骤。
8.根据权利要求7所述的沟槽型MOSFET的制造方法，其特征在于：
上述SiO2层/SiN层的SiO2层的厚度为上述电场缓和部的厚度的0.2倍以上0.6倍以下，SiN层的厚度为上述电场缓和部的厚度的0.2倍以上1倍以下。
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