TWI451526B - 半導體元件及其製造方法 - Google Patents

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Description

半導體元件及其製造方法
本發明一般而言係關於半導體元件，且更明確地說，係關於功率開關半導體元件。
金屬氧化物半導體場效應電晶體("MOSFET")為一種通用型功率開關裝置。MOSFET裝置包括源極區、汲極區、在源極區與汲極區之間延伸的通道區，及鄰近通道區提供的閘極結構。閘極結構包括鄰近通道區安置且藉由薄的介電層與通道區分隔開的導電之閘電極層。當向閘極結構施加足夠強度的電壓以將MOSFET裝置置於導通狀態時，在源極區與汲極區之間形成導電通道區，藉此允許電流流經該裝置。當向閘極施加的電壓不足以引起通道形成時，不流通電流，且MOSFET裝置處於切斷狀態。
當今的高壓功率開關市場主要受兩個主要參數驅動：擊穿電壓("BVdss")及導通電阻("Rdson")。對於特定應用而言，要求最低的擊穿電壓，且實務上，設計者通常能夠滿足BVdss的規格。然而，此經常係以Rdson為代價的。對高壓功率開關裝置的製造者及使用者來說，此性能上的折衷為設計上的主要挑戰。另一挑戰的出現係因為功率MOSFET裝置在P型導電性本體區與N型導電性磊晶區之間具有固有P-N二極體。此固有的P-N二極體在一定工作條件下接通，且儲存跨過P-N接面之電荷。當向P-N二極體施加突然的反向偏壓時，儲存的電荷產生負電流，直到電荷完全耗盡為止。電荷耗盡的時間稱為反向恢復時間("Trr")，且此時間使功率MOSFET裝置的開關速度延遲。此外，由於峰值反向恢復電流("Irr")及反向恢復時間，儲存的電荷("Qrr")亦引起開關電壓位準的損失。
因此，擁有具有較低Rdson同時有較高擊穿電壓及較低開關損失(亦即，低Qrr損失)的半導體元件以及製造該半導體元件的方法將係有利的。對半導體元件來說，有成本效益的製造更加有利。
本發明將自閱讀結合以下隨附圖式而進行之詳細描述得到更好的理解，圖式中相同的參考數字指示相同的要素。
一般而言，本發明提供了一種半導體元件，該半導體元件包括場板及半導體裝置，該半導體裝置諸如場效應電晶體或溝槽式場效應電晶體(trehch field effect transistor)、垂直功率場效應電晶體、功率場效應電晶體，或其組合。應注意，功率場效應電晶體亦稱為垂直功率裝置，且垂直場效應電晶體亦稱為功率裝置。根據一實施例，半導體元件包括在半導體材料中形成的至少一溝槽，該半導體材料包括在半導體基板上安置的一層磊晶材料。該至少一溝槽具有第一部分及第二部分，其中場板的第一部分在該至少一溝槽的第一部分中製造，且場板的第二部分在該至少一溝槽的第二部分中製造。閘極結構在溝槽的第二部分中製造，其中閘極氧化物由磊晶層的一部分製成。
根據另一實施例，閘極結構在溝槽的第二部分中製造，其中閘極氧化物由磊晶層的一部分製成。閘電極鄰近閘極氧化物橫向地形成，其中閘電極在溝槽的第一部分及第二部分中藉由介電材料與場板的部分隔開。
圖1為根據本發明之一實施例的半導體元件10之一部分在製造期間的橫截面圖。圖1中展示的為具有相對的表面14及16的半導體材料12。表面14亦稱為正面或頂面，且表面16亦稱為底面或背面。根據一實施例，半導體材料12包含在半導體基板18上安置的磊晶層20。較佳地，基板18為用N型摻雜劑或雜質材料重摻雜的矽，且磊晶層20為用N型摻雜劑輕摻雜的矽。基板層18的電阻率可小於約0.01歐姆-公分("Ω-cm")，且磊晶層20的電阻率可大於約0.1Ω-cm。基板層18為流經功率電晶體的電流提供低電阻導電路徑及至在半導體材料12的底面16上形成的底部汲極導體、頂部汲極導體或兩者之低電阻電連接。用N型摻雜劑摻雜的區域或層稱為具有N型導電性或N導電類型的區域，且用P型摻雜劑摻雜的區域或層稱為具有P型導電性或P導電類型的區域。
介電材料層26在磊晶層20上形成或由磊晶層20形成。根據一實施例，介電層26的材料為厚度在約200埃()到約1,000之範圍內的二氧化矽。形成二氧化矽層26的技術為熟習此項技術者所熟知的。植入遮罩(未圖示)在介電層26上形成。舉例說明之，植入遮罩為具有露出介電層26之部分的開口的光阻。P型導電性摻雜劑層(未圖示)在磊晶層20中形成。摻雜劑層可藉由將諸如硼之雜質材料植入到磊晶層20中來形成。可以在約1.0×1013 離子每平方公分(離子/cm2 )到約1.0×1014 離子/cm2 之範圍內的劑量及在約100千電子伏特(keV)到約400keV之範圍內的植入能量植入硼。形成摻雜劑層的技術不限於植入技術。移除遮罩結構。
保護層28在介電層26上形成。保護層28可為厚度在約500到約2，000之範圍內的氮化矽。根據一實施例，介電層26具有約300的厚度，且保護層28具有約1,000的厚度。較佳地，選擇層26及層28的材料使得保護層28限制氧擴散，且因此保護下伏層免受氧化。儘管保護層28經展示為材料的單一層，但其亦可為不同材料類型的多層結構。磊晶層20藉由加熱到在約攝氏1,000度(℃)到約1,200℃之範圍內的溫度來退火。使磊晶層20退火驅使摻雜劑層的雜質材料形成摻雜區30。厚度在約1,000到約5,000之範圍內的半導體材料層32在保護層28上形成。舉例說明之，層32的半導體材料為具有約3,000之厚度的多晶矽。
現參看圖2，在多晶矽層32上圖案化光阻層以形成具有露出多晶矽層32之部分的開口36的遮罩結構34。遮罩結構34亦稱為遮罩。分別具有側壁41及43以及底45及47的溝槽38及39藉由移除多晶矽層32之露出部分、保護層28及介電層26之在多晶矽層32之露出部分下方的部分以及磊晶層20之在多晶矽層32之露出部分下方的部分而在磊晶層20中形成。層32、28、26及20的此等部分可藉由使用非等向性蝕刻技術(諸如，反應性離子蝕刻)來移除。儘管溝槽38及39經展示為在磊晶層20中終止，但此並非為對本發明的限制。舉例而言，溝槽38及39可延伸至基板18中。蝕刻技術及在磊晶層20中形成之溝槽的數目不為對本發明的限制。移除遮罩結構34。
現參看圖3，厚度在約250到約1,250之範圍內的介電材料犧牲層40在多晶矽層32上且沿著各別溝槽38及39之側壁41及43以及底45及47形成。厚度在約5,000到約15,000之範圍內的介電材料層42在犧牲層40上形成。因此，介電材料42橫向地鄰近側壁41及43且垂直地鄰近底45及47而形成。介電層42可由四乙氧基矽的分解形成或沈積而成。以此方式形成的介電層亦稱為TEOS層。介電層42藉由加熱到在約500℃到約1,500℃之範圍內的溫度來退火。厚度在約5,000到約15,000之範圍內的介電材料層44(諸如，TEOS層)在介電層42上形成。與介電層42一樣，介電層44橫向地鄰近側壁41及43且垂直地鄰近底45及47而形成。在介電層44上形成摻雜劑或雜質材料濃度在約每立方公分1.0×1019 原子(atom/cm3 )到約5×1020 atom/cm3 之範圍內且厚度在約5,000到15,000之範圍內的半導體材料(諸如，多晶矽)之摻雜層46。根據本發明的一實施例，犧牲層40具有約670的厚度，介電層42及介電層44各自具有約1,000的厚度，且多晶矽層46具有約8,000的厚度且用濃度約1×1020 atom/cm3 的N型導電性的雜質材料摻雜。因此，半導體層46介在鄰近溝槽38及39的側壁41及43的介電材料之間。
現參看圖4，藉由使用毯覆式多晶矽回蝕製程蝕刻多晶矽層46，分別在溝槽38及39中留下多晶矽層46的部分50及52。
現參看圖5，藉由使用(例如)反應性離子蝕刻來非等向性地蝕刻介電層44、42及40以露出多晶矽層32的其餘部分。在反應性離子蝕刻後，介電層44、42及40的部分54、56及58分別剩餘在溝槽38中，且介電層44、42及40的部分60、62及64分別剩餘在溝槽39中。因此，非等向性蝕刻介電層44、42及40而移除介電層44、42及40的子部分。
現參看圖6，藉由使用(例如)反應性離子蝕刻來移除多晶矽層46之部分50及52以及多晶矽層32的剩餘部分，亦即，移除多晶矽層32之露出部分非等向性。在非等向性反應性離子蝕刻後，多晶矽部分50及52的子部分50A及52A分別剩餘在溝槽38及39中，且磊晶層20的鄰近溝槽38及39的部分70及72露出。
現參看圖7，厚度在約200到約500之範圍內的犧牲氧化層(未圖示)在保護層28、介電部分54-58及60-64、磊晶層20的露出部分70及72及多晶矽部分50及52的子部分50A及52A上形成。藉由使用(例如)包含十份氫氟酸對一份水的蝕刻溶液來移除犧牲氧化層。移除犧牲氧化層而露出磊晶層20的部分70及72。厚度在約100到約2,500之範圍內的介電材料層76由包括側壁41及43之部分的磊晶層20之露出部分70及72形成。因此，介電材料層76由側壁41及43之部分形成。根據本發明的一實施例，介電層76為充當半導體元件10之閘極氧化物的氧化物層。導電諸如摻雜劑或雜質材料濃度在約1×1019 atom/cm3 到約5×1020 atom/cm3 之範圍內且厚度在約1,000到約8,000之範圍內的半導體材料的摻雜層78之導電材料在閘極氧化物76上以及介電部分54-58及60-64及保護層28的露出部分上形成。根據本發明的一實施例，導電層78為厚度約3,500且雜質材料濃度約1×1020 atom/cm3 的多晶矽層。
視情況，耐火金屬層80(諸如，鎢或矽化鎢)等形地沈積在多晶矽層78上。應理解，矽化物的類型不為對本發明的限制。舉例而言，其他合適的矽化物包括矽化鈦(TiSi)、矽化鉑(PtSi)、矽化鈷(CoSi2 )或類似物。厚度在約500到約1,000之範圍內且摻雜劑濃度在約1×1019 atom/cm3 到約2×1020 atom/cm3 之範圍內的多晶矽摻雜層82在矽化鎢層80上形成。多晶矽層78、矽化物層80以及多晶矽層82稱為導電層84或閘極連接結構。
厚度在約500到約1,500之範圍內的介電材料層86在導電層84上形成。以實例說明之，介電層86為由導電層84之多晶矽層82的濕式氧化形成之厚度為約670的二氧化矽。在氧化物層86上圖案化光阻層以形成具有露出氧化物層86之一部分之開口90的遮罩結構88。遮罩結構88亦稱為遮罩。
現參看圖8，氧化物層86之露出部分經非等向性地蝕刻，且在氧化物層86之露出部分下方的導電層84的部分藉由使用(例如)反應性離子蝕刻來非等向性地蝕刻以重新打開溝槽38及39的部分。在非等向性蝕刻後，氧化物層86之部分92及94剩餘在溝槽38及39中，導電層84之部分100及102分別剩餘在氧化物部分92與閘極氧化物76之間及氧化物部分94與閘極氧化物76之間，間隙104及106在導電層部分100及102上、氧化物部分92與閘極氧化物76之間及氧化物部分94與閘極氧化物76之間形成。導電層84之部分108剩餘在保護層28之一部分上。部分108具有側壁110，且充當半導體元件10之閘極接觸部分。移除遮罩結構88。部分92及94充當具有相對側面的介電障壁，且部分100及102充當閘極導體或閘電極。閘極氧化物層76及溝槽38中的閘極導體100形成閘極結構101。相似地，閘極氧化物層76及溝槽39中的閘極導體102形成閘極結構103。
圖9為圖8的沿溝槽38之長度的縱向橫截面圖且展示溝槽38內之多晶矽部分50A及閘極結構101的一部分。圖9亦說明閘電極101電連接至導體84。
現參看圖10，厚度在約100到約1,000之範圍內的介電材料層116在氧化物層86的介電障壁92及94上、閘極導體100及102上以及溝槽38及39中的導電層部分50A及52A上及介電障壁92與閘極氧化物76之間以及介電障壁94與閘極氧化物76之間形成。厚度在約1,000到約5,000之範圍內的介電材料層118(諸如，TEOS層)在介電層116上形成。介電層116亦稱為襯墊氧化物層。舉例說明之，介電層116具有約300之厚度，且TEOS層118具有約2,400的厚度。
現參看圖11，藉由使用(例如)反應性離子蝕刻來地蝕刻介電層118及116非等向性以形成鄰近氧化物層86之部分92的間隔件120、間隙104(展示於圖8中)中的間隔件122、鄰近氧化物層86之部分94的間隔件124、間隙106(展示於圖8中)中的間隔件126及鄰近側壁110的間隔件128。間隔件120及124橫向地鄰近介電障壁92及94的側面。此外，間隔件在溝槽38及39的末端形成。在圖12中展示間隔件129。摻雜劑或雜質材料濃度在約1×1019 atom/cm3 到約5×1020 atom/cm3 之範圍內且厚度在約1,000到約10,000之範圍內的半導體材料(諸如，多晶矽)的摻雜層130在保護層28之露出部分、導電層84之閘極接觸部分108、間隔件128及間隔件124及126上形成。根據本發明的一實施例，多晶矽層130具有約5,000的厚度及約1×1020 atom/cm3 的雜質材料濃度。
圖12為在半導體層130的形成前圖11的縱向橫截面圖。與圖9一樣，圖12之縱向橫截面圖為沿溝槽38的長度截取得到的，且其展示溝槽38內的多晶矽部分50A及閘極結構101的部分。圖12進一步說明在溝槽38之末端附近覆蓋閘極結構101之部分的氧化物間隔件129。應注意，溝槽39中之閘極結構103與閘極結構101具有相似的結構。
現參看圖13，藉由使用(例如)反應性離子蝕刻來地蝕刻多晶矽層130，非等向性分別在溝槽38及39中在導電層84之部分50A及52A上留下摻雜的多晶矽插塞130A及130B。插塞130A及130B亦稱為導電插塞。應注意，部分50A及130A在溝槽38中相配合形成場板55，且部分52A及130B在溝槽39中相配合形成場板57。應進一步注意，部分50A及52A分別在溝槽38及39的下部部分中，且部分130A及130B分別在溝槽38及39的上部部分中。較佳地，藉由使用乾式蝕刻移除保護層28之露出部分非等向性。接著，N型導電性的摻雜層138在磊晶層20的不受保護層28保護的部分中(亦即，在磊晶層20之保護層28所移除自之介電層26之部分下面的區域中)形成。根據一實施例，藉由以在約1×1014 atom/cm2 到約5×1016 atom/cm2 之範圍內的劑量及約20keV到約500keV之範圍內的植入能量植入N型導電性雜質材料(諸如，磷或砷)而形成摻雜層，以形成源極區138。源極區138自表面14延伸至磊晶層20中一垂直距離，該垂直距離小於溝槽38及39延伸至磊晶層20中的垂直距離。
現參看圖14，介電材料層140在介電層26之露出部分、閘極接觸部分108、間隔件128及摻雜的多晶矽插塞130A及130B上形成。介電層140通常稱為層間介電("ILD0")層。一光阻層在ILD0層140上形成且經圖案化以形成具有開口144、145、146、148、149及150的遮罩結構142，其中開口144及145露出ILD0層140之在多晶矽插塞130A及130B上的部分，開口146露出ILD0層140之在溝槽38與39之間的部分，開口148露出ILD0層140之鄰近溝槽38的部分，開口149露出ILD0層140之在溝槽39與間隔件128之間的部分，且開口150露出ILD0層140之在閘極接觸部分108上的部分。
現參看圖15，藉由使用包含(例如)稀釋的氫氟酸溶液的定時濕式蝕刻(timed wet etch)來地蝕刻ILD0層140之由開口144-146及148-150露出的部分，非等向性以在ILD0層140中形成錐形開口154、155、156、158、159及160。藉由使用(例如)反應性離子蝕刻來地蝕刻ILD0層140之由錐形開口154-156及158-160露出的部分非等向性，以形成開口164、165、166、168、169及170。開口164及165延伸至多晶矽插塞130A及130B中，開口166延伸至磊晶層20之介在溝槽38與39之間的部分中，開口168延伸至磊晶層20之鄰近溝槽38的部分中，開口169延伸至磊晶層20之在溝槽39與間隔件128之間的部分中，且開口170延伸至閘極接觸部分108之子部分中。P型導電性的雜質材料(諸如，硼或銦)可植入到多晶矽插塞130A及130B、磊晶層20之露出部分及閘極接觸部分108之露出子部分中。經由開口166、168及169植入的雜質材料分別形成接觸增強區176、178及179。舉例說明之，以約1×1014 atom/cm2 到約5×1016 atom/cm2 之範圍內的劑量及約10keV到約100keV之範圍內的植入能量而植入雜質材料。移除遮罩結構142，且藉由使用快速熱退火技術對磊晶層20退火。
現參看圖16，耐火金屬層(未圖示)在多晶矽插塞130A及130B、磊晶層20之露出部分、導電層84之部分108的露出區域上及在介電層140上等形地加以沈積。舉例說明之，耐火金屬為厚度在約100到約1,000之範圍內的鈦。耐火金屬經加熱到在約350℃到約700℃之範圍內的溫度。加熱處理會使鈦與矽起反應，以在鈦與矽或多晶矽接觸的所有區域內形成矽化鈦。因此，矽化鈦層180及182由多晶矽插塞130A及130B形成，矽化鈦層184由磊晶層20之在溝槽38與39之間的部分形成，矽化鈦層186由磊晶層20之鄰近接觸增強區178的部分形成，矽化鈦層189由磊晶層20之鄰近接觸增強區179的部分形成，且矽化鈦層190由閘極接觸部分108之子部分形成。
障壁層經形成與矽化鈦層180、182、184、186、189及190接觸，且在ILD層140上方形成。用於障壁層的合適的材料包括氮化鈦、鎢化鈦或類似物。金屬層(諸如，鋁)經形成與障壁層接觸。光阻層(未圖示)在金屬層上形成且經圖案化以露出金屬層的部分。金屬層之露出部分以及在金屬層之露出部分下方的障壁層的部分經蝕刻以形成導電體。更明確地說，矽化物層180、182、184、186及189及障壁層之部分200、202、204、206及208及金屬層之一部分210相配合以形成源極接觸，且矽化物層190、障壁層之部分212及金屬層之另一部分214相配合以形成閘極接觸。源極接觸及場板接觸共用公共的金屬化系統，且可稱為源電極或接觸結構216。導體218經形成與表面16接觸，且充當功率FET10的汲極接觸。儘管在圖16中展示了底側汲極接觸，但本發明在此點上不受限制。舉例而言，汲極可自頂側形成。導體218之合適的金屬化系統包括金合金、鈦-鎳-金、鈦-鎳-銀或類似物。應進一步理解，由半導體材料12製造的半導體裝置的類型不限於功率FET或溝槽型FET。
儘管已在本文中揭示了一些較佳的實施例及方法，但熟習此項技術者自前述揭示內容將顯而易見，在不偏離本發明之精神及範疇的情況下，可對上述實施例及方法做出變化或修改。舉例而言，遮罩或遮罩結構可由具有在其中形成的多個開口的單一遮罩或遮罩結構組成，或者可存在藉由一或多個開口分隔的多個遮罩或遮罩結構。此外，半導體裝置可為垂直裝置或橫向裝置。本發明意欲應僅限於由所附申請專利範圍及適用法律的規則及法則要求的範圍。
10．．．半導體元件
12．．．半導體材料
14．．．表面
16．．．表面
18．．．半導體基板
20．．．磊晶層
26．．．介電材料層/介電層/二氧化矽層
28．．．保護層
30．．．摻雜區
32．．．半導體材料層/多晶矽層
34．．．遮罩結構
36．．．開口
38．．．溝槽
39．．．溝槽
40．．．介電材料之犧牲層
41．．．側壁
42．．．介電材料層
43．．．側壁
44．．．介電材料層
45．．．底
46．．．半導體材料之摻雜層/多晶矽層/半導體層
47．．．底
50．．．多晶矽層46之部分
50A．．．多晶矽部分50之子部分
52．．．多晶矽層46之部分
52A．．．多晶矽部分52之子部分
54．．．介電層44之部分/介電部分
55．．．場板
56．．．介電層42之部分/介電部分
57．．．場板
58．．．介電層40之部分/介電部分
60．．．介電層44之部分/介電部分
62．．．介電層42之部分/介電部分
64．．．介電層40之部分/介電部分
70．．．磊晶層20之部分
72．．．磊晶層20之部分
76．．．介電材料層/介電層/閘極氧化物/閘極氧化層
78．．．半導體材料之摻雜層/多晶矽層/層
80．．．耐火金屬層
82．．．多晶矽摻雜層/多晶矽層
84．．．層
86．．．介電材料層/氧化層
88．．．遮罩結構
90．．．開口
92．．．氧化層86之部分/氧化物部分/介電障壁
94．．．氧化層86之部分/氧化物部分/介電障壁
100．．．層84之部分/層部分
101．．．閘極結構
102．．．層84之部分/層部分
103．．．閘極結構
104．．．間隙
106．．．間隙
108．．．層84之部分/閘極接觸部分
110．．．側壁
116．．．介電材料層/介電層
118．．．介電材料層/介電層
120．．．間隔件
122．．．間隔件
124．．．間隔件
126．．．間隔件
128．．．間隔件
129．．．間隔件
130．．．半導體材料之摻雜層/多晶矽層
130A．．．多晶矽插塞
130B．．．多晶矽插塞
138．．．摻雜層/源極區
140．．．介電層/ILD層
142．．．遮罩結構
144．．．開口
145．．．開口
146．．．開口
148．．．開口
149．．．開口
150．．．開口
154．．．開口
155．．．開口
156．．．開口
158．．．開口
159．．．開口
160．．．開口
164．．．開口
165．．．開口
166．．．開口
168．．．開口
169．．．開口
170．．．開口
176．．．接觸增強區
178．．．接觸增強區
179．．．接觸增強區
180．．．矽化鈦層
182．．．矽化鈦層
184．．．矽化鈦層
186．．．矽化鈦層
189．．．矽化鈦層
190．．．矽化鈦層
200．．．障壁層之部分
202．．．障壁層之部分
204．．．障壁層之部分
206．．．障壁層之部分
208．．．障壁層之部分
210．．．金屬層之部分
212．．．障壁層之部分
214．．．金屬層之另一部分
216．．．接觸結構
218．．．導體
圖1為根據本發明之實施例的半導體元件在早期的製造階段的橫截面圖；
圖2為圖1之半導體元件在稍後的製造階段的橫截面圖；
圖3為圖2之半導體元件在稍後的製造階段的橫截面圖；
圖4為圖3之半導體元件在稍後的製造階段的橫截面圖；
圖5為圖4之半導體元件在稍後的製造階段的橫截面圖；
圖6為圖5之半導體元件在稍後的製造階段的橫截面圖；
圖7為圖6之半導體元件在稍後的製造階段的橫截面圖；
圖8為圖7之半導體元件在稍後的製造階段的橫截面圖；
圖9為圖8之半導體元件的縱向橫截面圖；
圖10為圖9之半導體元件在稍後的製造階段的橫截面圖；
圖11為圖10之半導體元件在稍後的製造階段的橫截面圖；
圖12為圖11之半導體元件在較早的製造階段的縱向的橫截面圖；
圖13為圖12之半導體元件在稍後的製造階段的橫截面圖；
圖14為圖13之半導體元件在稍後的製造階段的橫截面圖；
圖15為圖14之半導體元件在稍後的製造階段的橫截面圖；及
圖16為圖15之半導體元件在稍後的製造階段的橫截面圖。
10．．．半導體元件
12．．．半導體材料
14．．．表面
16．．．表面
18．．．半導體基板
20．．．磊晶層
26．．．介電材料層/介電層/二氧化矽層
28．．．保護層
30．．．摻雜區
38．．．溝槽
39．．．溝槽
41．．．側壁
43．．．側壁
45．．．底
47．．．底
50A．．．多晶矽部分50之子部分
52A．．．多晶矽部分52之子部分
54．．．介電層44之部分/介電部分
56．．．介電層42之部分/介電部分
58．．．介電層40之部分/介電部分
60．．．介電層44之部分/介電部分
62．．．介電層42之部分/介電部分
64．．．介電層40之部分/介電部分
76．．．介電材料層/介電層/閘極氧化物/閘極氧化層
101．．．閘極結構
103．．．閘極結構
128．．．間隔件
130A．．．多晶矽插塞
130B．．．多晶矽插塞
138．．．摻雜層/源極區
140．．．介電層/ILD層
176．．．接觸增強區
178．．．接觸增強區
179．．．接觸增強區
180．．．矽化鈦層
182．．．矽化鈦層
184．．．矽化鈦層
186．．．矽化鈦層
189．．．矽化鈦層
190．．．矽化鈦層
200．．．障壁層之部分
202．．．障壁層之部分
204．．．障壁層之部分
206．．．障壁層之部分
208．．．障壁層之部分
210．．．金屬層之部分
212．．．障壁層之部分
214．．．金屬層之另一部分
216．．．接觸結構
218．．．導體

Claims (20)

  1. 一種用於製造一半導體元件的方法，其包含：提供一具有相對的第一及第二表面的第一半導體材料；在該第一半導體材料中形成至少一溝槽，該至少一溝槽具有至少一側壁及第一及第二溝槽區域，該第二溝槽區域在該第一表面與該第一溝槽區域之間；在該至少一溝槽中形成一介電材料，該介電材料自該第二溝槽區域延伸至該第一溝槽區域；在該至少一溝槽之該第一溝槽區域中形成一第二半導體材料，該介電材料在該第二半導體材料與該至少一溝槽的該至少一側壁之間，該第二半導體材料充當一場板之一第一部分；自該至少一溝槽之該第二溝槽區域移除該介電材料之一部分以露出該至少一側壁之一部分；在該至少一溝槽之該第二溝槽區域內形成鄰近該至少一側壁之該露出的部分之一閘極結構；及在該至少一溝槽之該第二溝槽區域內形成一第三半導體材料，該第三半導體材料與該閘極結構電隔離，且電耦接至該第二半導體材料，該第三半導體材料充當該場板之一第二部分。
  2. 如請求項1之方法，其中該至少一側壁包括第一及第二側壁，且其中在該至少一溝槽中形成該介電材料包括鄰近該第一側壁形成該介電材料之一第一部分及鄰近該第 二側壁形成該介電材料之一第二部分，且在該至少一溝槽中形成該第二半導體材料包括在該介電材料之第一部分與第二部分之間形成該第二半導體材料。
  3. 如請求項2之方法，其進一步包括：移除該半導體材料之在該介電材料之該第一部分與該第二部分之間的一部分以形成一第一導電結構；及其中自該至少一溝槽之該第二溝槽區域移除該介電材料之一部分以露出該至少一側壁之一部分包括移除該介電材料之該第一部分及該第二部分的子部分。
  4. 如請求項3之方法，其進一步包括：由該至少一溝槽的該第一側壁及該第二側壁的部分形成一介電材料；及鄰近由該至少一溝槽的該第一側壁及該第二側壁形成的該介電材料而形成一閘電極。
  5. 如請求項4之方法，其中形成該介電材料包括氧化該第一半導體材料之由該至少一溝槽所露出的部分，且其中形成該閘電極包括鄰近由該至少一溝槽之該第一側壁及該第二側壁的該等部分形成的該介電材料而沈積一導電材料。
  6. 如請求項5之方法，其進一步包括在該導電材料上形成一介電材料層，且移除該介電材料層之部分以形成與該至少一溝槽的該第一側壁及該第二側壁橫向間隔開的第一及第二介電障壁，其中該第一介電障壁及該第二介電障壁具有第一及第二側面；及移除該導電材料之在該第 一介電障壁之該第一側面與該第一側壁之間的一部分，且移除該導電材料之在該第二介電障壁之該第一側面與該第二側壁之間的一部分。
  7. 如請求項6之方法，其中該導電材料包含一摻雜的多晶矽層或在第一摻雜多晶矽層與第二摻雜多晶矽層之間包含一矽化物之多層結構中的一者。
  8. 如請求項6之方法，其進一步包括：在該第一介電障壁與該第一側壁之間形成一第一介電材料；在該第二介電障壁與該第二側壁之間形成一第二介電材料；橫向地鄰近該第一介電障壁之該第二側面而形成一第三介電材料；橫向地鄰近該第二介電障壁之該第二側面而形成一第四介電材料。
  9. 如請求項8之方法，其進一步包括在該第一介電障壁之該第二側面與該第二介電障壁之該第二側面之間且在該導電結構上形成一導電插塞。
  10. 如請求項9之方法，其進一步包括在該第一半導體材料之鄰近該第一表面的一部分中形成一摻雜區。
  11. 如請求項9之方法，導電其進一步包括形成連至該導電插塞之一接觸結構。
  12. 一種用於製造一半導體元件的方法，其包含：提供一第一導電類型之一半導體基板； 在該半導體基板上形成該第一導電類型及一第一電阻率的一磊晶層，該磊晶層具有一主表面；在該磊晶層中形成一溝槽，該溝槽具有第一及第二側壁及在一第一溝槽區域上的一第二溝槽區域，其中該第一及第二側壁延伸至該第一及第二溝槽區域中；在該第一及第二溝槽區域中形成介電材料之一第一層；在該第一溝槽區域中形成一場板之一第一部分；移除介電材料之該第一層之部分以露出該第二溝槽區域中之該第一及第二側壁之部分及鄰近該第二溝槽區域之該磊晶層之部分，其中該第一溝槽區域中之該第一及第二側壁上之介電材料之該第一層之該等部分仍存在；在鄰近該第二溝槽區域之該第一側壁之該露出的部分且自該磊晶層之該露出的部分形成一閘極介電層；在該第二溝槽區域中形成一閘電極，該閘電極鄰近該閘極介電層；鄰近該閘電極形成一介電材料；及在該第二溝槽區域中形成一導電插塞，該導電插塞充當該場板之一第二部分、電耦接至該場板之該第一部分且與該閘電極電隔離。
  13. 如請求項12之方法，其中在該第一區域中形成該場板之該第一部分包括鄰近該第一側壁及該第二側壁形成一介電材料及鄰近該介電材料形成該場板之該第一部分，其中該介電材料將該場板與該第一側壁及該第二側壁電隔 離。
  14. 如請求項13之方法，其進一步包括在該磊晶層中形成一摻雜區，該摻雜區自該表面延伸至該磊晶層中一距離，該距離小於該溝槽延伸至該磊晶層中的一距離。
  15. 如請求項14之方法，其進一步包括在該磊晶層上形成一閘極連接結構。
  16. 如請求項15之方法，其中該閘極連接結構包括一摻雜的多晶矽層或在複數個摻雜的多晶矽層之間具有一矽化物層之多層結構中的一者。
  17. 如請求項14之方法，其進一步包括：在該磊晶層及該溝槽上形成一介電材料層；在處於該磊晶層上的該介電材料層中形成一開口以露出該第二溝槽區域中的該導電插塞；及在該第二溝槽區域中形成連至該導電插塞的一接點。
  18. 一種半導體元件，其包含：具有一主表面之一半導體材料；一溝槽，其自該主表面延伸至該半導體材料中，該溝槽具有第一及第二側壁及第一及第二溝槽區域，該第二溝槽區域在該主表面與該第一溝槽區域之間；在該溝槽中之一介電材料，該介電材料自該第二溝槽區域延伸至該第一溝槽區域；一導電材料，其在該溝槽之該第一溝槽區域中，該介電材料在該導電材料與該溝槽之該第一側壁之間，該導電材料充當一場板之一第一部分； 一閘極氧化物，其鄰近該第二溝槽區域之該第一側壁及該第二側壁；一閘電極，其鄰近該閘極氧化物且在該溝槽內；多個介電間隔件，其在該第二溝槽區域內，該等介電間隔件鄰近該閘電極；及額外導電材料，其在該第二溝槽區域內，該額外導電材料藉由該等介電間隔件與該閘電極間隔開，且電耦接至該導電材料，該額外導電材料充當該場板之一第二部分。
  19. 如請求項18之半導體元件，其中該半導體材料包含具有一第一導電類型之一半導體基板，及在該半導體基板上之具有該第一導電類型及一第一電阻率之一磊晶層，該磊晶層具有一主表面，且該半導體元件進一步包括：一閘極接點，其在該磊晶層之一部分上；及一接觸結構，其電耦接至該額外導電材料及該磊晶層。
  20. 如請求項18之半導體元件，其中將該導電材料與該第一側壁隔開的該介電材料具有至少約7,500埃之一厚度，且將該導電材料與該第二側壁隔開的該介電材料具有至少約7,500埃之一厚度。
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