KR102286012B1 - 전력용 집적소자와, 이를 포함하는 전자장치 및 전자시스템 - Google Patents

전력용 집적소자와, 이를 포함하는 전자장치 및 전자시스템 Download PDF

Info

Publication number
KR102286012B1
KR102286012B1 KR1020150024488A KR20150024488A KR102286012B1 KR 102286012 B1 KR102286012 B1 KR 102286012B1 KR 1020150024488 A KR1020150024488 A KR 1020150024488A KR 20150024488 A KR20150024488 A KR 20150024488A KR 102286012 B1 KR102286012 B1 KR 102286012B1
Authority
KR
South Korea
Prior art keywords
drift region
region
disposed
type
conductivity type
Prior art date
Application number
KR1020150024488A
Other languages
English (en)
Other versions
KR20160101586A (ko
Inventor
김대훈
이상현
Original Assignee
에스케이하이닉스 시스템아이씨 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 시스템아이씨 주식회사 filed Critical 에스케이하이닉스 시스템아이씨 주식회사
Priority to KR1020150024488A priority Critical patent/KR102286012B1/ko
Priority to US14/795,805 priority patent/US20160240658A1/en
Priority to TW104123627A priority patent/TWI693717B/zh
Priority to CN201510823071.6A priority patent/CN105895696A/zh
Priority to US15/237,096 priority patent/US9806160B2/en
Publication of KR20160101586A publication Critical patent/KR20160101586A/ko
Application granted granted Critical
Publication of KR102286012B1 publication Critical patent/KR102286012B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

전력용 집적소자는, 제1 도전형의 반도체층과, 반도체층의 상부에서 상호 이격되도록 배치되는 제2 도전형의 소스영역 및 드레인영역과, 반도체층 상부에서 드레인영역을 둘러싸도록 배치되는 제2 도전형의 제1 드리프트영역과, 소스영역 및 제1 드리프트영역 사이의 반도체층 상부에 배치되되, 일 측면이 제1 드리프트영역 측면에 접하고 제1 드리프트영역의 불순물농도보다 낮은 불순물농도를 갖는 제2 드리프트영역과, 소스영역 및 제2 드리프트영역 사이의 채널영역 위에 배치되며 제2 드리프트영역 위로 일정 길이 연장되도록 배치되는 게이트절연층과, 게이트절연층 측면에 접하면서 제2 드리프트영역 및 제1 드리프트영역 위에 배치되되, 드레인영역 위로 일정 길이 연장되도록 배치되는 플래너 구조의 필드 절연플레이트과, 그리고 게이트절연층 위에 배치되며 필드 절연플레이트 위로 연장되도록 배치되는 게이트도전층패턴을 포함한다.

Description

전력용 집적소자와, 이를 포함하는 전자장치 및 전자시스템{Power integrated device, and electronic device and electronic system having the power integrated device}
본 개시의 여러 실시예들은, 반도체 집적소자에 관한 것으로서, 특히 전력용 집적소자와, 이를 포함하는 전자장치 및 전자시스템에 관한 것이다.
컨트롤(control) 기능과 드라이버(driver) 기능이 결합된 집적회로는 종종 스마트 전력용 소자(smart power device)로서 지칭되고 있다. 이 스마트 전력용 소자는, 통상적으로 고전압으로 동작하도록 고안된 출력단에 수평형 디모스(LDMOS; Lateral Double diffused MOS) 소자와 같은 전력용 집적소자를 갖는다. 이와 같은 전력용 집적소자에 있어서 브레이크다운 전압(breakdown voltage) 특성은 소자의 안정성 면에서 중요한 인자가 되며, 온 저항(Rdson) 특성은 소자의 동작 특성, 예컨대 전류 구동 능력면에서 중요한 인자가 된다. 소자의 브레이크다운 전압 특성을 향상시키기 위해서는, 드리프트영역 내의 도핑 농도를 감소시키거나, 드리프트 영역 내에서의 전류의 이동 길이인 드리프트 길이(drift length)를 증가시켜야 한다. 그러나 이 경우 전류 이동 능력은 저하되어 소자의 온 저항이 증가된다. 반대의 경우, 즉 드리프트영역 내의 도핑 농도를 증가시키거나, 드리프트 길이를 감소시키는 경우, 소자의 온 저항 특성은 향상되자만 소자의 브레이크다운 특성은 열악해진다. 이와 같이 온 저항 특성과 브레이크다운 전압 특성이 서로 트레이드-오프(trade-off) 관계에 있다는 것은 이미 잘 알려져 있다.
본 출원이 해결하고자 하는 과제는, 온 저항 특성을 저하시키지 않고 브레이크다운 전압 특성이 향상되도록 하는 전력용 집적소자를 제공하는 것이다.
본 출원이 해결하고자 하는 다른 과제는, 위와 같은 전력용 집적소자를 포함하는 전자장치 및 전자시스템을 제공하는 것이다.
일 예에 따른 전력용 집적소자는, 제1 도전형의 반도체층과, 반도체층의 상부에서 상호 이격되도록 배치되는 제2 도전형의 소스영역 및 드레인영역과, 반도체층 상부에서 드레인영역을 둘러싸도록 배치되는 제2 도전형의 제1 드리프트영역과, 소스영역 및 제1 드리프트영역 사이의 반도체층 상부에 배치되되, 일 측면이 제1 드리프트영역 측면에 접하고 제1 드리프트영역의 불순물농도보다 낮은 불순물농도를 갖는 제2 드리프트영역과, 소스영역 및 제2 드리프트영역 사이의 채널영역 위에 배치되며 제2 드리프트영역 위로 일정 길이 연장되도록 배치되는 게이트절연층과, 게이트절연층 측면에 접하면서 제2 드리프트영역 및 제1 드리프트영역 위에 배치되되, 드레인영역 위로 일정 길이 연장되도록 배치되는 플래너 구조의 필드 절연플레이트과, 그리고 게이트절연층 위에 배치되며 필드 절연플레이트 위로 연장되도록 배치되는 게이트도전층패턴을 포함한다.
일 예에 따른 전력용 집적소자는, 제1 도전형의 반도체층과, 반도체층의 상부에서 채널영역에 의해 상호 이격되도록 배치되는 제2 도전형의 소스영역 및 드리프트영역과, 드리프트영역의 상부에 배치되는 제2 도전형의 드레인영역과, 채널영역 위에 배치되며 드리프트영역 위로 일정 길이 연장되도록 배치되는 게이트절연층과, 게이트절연층 측면에 접하도록 배치되며 드리프트영역 위에 배치되는 플래너 구조의 제1 필드 절연플레이트와, 드리프트영역의 표면으로부터 일정 깊이로 형성되며 제1 필드 절연 플레이트와 중첩되도록 배치되는 트랜치 구조의 제2 필드 절연플레이트와, 그리고 게이트절연층 위에 배치되며 제1 필드 절연플레이트 위로 연장되도록 배치되는 게이트도전층패턴을 포함한다.
일 예에 다른 전자장치는, 입력신호에 따라 출력신호를 발생시키는 고전압 집적회로와, 출력신호에 따라 스위칭동작을 수행하는 전력용 집적소자를 포함하되, 전력용 집적소자는, 제1 도전형의 반도체층과, 반도체층의 상부에서 상호 이격되도록 배치되는 제2 도전형의 소스영역 및 드레인영역과, 반도체층 상부에서 드레인영역을 둘러싸도록 배치되는 제2 도전형의 제1 드리프트영역과, 소스영역 및 제1 드리프트영역 사이의 반도체층 상부에 배치되되, 일 측면이 제1 드리프트영역 측면에 접하고 제1 드리프트영역의 불순물농도보다 낮은 불순물농도를 갖는 제2 드리프트영역과, 소스영역 및 제2 드리프트영역 사이의 채널영역 위에 배치되며 제2 드리프트영역 위로 일정 길이 연장되도록 배치되는 게이트절연층과, 게이트절연층 측면에 접하면서 제2 드리프트영역 및 제1 드리프트영역 위에 배치되되, 드레인영역 위로 일정 길이 연장되도록 배치되는 플래너 구조의 필드 절연플레이트과, 그리고 게이트절연층 위에 배치되며 필드 절연플레이트 위로 연장되도록 배치되는 게이트도전층패턴을 포함한다.
일 예에 따른 전자장치는, 입력신호에 따라 출력신호를 발생시키는 고전압 집적회로와, 출력신호에 따라 스위칭동작을 수행하는 전력용 집적소자를 포함하되, 전력용 집적소자는, 제1 도전형의 반도체층과, 반도체층의 상부에서 채널영역에 의해 상호 이격되도록 배치되는 제2 도전형의 소스영역 및 드리프트영역과, 드리프트영역의 상부에 배치되는 제2 도전형의 드레인영역과, 채널영역 위에 배치되며 드리프트영역 위로 일정 길이 연장되도록 배치되는 게이트절연층과, 게이트절연층 측면에 접하도록 배치되며 드리프트영역 위에 배치되는 플래너 구조의 제1 필드 절연플레이트와, 드리프트영역의 표면으로부터 일정 깊이로 형성되며 제1 필드 절연 플레이트와 중첩되도록 배치되는 트랜치 구조의 제2 필드 절연플레이트와, 그리고 게이트절연층 위에 배치되며 제1 필드 절연플레이트 위로 연장되도록 배치되는 게이트도전층패턴을 포함한다.
일 예에 따른 전자시스템은, 모바일스테이션모뎀, RF 섭시스템, 파워관리집적회로, 디스플레이, 및 메모리를 포함하며, 파워관리집적회로는 모바일스테이션모뎀, RF 섭시스템, 및 디스플레이로 적정 전원을 공급하며 전력용 집적소자를 포함하는 전원관리회로들로 이루어지되, 전력용 집적소자는, 제1 도전형의 반도체층과, 반도체층의 상부에서 상호 이격되도록 배치되는 제2 도전형의 소스영역 및 드레인영역과, 반도체층 상부에서 드레인영역을 둘러싸도록 배치되는 제2 도전형의 제1 드리프트영역과, 소스영역 및 제1 드리프트영역 사이의 반도체층 상부에 배치되되, 일 측면이 제1 드리프트영역 측면에 접하고 제1 드리프트영역의 불순물농도보다 낮은 불순물농도를 갖는 제2 드리프트영역과, 소스영역 및 제2 드리프트영역 사이의 채널영역 위에 배치되며 제2 드리프트영역 위로 일정 길이 연장되도록 배치되는 게이트절연층과, 게이트절연층 측면에 접하면서 제2 드리프트영역 및 제1 드리프트영역 위에 배치되되, 드레인영역 위로 일정 길이 연장되도록 배치되는 플래너 구조의 필드 절연플레이트과, 그리고 게이트절연층 위에 배치되며 필드 절연플레이트 위로 연장되도록 배치되는 게이트도전층패턴을 포함한다.
일 예에 따른 전자시스템은, 모바일스테이션모뎀, RF 섭시스템, 파워관리집적회로, 디스플레이, 및 메모리를 포함하며, 파워관리집적회로는 모바일스테이션모뎀, RF 섭시스템, 및 디스플레이로 적정 전원을 공급하며 전력용 집적소자를 포함하는 전원관리회로들로 이루어지되, 전력용 집적소자는, 제1 도전형의 반도체층과, 반도체층의 상부에서 채널영역에 의해 상호 이격되도록 배치되는 제2 도전형의 소스영역 및 드리프트영역과, 드리프트영역의 상부에 배치되는 제2 도전형의 드레인영역과, 채널영역 위에 배치되며 드리프트영역 위로 일정 길이 연장되도록 배치되는 게이트절연층과, 게이트절연층 측면에 접하도록 배치되며 드리프트영역 위에 배치되는 플래너 구조의 제1 필드 절연플레이트와, 드리프트영역의 표면으로부터 일정 깊이로 형성되며 제1 필드 절연 플레이트와 중첩되도록 배치되는 트랜치 구조의 제2 필드 절연플레이트와, 그리고 게이트절연층 위에 배치되며 제1 필드 절연플레이트 위로 연장되도록 배치되는 게이트도전층패턴을 포함한다.
여러 실시예들에 따르면, 드레인영역에서의 전계를 감소시키기 위한 플래너 구조의 필드 절연플레이트의 길이를 감소시켜 소자의 온 저항 특성을 향상시키고, 플래너 구조의 필드 절연플레이트와 일부 중첩되도록 트랜치 구조의 필드 절연플레이트를 배치시킴으로써 드레인-소스간 브레이크다운 전압을 증가시킬 수 있으며, 이에 따라 온 저항 특성 및 브레이크다운 전압 특성이 모두 향상되도록 할 수 있다는 이점이 제공된다.
도 1은 일 예에 따른 전력용 집적소자를 나타내 보인 사시도이다.
도 2는 도 1의 전력용 집적소자의 필드 절연플레이트 주위를 확대하여 나타내 보인 단면도이다.
도 3은 다른 예에 따른 전력용 집적소자를 나타내 보인 사시도이다.
도 4는 또 다른 예에 따른 전력용 집적소자를 나타내 보인 사시도이다.
도 5는 도 4의 전력용 집적소자의 제1 필드 절연플레이트 및 제2 필드 절연플레이트 주위를 확대하여 나타내 보인 단면도이다.
도 6은 또 다른 예에 따른 전력용 집적소자를 나타내 보인 사시도이다.
도 7은 여러 예들에 따른 전력용 집적소자를 이용하는 전자장치의 일 예를 나타내 보인 도면이다.
도 8은 여러 예에 따른 전력용 집적소자를 이용하는 전자시스템의 일 예를 나타내 보인 블록도이다.
수평형 디모스(LDMOS; Lateral Double diffused MOS) 소자와 같은 전력용 집적소자에 있어서, 게이트 구조를 로코스(LOCOS) 구조의 필드 절연플레이트 위로 연장하는 구조를 채용하고 있다. 이 구조에 따르면, 드레인영역에서의 전계가 낮아지고, 드레인 구조에 의해 게이트 변조(gate modulation)가 이루어지는 현상이 억제된다. 그러나 이와 같은 로코스(LOCOS) 구조의 필드 절연플레이트 채용은, 소자의 크기를 증가시키고 드레인-소스간 브레이크다운 전압을 감소시키는데 제한적이다. 특히 전력용 집적소자의 집적도 증가에 따라 드레인-소스 사이의 간격이 감소되고, 이로 인해 금속학적 접합(metallurgical junction)에서의 전계가 증가한다. 더욱이 금속학적 접합의 반경(radius)이 증가하고, 이는 접합 가장자리에서의 전계를 보다 증가시켜 브레이크다운 특성을 열화시킨다. 이 외에도 로코스(LOCOS) 구조의 필드 절연플레이트 채용은 채널 폭 제어를 더 어렵게 만든다. 본 출원에서는 이와 같은 로코스(LOCOS) 구조의 필드 절연플레이트를 채용하지 않고 전력용 집적소자의 온 저항 특성 및 브레이크다운 특성을 향상시킬 수 있는 전력용 집적소자의 여러 예들을 제시한다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
도 1은 일 예에 따른 전력용 집적소자를 나타내 보인 단면도이다. 도 1을 참조하면, 본 예에 따른 전력용 집적소자(100)는, 기판(102) 위에 배치되는 제1 도전형, 예컨대 p형의 반도체층(104)을 포함한다. 일 예에서 p형의 반도체층(104)은 에피택셜공정에 의해 성장된 층일 수 있다. 다른 예에서 p형의 반도체층(104)은 이온주입공정에 의해 형성되는 접합영역으로 구성될 수도 있다. 일 예에서 기판(102)이 제1 도전형의 반도체기판일 경우, 기판(102) 자체가 p형의 반도체층(104)을 구성할 수도 있다. p형의 반도체층(104)은 실리콘층일 수 있다. p형의 반도체층(104)의 상부에는 무겁게 도핑된(heavily doped) 제2 도전형, 예컨대 n+형의 소스영역(106) 및 n+형의 드레인영역(108)이 제1 방향을 따라 상호 이격되도록 배치된다. n+형의 소스영역(106) 및 n+형의 드레인영역(108)은, 제1 방향과 교차하는 제2 방향을 따라 길게 연장되는 스트라이프 형태를 가질 수 있다. n+형의 소스영역(106)의 일 측면에는 p+형의 바디컨택영역(110)이 배치된다. n+형의 소스영역(106)의 일 측면 및 p+형의 바디컨택영역(110)의 일 측면은 상호 접한다.
p형의 반도체층(104)의 상부에는 p+형의 컨택영역(112)이 제1 방향을 따라 n+형의 드레인영역(108)과 상호 이격되도록 배치된다. n+형의 드레인영역(108)과 p+형의 컨택영역(112) 사이에는 트랜치 소자분리층(STI)(114)이 배치된다. 트랜치 소자분리층(114)은, 기판(102)의 다른 영역에 형성될 수 있는 다른 소자들로부터 전력용 집적소자(100)를 전기적으로 고립(isolation)시킨다. 또한 트랜치 소자분리층(114)은 전력용 집적소자(100)를 구성하는 여러 접합영역들을 전기적으로 상호 고립시킨다. n+형의 소스영역(106) 및 p+형의 바디컨택영역(110)은 p형의 바디영역(116)으로 둘러싸인다. p형의 바디영역(116)은 제1 접합깊이(D1)를 갖는다. n+형의 드레인영역(108)은 동일 도전형의 드리프트영역(122)으로 둘러싸인다. p+형의 컨택영역(112)은 p형의 웰영역(124)으로 둘러싸인다.
드리프트영역(122)은 n형의 제1 드리프트영역(118) 및 n-형의 제2 드리프트영역(120)을 포함한다. n형의 제1 드리프트영역(118)은, 반도체층(104) 상부에서 n+형의 드레인영역(108)의 측면 및 하부면을 둘러싸도록 배치되며, 제2 접합깊이(D2)를 갖는다. n-형의 제2 드리프트영역(120)은, 반도체층(104) 상부에서 n형의 제1 드리프트영역(118)의 일 측면에 접하면서, p형의 바디영역(116)과는 제1 방향을 따라 일정 간격 이격되도록 배치된다. n-형의 제2 드리프트영역(120)은 제3 접합깊이(D3)를 갖는다. n-형의 제2 드리프트영역(120)의 제3 접합깊이(D3)는 n형의 제1 드리프트영역(118)의 제2 접합깊이(D2)보다 작다. p형의 바디영역(116)의 제1 접합깊이(D1)는, n형의 제1 드리프트영역(118)의 제2 접합깊이(D2)보다는 작고, n-형의 제2 드리프트영역(120)의 제3 접합깊이(D3)보다는 크다. n형의 제1 드리프트영역(118)에서의 불순물도핑농도는 n+형의 드레인영역(108)에서의 불순물도핑농도보다 낮다. n-형의 제2 드리프트영역(120)에서의 불순물도핑농도는 n형의 제1 드리프트영역(118)에서의 불순물도핑농도보다 더 낮다. n+형의 소스영역(106)과 n-형의 제2 드리프트영역(120) 사이의 표면 부근 영역은 채널영역(126)을 구성한다.
n+형의 소스영역(106)과 n-형의 제2 드리프트영역(120) 사이의 채널영역(126) 위에는 게이트절연층(128) 배치된다. 게이트절연층(128)은 n-형의 제2 드리프트영역(120) 위로 일정 길이 연장되도록 배치된다. n형의 제1 드리프트영역(118)의 상부면 및 n-형의 제2 드리프트영역(120)의 상부면 위에는 필드 절연플레이트(130)가 배치된다. 필드 절연플레이트(130)는 플래너(planar) 구조를 갖는다. 즉 필드 절연플레이트(130)의 하부면은, n형의 제1 드리프트영역(118)의 상부면 및 n-형의 제2 드리프트영역(120)의 상부면과 동일한 수평 레벨상에 있으며, n형의 제1 드리프트영역(118)의 상부면 및 n-형의 제2 드리프트영역(120)의 상부면으로부터 일정 높이 돌출되도록 배치된다. 필드 절연플레이트(130)의 일 측면은 게이트절연층(128)의 일 측면과 접한다. 일 예에서 필드 절연플레이트(130)의 반대 측면은 n+형의 드레인영역(108)의 일 측면에 정렬된다. 다른 예에서 필드 절연플레이트(130)의 반대 측면은, n+형의 드레인영역(108)과 일부 중첩될 도 있다. 일 예에서 필드 절연플레이트(130)는 옥사이드(oxide)층으로 구성될 수 있다.
게이트절연층(128) 위는 게이트도전층(132)이 배치된다. 이에 따라 게이트도전층(132)은, 채널영역(126)과, 채널영역(126)에 인접하는 n-형의 제2 드리프트영역(120)의 일부 표면과 수직방향으로 중첩된다. 게이트도전층(132)의 일 측면은 n+형의 소스영역(106)에 자동 정렬될 수 있다. 게이트도전층(132)은 필드 절연플레이트(130)의 상부면 일부를 덮도록 연장되어 배치된다. 이에 따라 게이트도전층(132)은, 필드 절연플레이트(130)를 개재하여 n-형의 제2 드리프트영역(120)의 나머지 표면과, n-형의 제2 드리프트영역(120) 및 n+형의 드레인영역(108) 사이의 n형의 제1 드리프트영역(118) 표면과도 수직방향으로 중첩된다.
필드 절연플레이트(130)은 플래너 구조를 가짐에 따라, 기존의 로코스(LOCOS) 구조와 비교할 때, n+형의 드레인영역(108)으로부터 n+형의 소스영역(106)으로의 전류 이동 경로를 감소시키며, 이에 따라 온저항 특성을 향상시킨다. 더욱이 플래너 구조의 필드 절연플레이트(130)는, 도면에서 "A"로 나타낸 바와 같이, 게이트절연층(128)의 단부에 집중되는 전계를 감소시킨다. 이에 따라 전력용 집적소자(100)의 브레이크다운 지점이 게이트절연층(128) 단부로부터 전력용 집적소자(100)의 벌크(bulk) 내부로 이동되도록 할 수 있어서 전력용 집적소자(100)의 브레이크다운 특성을 향상시킬 수 있다.
그러나 드리프트영역의 접합깊이 등 전력용 집적소자(100)의 디자인에 따라서 여전히 게이트절연층(128)과 필드 절연플레이트(130)의 경계 부분(도면에서 "A"로 나타낸 부분)에 전계가 집중될 수 있다. 이로 인해 플래너 구조의 필드 절연플레이트(130)가 존재하더라도, 전력용 집적소자(100)의 벌크에서 브레이크다운이 발생되기 전에 게이트절연층(128)과 필드 절연플레이트(130)의 경계 부분에서 브레이크다운이 먼저 발생될 수 있다. 본 예에 따른 전력용 집적소자(100)는, 게이트절연층(128)과 필드 절연플레이트(130)의 경계 부분 하부에 상대적으로 낮은 불순물도핑농도를 갖는 n-형의 제2 드리프트영역(120)을 배치시킴으로써 경계 부분에서의 전계 집중을 완화시킬 수 있다. 그리고 상대적으로 높은 불순물도핑농도를 갖는 n형의 제1 드리프트영역(118)을 n+형의 드레인영역(108)을 둘러싸도록 배치시킴으로써, n-형의 제2 드리프트영역(120)의 낮은 불순물도핑농도로 인한 온저항의 증가를 보상할 수 있다. 일 예에서 n-형의 제2 드리프트영역(120)에서의 불순물도핑농도는 n형의 제1 드리프트영역(118)에서의 불순물도핑농도의 대략 40% 내지 70%일 수 있다. n형의 제1 드리프트영역(118)과 n-형의 제2 드리프트영역(120)의 접합면 부근에서의 불순물도핑농도 분포는 점진적 프로파일(graded profile)을 가질 수 있다. 즉 n형의 제1 드리프트영역(118)에서 n-형의 제2 드리프트영역(120)으로 갈수록 불순물도핑농도는 선형적으로 감소될 수 있다.
도 2는 도 1의 전력용 집적소자(100)의 필드 절연플레이트(130) 주위를 확대하여 나타내 보인 단면도이다. 도 2에서 도 1과 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 2에 나타낸 바와 같이, 전계가 집중되는 게이트절연층(128)과 필드 절연플레이트(130)의 경계부분(도면에서 "A"로 나타낸 부분)은 n-형의 제2 드리프트영역(120) 위에 배치된다. n-형의 제2 드리프트영역(120)이 상대적으로 낮은 불순물도핑농도를 가짐에 따라 이 경계부분에서의 전계 집중을 완화시킬 수 있다. 상대적으로 높은 불순물도핑농도를 갖는 n형의 제1 드리프트영역(118)은 이 경계부분과 충분히 이격되도록 배치된다. 따라서 n형의 제1 드리프트영역(118)에서의 불순물도핑농도가 높더라도, 게이트절연층(128)과 필드 절연플레이트(130)의 경계 부분에서의 전계 집중에 영향을 주지 않는다. 일 예에서 n형의 제1 드리프트영역(118)의 단부에서 경계부분("A"로 나타낸 부분)까지의 거리(즉, 필드 절연플레이트(130)와 중첩되는 n-형 제2 드리프트영역(120)의 거리)(L1)는, n-형 제2 드리프트영역(120)이 게이트절연층(128)과 중첩되는 거리(L2)와 실질적으로 동일하거나 더 클 수 있다.
도 3은 다른 예에 따른 전력용 집적소자를 나타내 보인 사시도이다. 도 3을 참조하면, 도 3을 참조하면, 본 예에 따른 전력용 집적소자(200)는, 기판(202) 위에 배치되는 제1 도전형, 예컨대 p형의 반도체층(204)을 포함한다. 일 예에서 p형의 반도체층(204)은 에피택셜공정에 의해 성장된 층일 수 있다. 다른 예에서 p형의 반도체층(204)은 이온주입공정에 의해 형성되는 접합영역으로 구성될 수도 있다. p형의 반도체층(204)은 실리콘층일 수 있다. 기판(202)과 p형의 반도체층(204)의 접합면에는 이 접합면으로부터 양 방향으로 확산되어 형성되는 제2 도전형, 예컨대 n+형의 매몰층(NBL)(252)이 배치된다. n+형의 매몰층(NBL)(252) 위에는 p+형의 매몰층(PBL)(254)이 배치된다. p+형의 매몰층(PBL)(254)의 하부면은 n+형의 매몰충(NBL)(252)의 상부면과 접한다. n+형의 매몰충(NBL)(252)의 제1 방향으로의 길이는, p+형의 매몰층(PBL)(254)의 제1 방향으로으로의 길이보다 길다. 이에 따라, n+형의 매몰층(NBL)(252)의 일 단부는 p+형의 매몰층(PBL)(254)의 일 단부로부터 돌출된다. 비록 도면에는 일 단부만 도시되어 있지만 반대쪽 단부도 동일하다.
p형의 반도체층(204) 상부에는 n+형의 소스영역(206) 및 n+형의 드레인영역(208)이 제1 방향을 따라 상호 이격되도록 배치된다. n+형의 소스영역(206) 및 n+형의 드레인영역(208)은, 제1 방향과 교차하는 제2 방향을 따라 길게 연장되는 스트라이프 형태를 가질 수 있다. n+형의 소스영역(206)의 일 측면에는 p+형의 바디컨택영역(210)이 배치된다. n+형의 소스영역(206)의 일 측면 및 p+형의 바디컨택영역(210)의 일 측면은 상호 접한다. p형의 반도체층(204)의 상부에는 p+형의 컨택영역(212) 및 n+형의 컨택영역(256)이 배치된다. p+형의 컨택영역(212)은, 제1 방향을 따라 n+형의 드레인영역(208)과 상호 이격되도록 배치된다. n+형의 컨택영역(256)은, 제1 방향을 따라 p+형의 컨택영역(212)과 상호 이격되도록 배치된다. n+형의 드레인영역(208) 및 p+형의 컨택영역(212) 사이와, p+형의 컨택영역(212) 및 n+형의 컨택영역(256) 사이에는 트랜치 소자분리층(STI)(214)이 배치된다. 트랜치 소자분리층(214)은, 기판(202)의 다른 영역에 형성될 수 있는 다른 소자들로부터 전력용 집적소자(200)를 전기적으로 고립시킨다. 또한 트랜치 소자분리층(214)은 전력용 집적소자(200)를 구성하는 여러 접합영역들을 전기적으로 상호 고립시킨다. n+형의 소스영역(206) 및 p+형의 바디컨택영역(210)은 p형의 바디영역(216)으로 둘러싸인다. n+형의 드레인영역(208)은 동일 도전형의 드리프트영역(222)으로 둘러싸인다. p+형의 컨택영역(212)은 p형의 웰영역(224)으로 둘러싸인다. p형의 바디영역(216) 하부면과 p형의 웰영역(224) 하부면은 각각 p+형의 매몰층(PBL)(254) 상부면과 접한다. n+형의 컨택영역(256)은 n형의 싱크영역(258)으로 둘러싸인다. n형의 싱크영역(258) 하부면은 n+형의 매몰층(NBL)(252) 상부면과 접한다.
드리프트영역(222)은 n형의 제1 드리프트영역(218) 및 n-형의 제2 드리프트영역(220)을 포함한다. n형의 제1 드리프트영역(218)은, p형의 반도체층(204) 상부에서 n+형의 드레인영역(208)의 측면 및 하부면을 둘러싸도록 배치되며, 그 하부면은 p+형의 매몰층(PBL)(254) 상부면과 접한다. n-형의 제2 드리프트영역(220)은, p형의 반도체층(204) 상부에서 n형의 제1 드리프트영역(218)의 일 측면에 접하면서, p형의 바디영역(216)과는 제1 방향을 따라 일정 간격 이격되도록 배치된다. n-형의 제2 드리프트영역(220)의 하부면은 p+형의 매몰층(PBL)(254) 상부면과 일정 간격 이격된다. 다른 예에서 n-형의 제2 드리프트영역(220)의 하부면은 p+형의 매몰층(PBL)(254) 상부면에 접할 수도 있다. n형의 제1 드리프트영역(218)에서의 불순물도핑농도는 n+형의 드레인영역(208)에서의 불순물도핑농도보다 낮다. n-형의 제2 드리프트영역(220)에서의 불순물도핑농도는 n형의 제1 드리프트영역(218)에서의 불순물도핑농도보다 더 낮다. n+형의 소스영역(206)과 n-형의 제2 드리프트영역(220) 사이의 표면 부근 영역은 채널영역(226)을 구성한다.
n+형의 소스영역(206)과 n-형의 제2 드리프트영역(220) 사이의 채널영역(226) 위에는 게이트절연층(228) 배치된다. 게이트절연층(228)은 n-형의 제2 드리프트영역(220) 위로 일정 길이 연장되도록 배치된다. n형의 제1 드리프트영역(218)의 상부면 및 n-형의 제2 드리프트영역(220)의 상부면 위에는 필드 절연플레이트(230)가 배치된다. 필드 절연플레이트(230)는 플래너 구조를 갖는다. 즉 필드 절연플레이트(230)의 하부면은, n형의 제1 드리프트영역(218)의 상부면 및 n-형의 제2 드리프트영역(220)의 상부면과 동일한 수평 레벨상에 있으며, n형의 제1 드리프트영역(218)의 상부면 및 n-형의 제2 드리프트영역(220)의 상부면으로부터 일정 높이 돌출되도록 배치된다. 필드 절연플레이트(230)의 일 측면은 게이트절연층(228)의 일 측면과 접한다. 일 예에서 필드 절연플레이트(230)의 반대 측면은 n+형의 드레인영역(208)의 일 측면에 정렬된다. 다른 예에서 필드 절연플레이트(230)의 반대 측면은, n+형의 드레인영역(208)과 일부 중첩될 수도 있다. 일 예에서 필드 절연플레이트(230)는 옥사이드(oxide)층으로 구성될 수 있다.
게이트절연층(228) 위는 게이트도전층(232)이 배치된다. 이에 따라 게이트도전층(232)은, 채널영역(226)과, 채널영역(226)에 인접하는 n-형의 제2 드리프트영역(220)의 일부 표면과 수직방향으로 중첩된다. 게이트도전층(232)의 일 측면은 n+형의 소스영역(206)에 자동 정렬될 수 있다. 게이트도전층(232)은 필드 절연플레이트(230)의 상부면 일부를 덮도록 연장되어 배치된다. 이에 따라 게이트도전층(232)은, 필드 절연플레이트(230)를 개재하여 n-형의 제2 드리프트영역(220)의 나머지 표면과, n-형의 제2 드리프트영역(20) 및 n+형의 드레인영역(208) 사이의 n형의 제1 드리프트영역(218) 표면과도 수직방향으로 중첩된다.
도 1 및 도 2를 참조하여 설명한 바와 마찬가지로, 게이트절연층(228)과 필드 절연플레이트(230)의 경계 부분 하부에 상대적으로 낮은 불순물도핑농도를 갖는 n-형의 제2 드리프트영역(220)을 배치시킴으로써 경계 부분에서의 전계 집중을 완화시킬 수 있다. 그리고 상대적으로 높은 불순물도핑농도를 갖는 n형의 제1 드리프트영역(218)을 n+형의 드레인영역(208)을 둘러싸도록 배치시킴으로써, n-형의 제2 드리프트영역(220)의 낮은 불순물도핑농도로 인한 온저항의 증가를 보상할 수 있다. 일 예에서 n-형의 제2 드리프트영역(220)에서의 불순물도핑농도는 n형의 제1 드리프트영역(218)에서의 불순물도핑농도의 대략 40% 내지 70%일 수 있다. n형의 제1 드리프트영역(218)과 n-형의 제2 드리프트영역(220)의 접합면 부근에서의 불순물도핑농도 분포는 점진적 프로파일을 가질 수 있다. 즉 n형의 제1 드리프트영역(218)에서 n-형의 제2 드리프트영역(220)으로 갈수록 불순물도핑농도는 선형적으로 감소될 수 있다.
한편 n+형의 드레인영역(208)을 둘러싸는 n형의 제1 드리프트영역(218)이 상대적으로 높은 불순물도핑농도를 가짐에 따라, 전력용 집적소자(200)의 벌크에서의 브레이크다운 특성이 저하될 수 있다. 이는 n형의 제1 드리프트영역(218)의 높은 불순물도핑농도로 인해, 디플리션영역의 확장 속도가 늦어지기 때문이다. 즉 제1 드리프트영역(218)이 완전히(fully) 디플리션되기 전에 브레이크다운전압 한계치를 넘은 전계가 발생될 수 있다. 본 예에 따른 전력용 집적소자(200)에 있어서, n형의 제1 드리프트영역(218) 하부면이 p+형의 매몰층(PBL)(254) 상부면에 접함에 따라, 일정 조건 하에서 n형의 제1 드리프트영역(218)으로의 디플리션 속도를 증가시킬 수 있다. 즉, p+형의 컨택영역(212)을 그라운드시키거나 0V를 인가하고, n+형의 드레인영역(208)에 일정 크기의 포지티브 드레인전압을 인가하게 되면, p+형의 매몰층(PBL)(254) 및 n형의 제1 드리프트영역(218)의 접합면에 역방향 바이어스가 인가된다. 이에 따라 p+형의 매몰층(PBL)(254) 및 n형의 제1 드리프트영역(218)의 접합면을 기준으로 양 방향으로 디플리션된다. 이에 따라 n형의 제1 드리프트영역(218)은 p형의 반도체층(204)과의 접합면에서 디플리션될 뿐더러, p+형의 매몰층(PBL)(254)과의 접합면에서도 디플리션되며, 그 결과 전체적으로 빠르게 완전히 디플리션될 수 있다.
도 4는 또 다른 예에 따른 전력용 집적소자를 나타내 보인 사시도이다. 도 4를 참조하면, 본 예에 따른 전력용 집적소자(300)는, 기판(302) 위에 배치되는 제1 도전형, 예컨대 p형의 반도체층(304)을 포함한다. 일 예에서 p형의 반도체층(304)은 에피택셜공정에 의해 성장된 층일 수 있다. 다른 예에서 p형의 반도체층(304)은 이온주입공정에 의해 형성되는 접합영역으로 구성될 수도 있다. 일 예에서 기판(302)이 제1 도전형의 반도체기판일 경우, 기판(302) 자체가 p형의 반도체층(304)을 구성할 수도 있다. p형의 반도체층(304)은 실리콘층일 수 있다. p형의 반도체층(304)의 상부에는 제2 도전형, 예컨대 n+형의 소스영역(306) 및 n+형의 드레인영역(308)이 제1 방향을 따라 상호 이격되도록 배치된다. n+형의 소스영역(306) 및 n+형의 드레인영역(308)은, 제1 방향과 교차하는 제2 방향을 따라 길게 연장되는 스트라이프 형태를 가질 수 있다. n+형의 소스영역(306)의 일 측면에는 p+형의 바디컨택영역(310)이 배치된다. n+형의 소스영역(306)의 일 측면 및 p+형의 바디컨택영역(310)의 일 측면은 상호 접한다.
p형의 반도체층(304)의 상부에는 p+형의 컨택영역(312)이 제1 방향을 따라 n+형의 드레인영역(308)과 상호 이격되도록 배치된다. n+형의 드레인영역(308)과 p+형의 컨택영역(312) 사이에는 트랜치 소자분리층(STI)(314)이 배치된다. 트랜치 소자분리층(314)은, 기판(302)의 다른 영역에 형성될 수 있는 다른 소자들로부터 전력용 집적소자(300)를 전기적으로 고립시킨다. 또한 트랜치 소자분리층(314)은 전력용 집적소자(300)를 구성하는 여러 접합영역들을 전기적으로 상호 고립시킨다. 이를 위해 트랜치 소자분리층(314)은, 제1 방향을 따라 측정되는 충분한 크기의 제1 폭(W1)을 갖는다. n+형의 소스영역(306) 및 p+형의 바디컨택영역(310)은 p형의 바디영역(316)으로 둘러싸인다. p형의 바디영역(316)은 제1 접합깊이(D4)를 갖는다. n+형의 드레인영역(308)은 동일 도전형의 드리프트영역(322)으로 둘러싸인다. p+형의 컨택영역(312)은 p형의 웰영역(324)으로 둘러싸인다.
드리프트영역(322)은 n형의 제1 드리프트영역(318) 및 n-형의 제2 드리프트영역(320)을 포함한다. n형의 제1 드리프트영역(318)은, 반도체층(304) 상부에서 n+형의 드레인영역(308)의 측면 및 하부면을 둘러싸도록 배치되며, 제2 접합깊이(D5)를 갖는다. n-형의 제2 드리프트영역(320)은, 반도체층(304) 상부에서 n형의 제1 드리프트영역(318)의 일 측면에 접하면서, p형의 바디영역(316)과는 제1 방향을 따라 일정 간격 이격되도록 배치된다. n-형의 제2 드리프트영역(320)은 제3 접합깊이(D6)를 갖는다. n형의 제1 드리프트영역(318)의 제2 접합깊이(D5)는 n-형의 제2 드리프트영역(320)의 제3 접합깊이(D6) 보다 크다. p형의 바디영역(316)의 제1 접합깊이(D4)는, n형의 제1 드리프트영역(318)의 제2 접합깊이(D5)보다는 작고, n-형의 제2 드리프트영역(320)의 제3 접합깊이(D6)보다는 크다. n형의 제1 드리프트영역(318)에서의 불순물도핑농도는 n+형의 드레인영역(308)에서의 불순물도핑농도보다 낮다. n-형의 제2 드리프트영역(320)에서의 불순물도핑농도는 n형의 제1 드리프트영역(318)에서의 불순물도핑농도보다 더 낮다. 일 예에서 n-형의 제2 드리프트영역(320)에서의 불순물도핑농도는 n형의 제1 드리프트영역(318)에서의 불순물도핑농도의 대략 40% 내지 70%일 수 있다. n형의 제1 드리프트영역(318)과 n-형의 제2 드리프트영역(320)의 접합면 부근에서의 불순물도핑농도 분포는 점진적 프로파일을 가질 수 있다. 즉 n형의 제1 드리프트영역(318)에서 n-형의 제2 드리프트영역(320)으로 갈수록 불순물도핑농도는 선형적으로 감소될 수 있다. n+형의 소스영역(306)과 n-형의 제2 드리프트영역(320) 사이의 표면 부근 영역은 채널영역(326)을 구성한다.
n+형의 소스영역(306)과 n-형의 제2 드리프트영역(320) 사이의 채널영역(326) 위에는 게이트절연층(328) 배치된다. 게이트절연층(328)은 n-형의 제2 드리프트영역(320) 위로 일정 길이 연장되도록 배치된다. n형의 제1 드리프트영역(318)의 상부면 및 n-형의 제2 드리프트영역(320)의 상부면 위에는 제1 필드 절연플레이트(330)가 배치된다. n형의 제1 드리프트영역(318) 및 n-형의 제2 드리프트영역(320)의 상부에는 제2 필드 절연플레이트(350)가 배치된다. 제1 필드 절연플레이트(330)는 플래너 구조를 갖는다. 제2 필드 절연플레이트(350)는 트랜치 구조를 갖는다. 제1 필드 절연플레이트(330)와 제2 필드 절연플레이트(350)은 수직 방향으로 상호 중첩되도록 배치된다. 제1 필드 절연플레이트(330)의 하부면은, n-형의 제2 드리프트영역(320)의 상부면 및 제2 필드 절연플레이트(350)의 상부면과 동일한 수평 레벨상에 배치된다. 제1 필드 절연플레이트(330)의 일 측면은 게이트절연층(328)의 일 측면과 접한다. 제2 필드 절연플레이트(350)의 양 측면은, 각각 n+형의 드레인영역(308)과 n-형의 제2 드리프트영역(320)과 접한다. 제2 필드 절연플레이트(350)는, 제1 방향을 따라 측정되는 제2 폭(W2)을 갖는다. 제2 필드 절연플레이트(350)의 제2 폭(W2)은, 트랜치 소자분리층(314)의 제1 폭(W1)보다 작다. 일 예에서 제2 필드 절연플레이트(350)의 제2 폭(W2)은, 트랜치 소자분리층(314)의 제1 폭(W1)의 대략 30% 내지 50%의 크기를 갖는다. 제1 필드 절연플레이트(350)의 깊이는 트랜치 소자분리층(314)의 깊이와 동일할 수 있다. 일 예에서 제1 필드 절연플레이트(330) 및 제2 필드 절연플레이트(350)는 옥사이드(oxide)층으로 구성될 수 있다.
게이트절연층(328) 위는 게이트도전층(332)이 배치된다. 이에 따라 게이트도전층(332)은, 채널영역(326)과, 채널영역(326)에 인접하는 n-형의 제2 드리프트영역(320)의 일부 표면과 수직방향으로 중첩된다. 게이트도전층(332)의 일 측면은 n+형의 소스영역(306)에 자동 정렬될 수 있다. 게이트도전층(332)은 제1 필드 절연플레이트(330)의 상부면 일부를 덮도록 연장되어 배치된다. 이에 따라 게이트도전층(332)은, 제1 필드 절연플레이트(330)를 개재하여 n-형의 제2 드리프트영역(320)의 나머지 표면과, 제2 필드 절연플레이트(350)와도 수직방향으로 중첩된다.
도 5는 도 4의 전력용 집적소자(300)의 제1 필드 절연플레이트(330) 및 제2 필드 절연플레이트(350) 주위를 확대하여 나타내 보인 단면도이다. 도 5에서 도 4와 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 5에 나타낸 바와 같이, 전계가 집중되는 게이트절연층(328)과 제1 필드 절연플레이트(330)의 경계부분(도면에서 "B"로 나타낸 부분)은 n-형의 제2 드리프트영역(320) 위에 배치된다. n-형의 제2 드리프트영역(320)이 상대적으로 낮은 불순물도핑농도를 가짐에 따라 이 경계부분에서의 전계 집중을 완화시킬 수 있다. 또한 플래너 구조의 제1 필드 절연플레이트(330)와 일부 중첩되도록 트랜치 구조의 제2 필드 절연플레이트(350)를 배치시킴으로써, 전력용 집적소자(300)의 드레인-소스간 브레이크다운 전압(BVdss)을 증대시킬 수 있다. 제2 필드 절연플레이트(350)로 인해 증가되는 브레이크다운 전압만큼 제1 필드 절연플레이트(330)의 길이를 감소시킬 수 있다. 즉, 제1 필드 절연플레이트(330)의 제1 방향을 따라 측정되는 길이(L3)는, 도 1 을 참조하여 설명한 전력용 집적소자(100)의 필드 절연플레이트(130)와, 도 3을 참조하여 설명한 전력용 집적소자(200)의 필드 절연플레이트(230)의 길이보다 상대적으로 짧을 수 있다. 이에 따라 n+형 소스영역(306)과 n+형 드레인영역(308) 사이에서의 캐리어들(carriers)의 드리프트 길이를 줄일 수 있어서 소자의 온 저항을 낮출 수 있다. 일 예에서 제2 필드 절연플레이트(350)가 제1 필드 절연플레이트(330)와 중첩되는 제1 방향을 따라 측정되는 길이(L4)는, 제1 필드 절연플레이트(330)와 중첩되지 않는 제1 방향을 따라 측정되는 길이(L5)와 실질적으로 동일하거나 더 클 수 있다. n형 제1 드리프트영역(318)의 접합깊이(D5)는 n-형 제2 드리프트영역(320)의 접합깊이(D6)보다 상대적으로 더 깊다. 상대적으로 높은 불순물도핑농도를 갖는 n형 제1 드리프트영역(318)의 접합깊이(D5)를 더 깊게 함으로써, 제2 필드 절연플레이트(350)이 드리프트영역(322) 내에서 차지하는 일정 크기의 부피에 대응되는 만큼의 드리프트영역(322) 내에서의 전체적인 불순물 도즈의 부족분이 보상되도록 할 수 있다.
도 6은 다른 예에 따른 전력용 집적소자를 나타내 보인 사시도이다. 도 6을 참조하면, 본 예에 따른 전력용 집적소자(400)는, 기판(402) 위에 배치되는 제1 도전형, 예컨대 p형의 반도체층(404)을 포함한다. 일 예에서 p형의 반도체층(404)은 에피택셜공정에 의해 성장된 층일 수 있다. 다른 예에서 p형의 반도체층(404)은 이온주입공정에 의해 형성되는 접합영역으로 구성될 수도 있다. p형의 반도체층(404)은 실리콘층일 수 있다. 기판(402)과 p형의 반도체층(404)의 접합면에는 이 접합면으로부터 양 방향으로 확산되어 형성되는 제2 도전형, 예컨대 n+형의 매몰층(NBL)(452)이 배치된다. n+형의 매몰층(NBL)(452) 위에는 p+형의 매몰층(PBL)(454)이 배치된다. p+형의 매몰층(PBL)(454)의 하부면은 n+형의 매몰충(NBL)(452)의 상부면과 접한다. n+형의 매몰충(NBL)(452)의 제1 방향으로의 길이는, p+형의 매몰층(PBL)(454)의 제1 방향으로으로의 길이보다 길다. 이에 따라, n+형의 매몰층(NBL)(452)의 일 단부는 p+형의 매몰층(PBL)(454)의 일 단부로부터 돌출된다. 비록 도면에는 일 단부만 도시되어 있지만 반대쪽 단부도 동일하다.
p형의 반도체층(404) 상부에는 n+형의 소스영역(406) 및 n+형의 드레인영역(408)이 제1 방향을 따라 상호 이격되도록 배치된다. n+형의 소스영역(406) 및 n+형의 드레인영역(408)은, 제1 방향과 교차하는 제2 방향을 따라 길게 연장되는 스트라이프 형태를 가질 수 있다. n+형의 소스영역(406)의 일 측면에는 p+형의 바디컨택영역(410)이 배치된다. n+형의 소스영역(406)의 일 측면 및 p+형의 바디컨택영역(410)의 일 측면은 상호 접한다. p형의 반도체층(404)의 상부에는 p+형의 컨택영역(412) 및 n+형의 컨택영역(456)이 배치된다. p+형의 컨택영역(412)은, 제1 방향을 따라 n+형의 드레인영역(408)과 상호 이격되도록 배치된다. n+형의 컨택영역(456)은, 제1 방향을 따라 p+형의 컨택영역(412)과 상호 이격되도록 배치된다. n+형의 드레인영역(408) 및 p+형의 컨택영역(412) 사이와, p+형의 컨택영역(412) 및 n+형의 컨택영역(456) 사이에는 트랜치 소자분리층(STI)(414)이 배치된다. 트랜치 소자분리층(414)은, 기판(402)의 다른 영역에 형성될 수 있는 다른 소자들로부터 전력용 집적소자(400)를 전기적으로 고립시킨다. 또한 트랜치 소자분리층(414)은 전력용 집적소자(400)를 구성하는 여러 접합영역들을 전기적으로 상호 고립시킨다. n+형의 소스영역(406) 및 p+형의 바디컨택영역(410)은 p형의 바디영역(416)으로 둘러싸인다. n+형의 드레인영역(408)은 동일 도전형의 드리프트영역(422)으로 둘러싸인다. p+형의 컨택영역(412)은 p형의 웰영역(424)으로 둘러싸인다. p형의 바디영역(416) 하부면과 p형의 웰영역(424) 하부면은 각각 p+형의 매몰층(PBL)(454) 상부면과 접한다. n+형의 컨택영역(456)은 n형의 싱크영역(458)으로 둘러싸인다. n형의 싱크영역(458) 하부면은 n+형의 매몰층(NBL)(452) 상부면과 접한다.
드리프트영역(422)은 n형의 제1 드리프트영역(418) 및 n-형의 제2 드리프트영역(420)을 포함한다. n형의 제1 드리프트영역(418)은, p형의 반도체층(404) 상부에서 n+형의 드레인영역(408)의 측면 및 하부면을 둘러싸도록 배치되며, 그 하부면은 p+형의 매몰층(PBL)(454) 상부면과 접한다. n-형의 제2 드리프트영역(420)은, p형의 반도체층(404) 상부에서 n형의 제1 드리프트영역(418)의 일 측면에 접하면서, p형의 바디영역(416)과는 제1 방향을 따라 일정 간격 이격되도록 배치된다. n-형의 제2 드리프트영역(420)의 하부면은 p+형의 매몰층(PBL)(454) 상부면과 일정 간격 이격된다. 다른 예에서 n-형의 제2 드리프트영역(420)의 하부면은 p+형의 매몰층(PBL)(454) 상부면에 접할 수도 있다. n형의 제1 드리프트영역(418)에서의 불순물도핑농도는 n+형의 드레인영역(408)에서의 불순물도핑농도보다 낮다. n-형의 제2 드리프트영역(420)에서의 불순물도핑농도는 n형의 제1 드리프트영역(418)에서의 불순물도핑농도보다 더 낮다. n+형의 소스영역(406)과 n-형의 제2 드리프트영역(420) 사이의 표면 부근 영역은 채널영역(426)을 구성한다.
n+형의 소스영역(406)과 n-형의 제2 드리프트영역(420) 사이의 채널영역(426) 위에는 게이트절연층(428) 배치된다. 게이트절연층(428)은 n-형의 제2 드리프트영역(420) 위로 일정 길이 연장되도록 배치된다. n형의 제1 드리프트영역(418)의 상부면 및 n-형의 제2 드리프트영역(420)의 상부면 위에는 제1 필드 절연플레이트(430)가 배치된다. n형의 제1 드리프트영역(418) 및 n-형의 제2 드리프트영역(420)의 상부에는 제2 필드 절연플레이트(450)가 배치된다. 제1 필드 절연플레이트(430)는 플래너 구조를 갖는다. 제2 필드 절연플레이트(450)는 트랜치 구조를 갖는다. 제1 필드 절연플레이트(430)와 제2 필드 절연플레이트(450)은 수직 방향으로 상호 중첩되도록 배치된다. 제1 필드 절연플레이트(430)의 하부면은, n-형의 제2 드리프트영역(420)의 상부면 및 제2 필드 절연플레이트(450)의 상부면과 동일한 수평 레벨상에 배치된다. 제1 필드 절연플레이트(430)의 일 측면은 게이트절연층(428)의 일 측면과 접한다. 제2 필드 절연플레이트(450)의 양 측면은, 각각 n+형의 드레인영역(408)과 n-형의 제2 드리프트영역(420)과 접한다. 제2 필드 절연플레이트(450)는, 제1 방향을 따라 측정되는 제2 폭(W4)을 갖는다. 제2 필드 절연플레이트(450)의 제2 폭(W4)은, 트랜치 소자분리층(414)의 제1 폭(W3)보다 작다. 일 예에서 제2 필드 절연플레이트(450)의 제2 폭(W4)은, 트랜치 소자분리층(414)의 제1 폭(W3)의 대략 30% 내지 50%의 크기를 갖는다. 제1 필드 절연플레이트(450)의 깊이는 트랜치 소자분리층(414)의 깊이와 동일할 수 있다. 일 예에서 제1 필드 절연플레이트(430) 및 제2 필드 절연플레이트(450)는 옥사이드(oxide)층으로 구성될 수 있다.
게이트절연층(428) 위는 게이트도전층(432)이 배치된다. 이에 따라 게이트도전층(432)은, 채널영역(426)과, 채널영역(426)에 인접하는 n-형의 제2 드리프트영역(420)의 일부 표면과 수직방향으로 중첩된다. 게이트도전층(432)의 일 측면은 n+형의 소스영역(406)에 자동 정렬될 수 있다. 게이트도전층(432)은 제1 필드 절연플레이트(430)의 상부면 일부를 덮도록 연장되어 배치된다. 이에 따라 게이트도전층(432)은, 제1 필드 절연플레이트(430)를 개재하여 n-형의 제2 드리프트영역(420)의 나머지 표면과, 제2 필드 절연플레이트(450)와도 수직방향으로 중첩된다.
도 4 및 도 5를 참조하여 설명한 바와 마찬가지로, 전계가 집중되는 게이트절연층(428)과 제1 필드 절연플레이트(430)의 경계부분은 n-형의 제2 드리프트영역(420) 위에 배치된다. n-형의 제2 드리프트영역(420)이 상대적으로 낮은 불순물도핑농도를 가짐에 따라 이 경계부분에서의 전계 집중을 완화시킬 수 있다. 또한 플래너 구조의 제1 필드 절연플레이트(430)와 일부 중첩되도록 트랜치 구조의 제2 필드 절연플레이트(450)를 배치시킴으로써, 전력용 집적소자(400)의 드레인-소스간 브레이크다운 전압(BVdss)을 증대시킬 수 있다. 제2 필드 절연플레이트(450)로 인해 증가되는 브레이크다운 전압만큼 제1 필드 절연플레이트(430)의 길이를 감소시킬 수 있다. 즉, 제1 필드 절연플레이트(430)의 제1 방향을 따라 측정되는 길이는, 도 1 을 참조하여 설명한 전력용 집적소자(100)의 필드 절연플레이트(130)와, 도 3을 참조하여 설명한 전력용 집적소자(200)의 필드 절연플레이트(230)의 길이보다 상대적으로 짧을 수 있다. 이에 따라 n+형 소스영역(406)과 n+형 드레인영역(408) 사이에서의 캐리어들(carriers)의 드리프트 길이를 줄일 수 있어서 소자의 온 저항을 낮출 수 있다. 일 예에서 제2 필드 절연플레이트(450)가 제1 필드 절연플레이트(430)와 중첩되는 제1 방향을 따라 측정되는 길이는, 제1 필드 절연플레이트(430)와 중첩되지 않는 제1 방향을 따라 측정되는 길이와 실질적으로 동일하거나 더 클 수 있다. n형 제1 드리프트영역(418)의 접합깊이는 n-형 제2 드리프트영역(420)의 접합깊이보다 상대적으로 더 깊다. 상대적으로 높은 불순물도핑농도를 갖는 n형 제1 드리프트영역(418)의 접합깊이를 더 깊게 함으로써, 제2 필드 절연플레이트(450)이 드리프트영역(422) 내에서 차지하는 일정 크기의 부피에 대응되는 만큼의 드리프트영역(422) 내에서의 전체적인 불순물 도즈의 부족분이 보상되도록 할 수 있다.
한편 n형의 제1 드리프트영역(418) 하부면이 p+형의 매몰층(PBL)(454) 상부면에 접함에 따라, 일정 조건 하에서 n형의 제1 드리프트영역(418)으로의 디플리션 속도를 증가시킬 수 있다. 즉, p+형의 컨택영역(412)을 그라운드시키거나 0V를 인가하고, n+형의 드레인영역(408)에 일정 크기의 포지티브 드레인전압을 인가하게 되면, p+형의 매몰층(PBL)(454) 및 n형의 제1 드리프트영역(418)의 접합면에 역방향 바이어스가 인가된다. 이에 따라 p+형의 매몰층(PBL)(454) 및 n형의 제1 드리프트영역(418)의 접합면을 기준으로 양 방향으로 디플리션된다. 이에 따라 n형의 제1 드리프트영역(418)은 p형의 반도체층(404)과의 접합면에서 디플리션될 뿐더러, p+행의 매몰층(PBL)(454)과의 접합면에서도 디플리션되며, 그 결과 전체적으로 빠르게 완전히 디플리션되어 소자의 브레이크다운 특성을 향상시킨다.
도 7은 일 예에 따른 전력용 집적소자를 포함하는 전자장치를 나타내 보인 도면이다. 도 7을 참조하면, 본 예에 따른 전자장치(700)는, 드라이버 회로로서의 고전압 집적회로(HVIC; High Voltage Integrated Circuit)(710) 및 스위칭소자로서의 전력용 집적소자(720)를 포함하여 구성된다. 이와 같은 전자장치(700)는 단상 인버터(inverter) 장치일 수 있다. 고전압집적회로(HVIC)(710)는 공급전압단자(Vcc), 입력단자(IN), 및 출력단자(O)를 갖는다. 공급전압단자(Vcc)는 외부로부터의 공급전압을 입력받는데 사용된다. 입력단자(IN)는 외부로부터의 전력용 집적소자(720) 구동용 입력신호를 입력받는데 사용된다. 출력단자(O)는 입력단자(IN)를 통해 입력되는 전력용 집적소자 구동용 입력신호에 의해 출력신호를 출력시키는데 이용된다. 고전압집적회로(HVIC)(710)의 출력단자(O)는 전력용 집적소자(720)의 게이트단자(G)에 연결된다.
전력용 집적소자(720)는, 도 1 내지 도 6을 참조하여 설명한 다양한 예들의 수평형 디모스(LDMOS) 트랜지스터들일 수 있다. 이에 따라 전력용 집적소자(720)는, 플래너 구조의 제1 필드 절연플레이트를 포함할 수 있다. 전력용 집적소자(720)는 플래너 구조의 제1 필드 절연플레이트와 트랜치 구조의 제2 필드 절연플레이트를 포함할 수도 있다. 전력용 집적소자(720)는 서로 다른 불순물도핑농도와 접합깊이를 갖는 제1 드리프트영역 및 제2 드리프트영역을 포함할 수 있다. 전력용 집적소자(720)은 드리프트영역에 접하는 p+형의 매몰층을 포함할 수도 있다. 이에 따라 전력용 집적소자(720)의 온 저항 특성 및 브레이크다운 전압 특성을 향상시킬 수 있다. 이와 같은 전력용 집적소자(720)를 채용함으로써, 본 예에 따른 전자장치는, 높은 정격전압을 가질 수 있으며, 전체적인 동작속도를 개선시킬 수 있다.
전력용 집적소자(720)의 드레인단자(D)는 부하(load) 구동을 위한 전원단자(P)에 연결되고, 소스단자(S)는 출력단자(OUT)에 연결된다. 전력용 집적소자(720)의 드레인단자(D)와 소스단자(S) 사이에는 플리휠링 다이오드(free wheeling diode)(730)가 역병렬(anti-parallel)로 연결될 수 있다. 고전압집적회로(HVIC)(710)의 출력단자(O)를 통해 출력되는 신호는 전력용 집적소자(720)의 게이트단자(G)로 입력되어 전력용 집적소자(720)를 턴-온(turn-on) 또는 턴-오프(turn-off)시킨다. 복수의 상을 포함하는 인버터의 경우, 본 예에 따른 고전압집적회로(HVIC)(710) 및 전력용 집적소자(720)가 상의 개수와 동일한 개수로 집적될 수 있다.
도 8은 일 예에 따른 전력용 집적소자를 포함하는 전자시스템을 나타내 보인 블록도이다. 도 8을 참조하면, 전자시스템(800)은 모바일 시스템의 일 예로서, 모바일스테이션모뎀(MSM; Mobile Station Modem)(810)과, RF 섭시스템(RF subsystem)(820)과, 파워관리집적회로(PMIC; Power Management IC)(830)와, 디스플레이(LCD)(840)와, 그리고 메모리(MEMORY)(850)를 포함하여 구성될 수 있다. 모바일스테이션모뎀(MSM)(810)은, 전자시스템(800)의 전체적인 제어를 수행하는 프로세서와, 오디오 및 비디오 구현에 필요한 디지털신호처리기(DSP; Digital Signal Processor)와, 통신을 위한 모뎀과, 기타 구동장치 등을 포함할 수 있다. RF 섭시스템(RF subsystem)(820)은, 전자시스템(800)이 사용할 수 있는 주파수 대역을 안정적으로 설정하는데 사용되며, 통화 신호를 아날로그 형태와 디지털 형태로 상호 변환시키는데 이용된다. 디스플레이(LCD)(840)는 전자시스템(800)의 출력장치로 사용된다. 메모리(MEMORY)(850)는, 전자시스템(800)을 구동하는데 사용되는 모바일 디램(mobile DRAM)과 내장 메모리로 사용되는 낸드 플래시로 이루어질 수 있다. 메모리(MEMORY)(850)는 양방향 버스(bidirectional bus)를 통해 모바일스테이션모뎀(MSM)(810)과 데이터를 주고 받을 수 있다.
파워관리집적회로(PMIC)(830)는, 외부전원 또는 밧데리를 통해 공급되는 전원을 전자시스템(800) 내의 여러 부품들에 적절하게 분배해 전송하는 역할을 수행한다. 이를 위해 파워관리집적회로(PMIC)(830)는 다양한 전원관리회로들을 포함할 수 있으며, 도 1 내지 도 6을 참조하여 설명한 고전압 집적소자들은 이와 같은 전원관리회로들 내에서 스위칭소자로 사용될 수 있다. 일 예에서 전원관리회로들은, 레귤레이터(regulator), 인버터(inverter), 컨버터(converter), 드라이버회로(driver circuit) 등을 포함할 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
100...전력용 집적소자 102...기판
104...p형의 반도체층 106...n+형의 소스영역
108...n+형의 드레인영역 110...p+형의 바디컨택영역
112...p+형의 컨택영역 114...트랜치 소자분리층
116...p형의 바디영역 118...n형의 제1 드리프트영역
120...n-형의 제2 드리프트영역 122...드리프트영역
124...p형의 웰영역 126...채널영역
128...게이트절연층 130...필드 절연플레이트
132...게이트도전층

Claims (29)

  1. 제1 도전형의 반도체층;
    상기 반도체층의 상부에서 상호 이격되도록 배치되는 제2 도전형의 소스영역 및 드레인영역;
    상기 반도체층 상부에서 상기 드레인영역을 둘러싸도록 배치되는 제2 도전형의 제1 드리프트영역;
    상기 소스영역 및 제1 드리프트영역 사이의 반도체층 상부에 배치되되, 일 측면이 상기 제1 드리프트영역 측면에 접하고 상기 제1 드리프트영역의 불순물농도보다 낮은 불순물농도를 갖는 제2 드리프트영역;
    상기 소스영역 및 제2 드리프트영역 사이의 채널영역 위에 배치되며 상기 제2 드리프트영역 위로 일정 길이 연장되도록 배치되는 게이트절연층;
    상기 게이트절연층 측면에 접하면서 상기 제2 드리프트영역 및 제1 드리프트영역 위에 배치되되, 상기 드레인영역 위로 일정 길이 연장되도록 배치되는 플래너 구조의 필드 절연플레이트; 및
    상기 게이트절연층 위에 배치되며 상기 필드 절연플레이트 위로 연장되도록 배치되는 게이트도전층패턴을 포함하되,
    상기 제1 드리프트영역은, 상기 게이트절연층과 상기 필드 절연플레이트의 경계 부분으로부터 이격되도록 배치되고, 그리고
    상기 제1 드리프트영역의 단부에서 상기 경계 부분까지의 거리는, 상기 제2 드리프트영역이 상기 게이트절연층과 중첩되는 거리와 실질적으로 동일하거나 더 큰 전력용 집적소자.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 반도체층 상부에서 상기 소스영역을 둘러싸면서 일 측면이 상기 제1 드리프트영역과 이격되도록 배치되는 제1 도전형의 바디영역을 더 포함하는 전력용 집적소자.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 바디영역의 접합깊이는, 상기 제1 드리프트영역의 접합깊이보다 작고, 상기 제2 드리프트영역의 접합깊이보다 큰 전력용 집적소자.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2 드리프트영역에서의 불순물도핑농도는 상기 제1 드리프트영역에서의 불순물도핑농도의 40% 내지 70%인 전력용 집적소자.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 드리프트영역과 제2 드리프트영역의 접합면 부근에서의 불순물도핑농도는 상기 제1 드리프트영역에서 제2 드리프트영역으로 갈수록 불순물도핑농도가 선형적으로 감소되는 점진적 프로파일을 갖는 전력용 집적소자.
  6. 삭제
  7. 삭제
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 필드 절연플레이트의 하부면은, 상기 제1 드리프트영역 및 제2 드리프트영역의 상부면과 동일한 수평 레벨상에 위치하는 전력용 집적소자.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 필드 절연플레이트의 일 측면은 상기 게이트절연층의 일 측면과 접하고, 반대 측면은 상기 드레인영역의 일 측면에 정렬되는 전력용 집적소자.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 필드 절연플레이트는 옥사이드층으로 구성되는 전력용 집적소자.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 반도체층의 하부에 배치되는 제2 도전형의 매몰층; 및
    상기 제2 도전형의 매몰층 위에 배치되는 제1 도전형의 매몰층을 더 포함하는 전력용 집적소자.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제1 도전형의 매몰층은, 상부면 및 하부면이 각각 상기 제1 드리프트영역의 하부면 및 상기 제2 도전형의 매몰층의 상부면에 접하도록 배치되는 전력용 집적소자.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 반도체층 상부에서 상기 드레인영역과 이격되도록 배치되는 제1 도전형의 컨택영역 및 제2 도전형의 컨택영역;
    상기 제1 도전형의 컨택영역을 둘러싸면서 상기 제1 도전형의 매몰층과 접하도록 배치되는 제1 도전형의 웰영역; 및
    상기 제2 도전형의 컨택영역을 둘러싸면서 상기 제2 도전형의 매몰층과 접하도록 배치되는 제2 도전형의 싱크영역을 더 포함하는 전력용 집적소자.
  14. 제1 도전형의 반도체층;
    상기 반도체층의 상부에서 채널영역에 의해 상호 이격되도록 배치되는 제2 도전형의 소스영역 및 드리프트영역;
    상기 드리프트영역의 상부에 배치되는 제2 도전형의 드레인영역;
    상기 채널영역 위에 배치되며 상기 드리프트영역 위로 일정 길이 연장되도록 배치되는 게이트절연층;
    상기 게이트절연층 측면에 접하도록 배치되며 상기 드리프트영역 위에 배치되는 플래너 구조의 제1 필드 절연플레이트;
    상기 드리프트영역의 표면으로부터 일정 깊이로 형성되며 상기 제1 필드 절연 플레이트와 중첩되도록 배치되는 트랜치 구조의 제2 필드 절연플레이트; 및
    상기 게이트절연층 위에 배치되며 상기 제1 필드 절연플레이트 위로 연장되도록 배치되는 게이트도전층패턴을 포함하되,
    상기 드리프트영역은, 상기 반도체층 상부에서 상기 드레인영역을 둘러싸도록 배치되는 제2 도전형의 제1 드리프트영역, 및 상기 소스영역 및 제1 드리프트영역 사이의 반도체층 상부에 배치되되, 일 측면이 상기 제1 드리프트영역 측면에 접하고 상기 제1 드리프트영역의 불순물농도보다 낮은 불순물농도를 갖는 제2 드리프트영역을 포함하고,
    상기 제1 드리프트영역의 접합깊이는 상기 제2 드리프트영역의 접합깊이보다 깊은 전력용 집적소자.
  15. 삭제
  16. 삭제
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제2 드리프트영역에서의 불순물도핑농도는 상기 제1 드리프트영역에서의 불순물도핑농도의 40% 내지 70%인 전력용 집적소자.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 제1 드리프트영역과 제2 드리프트영역의 접합면 부근에서의 불순물도핑농도는 상기 제1 드리프트영역에서 제2 드리프트영역으로 갈수록 불순물도핑농도가 선형적으로 감소되는 점진적 프로파일을 갖는 전력용 집적소자.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 게이트절연층과 상기 제1 필드 절연플레이트의 경계 부분은 상기 제2 드리프트영역 위에 배치되는 전력용 집적소자.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 반도체층 상부에서 상기 소스영역을 둘러싸면서 일 측면이 상기 제1 드리프트영역과 이격되도록 배치되는 제1 도전형의 바디영역을 더 포함하는 전력용 집적소자.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 반도체층의 하부에 배치되는 제2 도전형의 매몰층; 및
    상기 제2 도전형의 매몰층 위에 배치되는 제1 도전형의 매몰층을 더 포함하는 전력용 집적소자.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 제1 도전형의 매몰층은, 상부면 및 하부면이 각각 상기 제1 드리프트영역의 하부면 및 상기 제2 도전형의 매몰층의 상부면에 접하도록 배치되는 전력용 집적소자.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제2 필드 절연플레이트와 제1 필드절연플레이트가 중첩되는 길이는, 상기 제2 필드 절연플레이트와 제1 필드 절연플레이트가 중첩되지 않는 길이와 실질적으로 동일하거나 더 큰 전력용 집적소자.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제1 필드 절연플레이트의 하부면은, 상기 드리프트영역 및 제2 필드 절연플레이트의 상부면과 동일한 수평 레벨상에 위치하는 전력용 집적소자.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제1 필드 절연플레이트 및 제2 필드 절연플레이트는 옥사이드층으로 구성되는 전력용 집적소자.
  26. 입력신호에 따라 출력신호를 발생시키는 고전압 집적회로; 및
    상기 출력신호에 따라 스위칭동작을 수행하는 전력용 집적소자를 포함하되,
    상기 전력용 집적소자는,
    제1 도전형의 반도체층;
    상기 반도체층의 상부에서 상호 이격되도록 배치되는 제2 도전형의 소스영역 및 드레인영역;
    상기 반도체층 상부에서 상기 드레인영역을 둘러싸도록 배치되는 제2 도전형의 제1 드리프트영역;
    상기 소스영역 및 제1 드리프트영역 사이의 반도체층 상부에 배치되되, 일 측면이 상기 제1 드리프트영역 측면에 접하고 상기 제1 드리프트영역의 불순물농도보다 낮은 불순물농도를 갖는 제2 드리프트영역;
    상기 소스영역 및 제2 드리프트영역 사이의 채널영역 위에 배치되며 상기 제2 드리프트영역 위로 일정 길이 연장되도록 배치되는 게이트절연층;
    상기 게이트절연층 측면에 접하면서 상기 제2 드리프트영역 및 제1 드리프트영역 위에 배치되되, 상기 드레인영역 위로 일정 길이 연장되도록 배치되는 플래너 구조의 필드 절연플레이트; 및
    상기 게이트절연층 위에 배치되며 상기 필드 절연플레이트 위로 연장되도록 배치되는 게이트도전층패턴을 포함하되,
    상기 제1 드리프트영역은, 상기 게이트절연층과 상기 필드 절연플레이트의 경계 부분으로부터 이격되도록 배치되고, 그리고
    상기 제1 드리프트영역의 단부에서 상기 경계 부분까지의 거리는, 상기 제2 드리프트영역이 상기 게이트절연층과 중첩되는 거리와 실질적으로 동일하거나 더 큰 전자장치.
  27. 입력신호에 따라 출력신호를 발생시키는 고전압 집적회로; 및
    상기 출력신호에 따라 스위칭동작을 수행하는 전력용 집적소자를 포함하되,
    상기 전력용 집적소자는,
    제1 도전형의 반도체층;
    상기 반도체층의 상부에서 채널영역에 의해 상호 이격되도록 배치되는 제2 도전형의 소스영역 및 드리프트영역;
    상기 드리프트영역의 상부에 배치되는 제2 도전형의 드레인영역;
    상기 채널영역 위에 배치되며 상기 드리프트영역 위로 일정 길이 연장되도록 배치되는 게이트절연층;
    상기 게이트절연층 측면에 접하도록 배치되며 상기 드리프트영역 위에 배치되는 플래너 구조의 제1 필드 절연플레이트;
    상기 드리프트영역의 표면으로부터 일정 깊이로 형성되며 상기 제1 필드 절연 플레이트와 중첩되도록 배치되는 트랜치 구조의 제2 필드 절연플레이트; 및
    상기 게이트절연층 위에 배치되며 상기 제1 필드 절연플레이트 위로 연장되도록 배치되는 게이트도전층패턴을 포함하되,
    상기 드리프트영역은, 상기 반도체층 상부에서 상기 드레인영역을 둘러싸도록 배치되는 제2 도전형의 제1 드리프트영역, 및 상기 소스영역 및 제1 드리프트영역 사이의 반도체층 상부에 배치되되, 일 측면이 상기 제1 드리프트영역 측면에 접하고 상기 제1 드리프트영역의 불순물농도보다 낮은 불순물농도를 갖는 제2 드리프트영역을 포함하고,
    상기 제1 드리프트영역의 접합깊이는 상기 제2 드리프트영역의 접합깊이보다 깊은 전자장치.
  28. 모바일스테이션모뎀, RF 섭시스템, 파워관리집적회로, 디스플레이, 및 메모리를 포함하며,
    상기 파워관리집적회로는 상기 모바일스테이션모뎀, RF 섭시스템, 및 디스플레이로 적정 전원을 공급하며 전력용 집적소자를 포함하는 전원관리회로들로 이루어지되,
    상기 전력용 집적소자는,
    제1 도전형의 반도체층;
    상기 반도체층의 상부에서 상호 이격되도록 배치되는 제2 도전형의 소스영역 및 드레인영역;
    상기 반도체층 상부에서 상기 드레인영역을 둘러싸도록 배치되는 제2 도전형의 제1 드리프트영역;
    상기 소스영역 및 제1 드리프트영역 사이의 반도체층 상부에 배치되되, 일 측면이 상기 제1 드리프트영역 측면에 접하고 상기 제1 드리프트영역의 불순물농도보다 낮은 불순물농도를 갖는 제2 드리프트영역;
    상기 소스영역 및 제2 드리프트영역 사이의 채널영역 위에 배치되며 상기 제2 드리프트영역 위로 일정 길이 연장되도록 배치되는 게이트절연층;
    상기 게이트절연층 측면에 접하면서 상기 제2 드리프트영역 및 제1 드리프트영역 위에 배치되되, 상기 드레인영역 위로 일정 길이 연장되도록 배치되는 플래너 구조의 필드 절연플레이트; 및
    상기 게이트절연층 위에 배치되며 상기 필드 절연플레이트 위로 연장되도록 배치되는 게이트도전층패턴을 포함하되,
    상기 제1 드리프트영역은, 상기 게이트절연층과 상기 필드 절연플레이트의 경계 부분으로부터 이격되도록 배치되고, 그리고
    상기 제1 드리프트영역의 단부에서 상기 경계 부분까지의 거리는, 상기 제2 드리프트영역이 상기 게이트절연층과 중첩되는 거리와 실질적으로 동일하거나 더 큰 전자시스템.
  29. 모바일스테이션모뎀, RF 섭시스템, 파워관리집적회로, 디스플레이, 및 메모리를 포함하며,
    상기 파워관리집적회로는 상기 모바일스테이션모뎀, RF 섭시스템, 및 디스플레이로 적정 전원을 공급하며 전력용 집적소자를 포함하는 전원관리회로들로 이루어지되,
    상기 전력용 집적소자는,
    제1 도전형의 반도체층;
    상기 반도체층의 상부에서 채널영역에 의해 상호 이격되도록 배치되는 제2 도전형의 소스영역 및 드리프트영역;
    상기 드리프트영역의 상부에 배치되는 제2 도전형의 드레인영역;
    상기 채널영역 위에 배치되며 상기 드리프트영역 위로 일정 길이 연장되도록 배치되는 게이트절연층;
    상기 게이트절연층 측면에 접하도록 배치되며 상기 드리프트영역 위에 배치되는 플래너 구조의 제1 필드 절연플레이트;
    상기 드리프트영역의 표면으로부터 일정 깊이로 형성되며 상기 제1 필드 절연 플레이트와 중첩되도록 배치되는 트랜치 구조의 제2 필드 절연플레이트; 및
    상기 게이트절연층 위에 배치되며 상기 제1 필드 절연플레이트 위로 연장되도록 배치되는 게이트도전층패턴을 포함하되,
    상기 드리프트영역은, 상기 반도체층 상부에서 상기 드레인영역을 둘러싸도록 배치되는 제2 도전형의 제1 드리프트영역, 및 상기 소스영역 및 제1 드리프트영역 사이의 반도체층 상부에 배치되되, 일 측면이 상기 제1 드리프트영역 측면에 접하고 상기 제1 드리프트영역의 불순물농도보다 낮은 불순물농도를 갖는 제2 드리프트영역을 포함하고,
    상기 제1 드리프트영역의 접합깊이는 상기 제2 드리프트영역의 접합깊이보다 깊은 전자시스템.
KR1020150024488A 2015-02-17 2015-02-17 전력용 집적소자와, 이를 포함하는 전자장치 및 전자시스템 KR102286012B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020150024488A KR102286012B1 (ko) 2015-02-17 2015-02-17 전력용 집적소자와, 이를 포함하는 전자장치 및 전자시스템
US14/795,805 US20160240658A1 (en) 2015-02-17 2015-07-09 Power integrated devices, electronic devices including the same, and electronic systems including the same
TW104123627A TWI693717B (zh) 2015-02-17 2015-07-22 功率積體裝置、包含其之電子裝置以及包含其之電子系統
CN201510823071.6A CN105895696A (zh) 2015-02-17 2015-11-23 功率集成器件、包括其的电子设备以及包括其的电子***
US15/237,096 US9806160B2 (en) 2015-02-17 2016-08-15 Power integrated devices, electronic devices including the same, and electronic systems including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150024488A KR102286012B1 (ko) 2015-02-17 2015-02-17 전력용 집적소자와, 이를 포함하는 전자장치 및 전자시스템

Publications (2)

Publication Number Publication Date
KR20160101586A KR20160101586A (ko) 2016-08-25
KR102286012B1 true KR102286012B1 (ko) 2021-08-05

Family

ID=56622521

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150024488A KR102286012B1 (ko) 2015-02-17 2015-02-17 전력용 집적소자와, 이를 포함하는 전자장치 및 전자시스템

Country Status (4)

Country Link
US (2) US20160240658A1 (ko)
KR (1) KR102286012B1 (ko)
CN (1) CN105895696A (ko)
TW (1) TWI693717B (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9905428B2 (en) * 2015-11-02 2018-02-27 Texas Instruments Incorporated Split-gate lateral extended drain MOS transistor structure and process
KR102286014B1 (ko) * 2015-11-23 2021-08-06 에스케이하이닉스 시스템아이씨 주식회사 개선된 온저항 및 브레이크다운전압을 갖는 고전압 집적소자
US20170170312A1 (en) * 2015-12-15 2017-06-15 Monolithic Power Systems, Inc. High voltage dmos and the method for forming thereof
US9799764B2 (en) * 2015-12-31 2017-10-24 Sk Hynix System Ic Inc. Lateral power integrated devices having low on-resistance
KR102457826B1 (ko) 2018-06-11 2022-10-21 에스케이하이닉스 시스템아이씨 주식회사 고전압 반도체소자 및 그 제조방법
KR20200073715A (ko) * 2018-12-14 2020-06-24 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
CN112993021B (zh) * 2019-12-18 2023-07-07 东南大学 横向双扩散金属氧化物半导体场效应管
CN111769160A (zh) * 2020-07-07 2020-10-13 上海晶丰明源半导体股份有限公司 半导体器件及其制造方法
CN112909082B (zh) * 2021-02-09 2022-04-26 电子科技大学 一种高压低阻功率ldmos
TWI783417B (zh) * 2021-03-25 2022-11-11 世界先進積體電路股份有限公司 半導體結構和操作電路
US11574997B1 (en) 2021-08-02 2023-02-07 Vanguard International Semiconductor Corporation Semiconductor structure and operation circuit
CN117976724B (zh) * 2024-04-02 2024-07-05 华南理工大学 一种ldmos器件及制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040124462A1 (en) * 2001-12-26 2004-07-01 Sirenza Microdevices, Inc. Multiple conductive plug structure including at least one conductive plug region and at least one between-conductive-plug region for lateral rf mos devices
US20060033155A1 (en) * 2004-08-11 2006-02-16 You-Kuo Wu Method of making and structure for LDMOS transistor
US20060202265A1 (en) * 2005-03-11 2006-09-14 Hongzhong Xu Process insensitive ESD protection device
US20110127602A1 (en) * 2009-12-02 2011-06-02 Alpha And Omega Semiconductor Incorporated Dual Channel Trench LDMOS Transistors and BCD Process with Deep Trench Isolation
US20130020632A1 (en) * 2011-07-18 2013-01-24 Disney Donald R Lateral transistor with capacitively depleted drift region

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0107405D0 (en) * 2001-03-23 2001-05-16 Koninkl Philips Electronics Nv Field effect transistor structure and method of manufacture
US6686627B2 (en) * 2001-12-26 2004-02-03 Sirenza Microdevices, Inc. Multiple conductive plug structure for lateral RF MOS devices
DE102004049246A1 (de) * 2004-10-01 2006-04-06 Atmel Germany Gmbh Lateraler DMOS-Transistor und Verfahren zu seiner Herstellung
US7872356B2 (en) * 2007-05-16 2011-01-18 Qualcomm Incorporated Die stacking system and method
WO2009101150A1 (en) * 2008-02-15 2009-08-20 X-Fab Semiconductor Foundries Ag Transistor
US8389366B2 (en) * 2008-05-30 2013-03-05 Freescale Semiconductor, Inc. Resurf semiconductor device charge balancing
US8461647B2 (en) * 2010-03-10 2013-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having multi-thickness gate dielectric
US9000517B2 (en) * 2013-01-11 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Power MOSFETs and methods for forming the same
US9219146B2 (en) * 2013-12-27 2015-12-22 Monolithic Power Systems, Inc. High voltage PMOS and the method for forming thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040124462A1 (en) * 2001-12-26 2004-07-01 Sirenza Microdevices, Inc. Multiple conductive plug structure including at least one conductive plug region and at least one between-conductive-plug region for lateral rf mos devices
US20060033155A1 (en) * 2004-08-11 2006-02-16 You-Kuo Wu Method of making and structure for LDMOS transistor
US20060202265A1 (en) * 2005-03-11 2006-09-14 Hongzhong Xu Process insensitive ESD protection device
US20110127602A1 (en) * 2009-12-02 2011-06-02 Alpha And Omega Semiconductor Incorporated Dual Channel Trench LDMOS Transistors and BCD Process with Deep Trench Isolation
US20130020632A1 (en) * 2011-07-18 2013-01-24 Disney Donald R Lateral transistor with capacitively depleted drift region

Also Published As

Publication number Publication date
US9806160B2 (en) 2017-10-31
US20160240658A1 (en) 2016-08-18
CN105895696A (zh) 2016-08-24
TWI693717B (zh) 2020-05-11
KR20160101586A (ko) 2016-08-25
US20160351707A1 (en) 2016-12-01
TW201631764A (zh) 2016-09-01

Similar Documents

Publication Publication Date Title
KR102286012B1 (ko) 전력용 집적소자와, 이를 포함하는 전자장치 및 전자시스템
CN105280703B (zh) 功率集成器件、包括其的电子器件和包括其的电子***
US9362363B2 (en) Power integrated devices, electronic devices and electronic systems including the same
US8921936B2 (en) Ultra high voltage MOS transistor device
US9799764B2 (en) Lateral power integrated devices having low on-resistance
US8237223B2 (en) Semiconductor device
US20110220992A1 (en) Semiconductor device
US20170250256A1 (en) Semiconductor Device with Needle-Shaped Field Plates and a Gate Structure with Edge and Node Portions
US10217821B2 (en) Power integrated devices, electronic devices and electronic systems including the same
US20160035882A1 (en) Multiple semiconductor device trenches per cell pitch
US9520493B1 (en) High voltage integrated circuits having improved on-resistance value and improved breakdown voltage
US11316021B2 (en) High density power device with selectively shielded recessed field plate
US8829611B2 (en) High voltage metal-oxide-semiconductor transistor device
US8674441B2 (en) High voltage metal-oxide-semiconductor transistor device
KR102385950B1 (ko) 낮은 온 저항을 갖는 수평형 전력용 집적 소자
KR20170079984A (ko) 낮은 온 저항을 갖는 수평형 전력용 집적 소자
US9196717B2 (en) High voltage metal-oxide-semiconductor transistor device
US9082842B2 (en) Semiconductor device
US11374125B2 (en) Vertical transistor device having a discharge region comprising at least one lower dose section and located at least partially below a gate electrode pad
US20160380047A1 (en) Semiconductor device
TW201901811A (zh) 具有改善的傳導性和高反向偏壓效能的垂直功率電晶體
KR20110078885A (ko) 수평형 디모스 트랜지스터
JP2007294556A (ja) 半導体装置
CN106611785B (zh) 高压半导体装置及其制造方法
CN113299750A (zh) 半导体功率器件

Legal Events

Date Code Title Description
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right