CN103258494B - 一种移位寄存器、栅极驱动装置和液晶显示装置 - Google Patents

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Abstract

本发明实施例提供了一种移位寄存器、栅极驱动装置和液晶显示装置，用以解决现有的移位寄存器中为了降低对应的栅极线上的噪声，使得移位寄存器中的一些晶体管由于在非工作时间段内一直处于开启状态，从而缩短栅极驱动装置的使用寿命的问题。该移位寄存器包括：输出模块，用于在驱动模块输出的信号的控制下接通所述移位寄存器的控制信号输出端与时钟信号输入端；第一下拉模块，用于在驱动模块输出的信号的控制下接通上拉结点与第二电平信号输入端，并接通移位寄存器的控制信号输出端与第二电平信号输入端；第二下拉模块，用于驱动模块输出的信号的控制下接通上拉结点与第二电平信号输入端，并接通移位寄存器的控制信号输出端与第二电平信号输入端。

Description

一种移位寄存器、栅极驱动装置和液晶显示装置
技术领域
本发明涉及液晶显示领域，尤其涉及一种移位寄存器、栅极驱动装置和液晶显示装置。
背景技术
液晶显示面板由二维的液晶像素矩阵构成，液晶显示面板的驱动装置包括栅极驱动装置和数据驱动装置，数据驱动装置将输入的显示数据按顺序锁存并转换成模拟信号，依次扫描液晶显示面板的数据线；栅极驱动装置包括若干个移位寄存器，每级移位寄存器将输入的时钟信号转换为开启或关闭信号从它的控制信号输出端输出到与其对应的栅极线上。
由于在某些特殊情况下，需要对液晶显示面板显示的画面进行180°翻转，此时液晶显示面板中的移位寄存器要能够实现双向扫描，即液晶面板中的移位寄存器为双向扫描移位寄存器。
现有的双向扫描移位寄存器的典型结构如图1所示。第N级移位寄存器在除其对应的栅极线被选中的时间段及其前一级移位寄存器对应的栅极线被选中的时间段以外的时间段中，即第N级移位寄存器的非工作时间段内，开启信号VON为高电平信号，开启信号VON信号通过晶体管M6的栅极和源极(或漏极)使晶体管M2的栅极和晶体管M4的栅极接收高电平信号，从而使晶体管M2和晶体管M4开启，由于晶体管M2的源极(或漏极)和晶体管M4的源极(或漏极)连接关闭信号VOFF，而此时关闭信号VOFF为低电平信号，因此，晶体管M2可以对第N级移位寄存器的控制信号GOUT(N)节点进行持续放电，晶体管M4可以对晶体管M1的栅极进行持续放电，从而消除第N级移位寄存器的控制信号GOUT(N)的噪声，降低晶体管M1的阈值漂移。其中，在正向扫描时，第N级移位寄存器的前一级移位寄存器是指第N-1级移位寄存器；在反向扫描时，第N级移位寄存器的前一级移位寄存器是指第N+1级移位寄存器。图1中还包括：时钟信号CLK、正向扫描信号Vbuf、第N-1级移位寄存器的控制信号GOUT(N-1)、反向扫描信号Vdis、第N+1级移位寄存器的控制信号GOUT(N+1)、晶体管M3、晶体管M5和晶体管M7。
但是，由于第N级移位寄存器在除其对应的栅极线被选中的时间段及其前一级移位寄存器对应的栅极线被选中的时间段以外的时间段中，第N级移位寄存器中的晶体管M2的栅极、晶体管M4的栅极和晶体管M6的栅极将会一直处于高电平，即晶体管M2、晶体管M4和晶体管M6会一直处于开启状态，这虽然消除了时钟信号耦合到该移位寄存器的控制信号输出端的噪声，但会使一直处于开启状态的晶体管的阈值电压发生偏移，从而缩短了栅极驱动电路的使用寿命。
综上所述，目前常用的栅极驱动装置中的移位寄存器虽然能够消除在移位寄存器非工作时间段内时钟信号耦合到移位寄存器的控制信号输出端的噪声，即在与移位寄存器相连的栅极线未被选中的时间段消除该栅极线上的噪声，但由于移位寄存器中的一些晶体管在非工作时间段内一直处于开启状态，使得这些晶体管的阈值电压发生偏移，从而缩短了栅极驱动装置的使用寿命。
发明内容
本发明实施例提供了一种移位寄存器、栅极驱动装置和液晶显示装置，用以解决现有的移位寄存器中的一些晶体管由于在非工作时间段内一直处于开启状态，从而缩短栅极驱动装置的使用寿命的问题。
基于上述问题，本发明实施例提供的一种移位寄存器，包括驱动模块、输出模块、第一下拉模块和第二下拉模块；
驱动模块与输出模块相连；第一下拉模块分别连接驱动模块、输出模块和第二电平信号输入端；第二下拉模块分别连接驱动模块、输出模块和第二电平信号输入端；其中，驱动模块、输出模块、第一下拉模块和第二下拉模块相连的连接点为上拉结点，第一下拉模块与驱动模块相连的连接点为第一下拉结点，第一下拉模块与输出模块相连的连接点为移位寄存器的控制信号输出端；第二下拉模块与驱动模块相连的连接点为第二下拉结点，第二下拉模块与输出模块相连的连接点为移位寄存器的控制信号输出端；
驱动模块，用于在接收到的选择信号为第一电平信号时，或者在接收到的选择信号由第一电平信号变为第二电平信号时，控制所述上拉结点为第一电平信号，并控制所述第一下拉结点和所述第二下拉结点均为第二电平信号；以及在所述上拉结点为第二电平信号时，控制所述第一下拉结点的信号为与时钟信号相同的信号、所述第二下拉结点的信号为与时钟阻碍信号相同的信号；
输出模块，用于在所述上拉结点的信号的控制下接通所述移位寄存器的控制信号输出端与时钟信号输入端；
第一下拉模块，用于在第一下拉结点的信号为第一电平信号时，接通上拉结点与第二电平信号输入端，并接通移位寄存器的控制信号输出端与第二电平信号输入端；
第二下拉模块，用于在第二下拉结点的信号为第一电平信号时，接通上拉结点与第二电平信号输入端，并接通移位寄存器的控制信号输出端与第二电平信号输入端；
当所述移位寄存器中的晶体管为N型晶体管时，第一电平信号为高电平信号，第二电平信号为低电平信号，第二电平信号输入端为低电平信号输入端；当所述移位寄存器中的晶体管为P型晶体管时，第一电平信号为低电平信号，第二电平信号为高电平信号，第二电平信号输入端为高电平信号输入端。
本发明实施例提供的一种栅极驱动装置，包括多级本发明实施例提供的移位寄存器；除第一级移位寄存器和最后一级移位寄存器之外，每一级移位寄存器接收自身的前一级移位寄存器输出的控制信号作为第一选择信号，并接收自身的后一级移位寄存器输出的控制信号作为第二选择信号；第一级移位寄存器接收第一初始触发信号作为第一选择信号，并接收第二级移位寄存器输出的控制信号作为第二选择信号；最后一级移位寄存器接收第二初始触发信号作为第二选择信号，最后一级移位寄存器接收自身的前一级移位寄存器输出的控制信号作为第一选择信号。
本发明实施例还提供一种液晶显示装置，包括本发明实施例提供的栅极驱动装置。
本发明实施例的有益效果包括：
本发明实施例提供的一种移位寄存器、栅极驱动装置和液晶显示装置，该移位寄存器中的输出模块在上拉结点的信号的控制下接通该移位寄存器的控制信号输出端与时钟信号输入端，从而驱动与该移位寄存器对应的栅极线。在该移位寄存器的非工作时间段内，即上拉结点的信号为第二电平信号时，在时钟信号为第一电平信号、时钟阻碍信号为第二电平信号时，第一下拉结点为第一电平信号，第二下拉结点为第二电平信号，此时，第一下拉模块接通该移位寄存器的控制信号输出端与第二电平信号输入端，并接通上拉结点与第二电平信号输入端；在时钟信号为第二电平信号、时钟阻碍信号为第一电平信号时，第一下拉结点为第二电平信号，第二下拉结点为第一电平信号，此时，第二下拉模块接通该移位寄存器的控制信号输出端与第二电平信号输入端，并接通上拉结点与第二电平信号输入端。因此，在该移位寄存器的非工作时间段内，第一下拉模块和第二下拉模块交替使上拉结点、该移位寄存器的控制信号输出端分别与第二电平信号输入端接通，消除了在该移位寄存器的非工作时间段内时钟信号耦合到该移位寄存器的控制信号输出端的噪声，即在与移位寄存器相连的栅极线未被选中的时间段消除了该栅极线上的噪声，也使得第一下拉模块和第二下拉模块中的晶体管交替开启，避免了移位寄存器中的晶体管长时间开启时导致这些晶体管的阈值电压发生偏移，延长了包含该移位寄存器的栅极驱动装置的使用寿命。
附图说明
图1为现有技术中双向扫描移位寄存器的结构示意图；
图2为本发明实施例提供的移位寄存器的结构示意图之一；
图3为本发明实施例提供的移位寄存器的结构示意图之二；
图4为本发明实施例提供的移位寄存器的结构示意图之三；
图5为本发明实施例提供的移位寄存器的结构示意图之四；
图6为本发明实施例提供的移位寄存器的结构示意图之五；
图7为本发明实施例提供的移位寄存器的结构示意图之六；
图8为本发明实施例提供的移位寄存器的结构示意图之七；
图9为本发明实施例提供的移位寄存器的结构示意图之八；
图10为本发明实施例提供的移位寄存器的结构示意图之九；
图11为正向扫描时本发明实施例提供的移位寄存器工作的时序图；
图12为反向扫描时本发明实施例提供的移位寄存器工作的时序图；
图13为本发明实施例提供的栅极驱动装置的结构示意图。
具体实施方式
本发明实施例提供的一种移位寄存器、栅极驱动装置和液晶显示装置，由于在该移位寄存器的非工作时间段内，第一下拉模块和第二下拉模块能够交替使得上拉结点、移位寄存器的控制信号输出端分别与第二电平信号输入端接通，从而既消除了在该移位寄存器的非工作时间段内时钟信号耦合到该移位寄存器的控制信号输出端的噪声，又延长了包含该移位寄存器的栅极驱动装置的使用寿命。
下面结合说明书附图，对本发明实施例提供的一种移位寄存器、栅极驱动装置及液晶显示装置的具体实施方式进行说明。
本发明实施例提供的一种移位寄存器，如图2所示，包括驱动模块11、输出模块12、第一下拉模块13和第二下拉模块14；其中，驱动模块11与输出模块12相连；第一下拉模块13分别连接驱动模块11、输出模块12和第二电平信号输入端15；第二下拉模块14分别连接驱动模块11、输出模块12和第二电平信号输入端15；其中，驱动模块11、输出模块12、第一下拉模块13和第二下拉模块14相连的连接点为上拉结点PU，第一下拉模块13与驱动模块11相连的连接点为第一下拉结点PD1，第一下拉模块13与输出模块12相连的连接点为移位寄存器的控制信号输出端OUTPUT；第二下拉模块14与驱动模块11相连的连接点为第二下拉结点PD2，第二下拉模块14与输出模块12相连的连接点为移位寄存器的控制信号输出端OUTPUT；
驱动模块11，用于在接收到的选择信号CHO为第一电平信号、且时钟信号CLK为第二电平信号时，控制上拉结点PU为第一电平信号，并控制第一下拉结点PD1和第二下拉结点PD2均为第二电平信号；并在接收到的选择信号CHO由第一电平信号变为第二电平信号、且时钟信号CLK为第一电平信号时，控制上拉结点PU为第一电平信号，并控制第一下拉结点PD1和第二下拉结点PD2均为第二电平信号；以及在上拉结点PU为第二电平信号时，控制第一下拉结点PD1的信号为与时钟信号CLK相同的信号、第二下拉结点PD2的信号为与时钟阻碍信号CLKB相同的信号。由于当时钟信号CLK为第一电平信号时，时钟阻碍信号CLKB为第二电平信号；当时钟信号CLK为第二电平信号时，时钟阻碍信号CLKB为第一电平信号，因此，若上拉结点PU为第二电平信号，当时钟信号CLK为第一电平信号、时钟阻碍信号CLKB为第二电平信号时，第一下拉结点PD1的信号为第一电平信号，第二下拉结点PD2的信号为第二电平信号；若上拉结点PU为第二电平信号，当时钟信号CLK为第二电平信号、时钟阻碍信号CLKB为第一电平信号时，第一下拉结点PD1的信号为第二电平信号，第二下拉结点PD2的信号为第一电平信号。
输出模块12，用于在上拉结点PU的信号的控制下接通移位寄存器的控制信号输出端OUTPUT与时钟信号输入端CLKIN。即在上拉结点PU的信号为第一电平信号时，接通移位寄存器的控制信号输出端OUTPUT与时钟信号输入端CLKIN；在上拉结点PU的信号为第二电平信号时，将移位寄存器的控制信号输出端OUTPUT与时钟信号输入端CLKIN断开。
第一下拉模块13，用于在第一下拉结点PD1的信号为第一电平信号时，接通上拉结点PU与第二电平信号输入端15，并接通移位寄存器的控制信号输出端OUTPUT与第二电平信号输入端15。
第二下拉模块14，用于在第二下拉结点PD2的信号为第一电平信号时，接通上拉结点PU与第二电平信号输入端，并接通移位寄存器的控制信号输出端OUTPUT与第二电平信号输入端15。
进一步地，如图3所述，第一下拉模块13包括第一晶体管M1和第二晶体管M2；第一晶体管M1的栅极连接第一下拉结点PD1，第一晶体管M1的第一极连接上拉结点PU，第一晶体管M1的第二极连接第二电平信号输入端15；第二晶体管M2的栅极连接第一下拉结点PD1，第二晶体管M2的第一极连接移位寄存器的控制信号输出端OUTPUT，第二晶体管M2的第二极连接第二电平信号输入端15。第一晶体管M1，用于在第一下拉结点PD1的信号为第一电平信号时开启，使上拉结点PU与第二电平信号输入端15接通，并在第一下拉结点PD1的信号为第二电平信号时关断；第二晶体管M2，用于在第一下拉结点PD1的信号为第一电平信号时开启，使移位寄存器的控制信号输出端OUTPUT与第二电平信号输入端15接通，并在第一下拉结点PD1的信号为第二电平信号时关断。
进一步地，如图4所示，第二下拉模块14包括第三晶体管M3和第四晶体管M4；第三晶体管M3的栅极连接第二下拉结点PD2，第三晶体管M3的第一极连接上拉结点PU，第三晶体管M3的第二极连接第二电平信号输入端15；第四晶体管M4的栅极连接第二下拉结点PD2，第四晶体管M4的第一极连接移位寄存器的控制信号输出端OUTPUT，第四晶体管M4的第二极连接第二电平信号输入端15。第三晶体管M3，用于在第二下拉结点PD2的信号为第一电平信号时开启，以接通上拉结点与第二电平信号输入端，并在第二下拉结点PD2的信号为第二电平信号时断开；第四晶体管M4，用于在第二下拉结点PD2的信号为第一电平信号时开启，以接通移位寄存器的控制信号输出端与第二电平信号输入端；并在第二下拉结点PD2的信号为第二电平信号时断开。
进一步地，如图5所示，驱动模块11包括上拉驱动模块111和下拉驱动模块112。上拉驱动模块111，用于在接收到的选择信号CHO为第一电平信号时，控制上拉结点PU为第一电平信号，并向下拉驱动模块112输出第一电平信号；并在接收到的选择信号CHO由第一电平信号变为第二电平信号时，控制上拉结点PU为第一电平信号，并向下拉驱动模块112输出第二电平信号。下拉驱动模块112，用于在上拉结点PU为第一电平信号，且接收到上拉驱动模块111输出的第一电平信号时，控制第一下拉结点PD1的信号和第二下拉结点PD2的信号均为第二电平信号，并在上拉结点PU为第一电平信号，且接收到上拉驱动模块111输出的第二电平信号时，控制第一下拉结点PD1的信号和第二下拉结点PD2的信号均为第二电平信号；以及在上拉结点PU的信号为第二电平信号、接收到的时钟信号CLK为第二电平信号且时钟阻碍信号CLKB为第一电平信号时，控制第一下拉结点PD1的信号为第二电平信号、第二下拉结点PD2的信号为第一电平信号，并在上拉结点PU的信号为第二电平信号、接收到的时钟信号CLK为第一电平信号且时钟阻碍信号CLKB为第二电平信号时，控制第一下拉结点PD1的信号为第一电平信号、第二下拉结点PD2的信号为第二电平信号。
当本发明实施例提供的移位寄存器为双向扫描移位寄存器时，如图6所示，上拉驱动模块111包括正向扫描上拉驱动单元1111和反向扫描上拉驱动单元1112。正向扫描上拉驱动单元1111，用于在接收到的正向扫描信号VF为第一电平信号且接收到的第一选择信号CHO1为第一电平信号时，控制上拉结点PU为第一电平信号，并向下拉驱动模块112输出第一电平信号；并在接收到的正向扫描信号VF为第一电平信号且接收到的第一选择信号CHO1由第一电平信号变为第二电平信号时，控制上拉结点PU为第一电平信号，并向下拉驱动模块112输出第二电平信号。反向扫描上拉驱动单元1112，用于在接收到的反向扫描信号VB为第一电平信号且接收到的第二选择信号CHO2为第一电平信号时，控制上拉结点PU为第一电平信号，并向下拉驱动模块112输出第一电平信号；并在接收到的反向扫描信号VB为第一电平信号且接收到的第二选择信号CHO2由第一电平信号变为第二电平信号时，控制上拉结点PU为第一电平信号，并向下拉驱动模块112输出第二电平信号。
其中，正向扫描上拉驱动单元1111接收的第一选择信号CHO1为该移位寄存器的前一级移位寄存器的控制信号输出端OUTPUT输出的信号，即若该移位寄存器为第N级移位寄存器，则该移位寄存器接收到的第一选择信号CHO1为第N-1级移位寄存器的控制信号输出端OUTPUT输出的信号。反向扫描上拉驱动单元1112接收的第二选择信号CHO2为该移位寄存器的后一级移位寄存器的控制信号输出端OUTPUT输出的信号，即若该移位寄存器为第N级移位寄存器，则该移位寄存器接收到的第二选择信号CHO2为第N+1级移位寄存器的控制信号输出端OUTPUT输出的信号。
进一步地，如图7所示，下拉驱动模块112包括第一下拉驱动单元1121和第二下拉驱动单元1122。第一下拉驱动单元1121，用于在上拉结点PU的信号为第一电平信号时，将第一下拉结点PD1与第二电平信号输入端15接通；并在上拉结点PU的信号为第二电平信号、接收到的时钟信号CLK为第二电平信号且时钟阻碍信号CLKB为第一电平信号时，控制第一下拉结点PD1的信号为第二电平信号，并在上拉结点PU的信号为第二电平信号、接收到的时钟信号CLK为第一电平信号且时钟阻碍信号CLKB为第二电平信号时，控制第一下拉结点PD1的信号为第一电平信号。第二下拉驱动单元1122，用于在接收到上拉驱动模块111输出的第一电平信号时，将第二下拉结点PD2与第二电平信号输入端15接通；并在接收到上拉驱动模块111输出的第二电平信号、接收到的时钟信号CLK为第二电平信号且时钟阻碍信号CLKB为第一电平信号时，控制第二下拉结点PD2的信号第一电平信号，在接收到上拉驱动模块111输出的第二电平信号、接收到的时钟信号CLK为第一电平信号且时钟阻碍信号CLKB为第二电平信号时，控制第二下拉结点PD2的信号第二电平信号。
进一步地，如图8所示，所述正向扫描上拉驱动单元1111包括第五晶体管M5和第六晶体管M6。第五晶体管M5的栅极接收第一选择信号CHO1，第五晶体管M5的第一极接收正向扫描信号VF，第五晶体管M5的第二极连接上拉结点PU；第六晶体管M6的第一极接收第一选择信号CHO1，第六晶体管M6的栅极接收正向扫描信号VF，第六晶体管M6的第二极向下拉驱动模块112输出信号。
第五晶体管M5，用于在接收到的第一选择信号CHO1为第一电平信号时开启，以控制上拉结点PU的信号为与正向扫描信号VF相同的信号；并在接收到的第一选择信号CHO1为第二电平信号时关断。第六晶体管M6，用于在接收到的正向扫描信号VF为第一电平信号时开启，以控制第六晶体管M6的第二极向下拉驱动模块112输出与第一选择信号CHO1相同的信号；并在接收到的正向扫描信号VF为第二电平信号时关断。
进一步地，如图8所示，反向扫描上拉驱动单元1112包括第七晶体管M7和第八晶体管M8。第七晶体管M7的栅极接收第二选择信号CHO2，第七晶体管M7的第一极接收反向扫描信号VB，第七晶体管M7的第二极连接上拉结点PU；第八晶体管M8的第一极接收第二选择信号CHO2，第八晶体管M8的栅极接收反向扫描信号VB，第八晶体管M8的第二极向下拉驱动模块112输出信号。
第七晶体管M7，用于在接收到的第二选择信号CHO2为第一电平信号时开启，以控制上拉结点PU的信号为与反向扫描信号VB相同的信号；并在接收到的第二选择信号CHO2为第二电平信号时关断。第八晶体管M8，用于在接收到的反向扫描信号VB为第一电平信号时开启，以控制第八晶体管M8的第二极向下拉驱动模块112输出与第二选择信号CHO2相同的信号；并在接收到的反向扫描信号VB为第二电平信号时关断。
进一步地，如图9所示，第一下拉驱动单元1121包括第九晶体管M9、第十晶体管M10和第十一晶体管M11。第九晶体管M9的栅极接收时钟信号CLK，第九晶体管M9的第一极接收时钟信号CLK，第九晶体管M9的第二极连接第一下拉结点PD1；第十晶体管M10的栅极接收时钟阻碍信号CLKB，第十晶体管M10的第一极接收时钟信号CLK，第十晶体管M10的第二极连接第一下拉结点PD1；第十一晶体管M11的栅极连接上拉结点PU，第十一晶体管M11的第一极连接第一下拉结点PD1，第十一晶体管M11的第二极连接第二电平信号输入端15；第九晶体管M9的尺寸和第十一晶体管M11的尺寸之比为第一预设比例以保证在第九晶体管M9和第十一晶体管M11均开启的时间段第一下拉结点PD1的信号为第二电平信号。
第九晶体管M9，用于在接收到的时钟信号CLK为第一电平信号时开启，并在接收到的时钟信号CLK为第二电平信号时关断；第十晶体管M10，用于在接收到的时钟阻碍信号CLKB为第一电平信号时开启，并在接收到的时钟阻碍信号CLKB为第二电平信号时关断；第十一晶体管M11，用于在上拉结点PU的信号为第一电平信号时开启，以接通第一下拉结点PD1与第二电平信号输入端15；并在上拉结点PU的信号为第二电平信号时关断，以断开第一下拉结点PD1与第二电平信号输入端15。
进一步地，如图9所示，第二下拉驱动单元1122包括第十二晶体管M12、第十三晶体管M13和第十四晶体管M14。第十二晶体管M12的栅极接收时钟信号CLK，第十二晶体管M12的第一极接收时钟阻碍信号CLKB，第十二晶体管M12的第二极连接第二下拉结点PD2；第十三晶体管M13的栅极接收时钟阻碍信号CLKB，第十三晶体管M13的第一极接收时钟阻碍信号CLKB，第十三晶体管M13的第二极连接第二下拉结点PD2；第十四晶体管M14的栅极接收上拉驱动模块111输出的信号，第十四晶体管M14的第一极连接第二下拉结点PD2，第十四晶体管M14的第二极连接第二电平信号输入端15；第十三晶体管M13的尺寸和第十四晶体管M14的尺寸之比为第二预设比例，以保证在第十三晶体管M13和第十四晶体管M14均开启的时间段内第二下拉结点PD2的信号为第二电压信号。第十二晶体管M12，用于在接收到的时钟信号CLK为第一电平信号时开启，并在接收到的时钟信号CLK为第二电平信号时关断；第十三晶体管M13，用于在接收到的时钟阻碍信号CLKB为第一电平信号时开启，并在接收到的时钟阻碍信号CLKB为第二电平信号时关断；第十四晶体管M14，用于在接收到的上拉驱动模块111输出的信号为第一电平信号时开启，以接通第二下拉结点PD2与第二电平信号输入端15；并在接收到的上拉驱动模块111输出的信号为第二电平信号时关断，以断开第二下拉结点PD2与第二电平信号输入端15。
进一步地，如图10所示，输出模块12包括第十五晶体管M15和电容C1。第十五晶体管M15的栅极连接上拉结点PU，第十五晶体管M15的第一极接收时钟信号CLK，第十五晶体管M15的第二极为移位寄存器的控制信号输出端OUTPUT；电容C1的一端连接上拉结点PU，电容C1的另一端连接第十五晶体管M15的第二极。第十五晶体管M15，用于在上拉结点PU的信号为第一电平信号时开启，将接收到的时钟信号CLK从移位寄存器的控制信号输出端OUTPUT输出；并在上拉结点PU的信号为第二电平信号时关断；电容C1，用于存储上拉结点PU的信号。
对于液晶显示领域的晶体管来说，漏极和源极没有明确的区别，因此本发明实施例中所提到的晶体管的第一极可以为晶体管的源极(或漏极)，晶体管的第二极可以为晶体管的漏极(或源极)。如果晶体管的源极为第一极，那么该晶体管的漏极为第二极；如果晶体管的漏极为第一极，那么晶体管的源极为第二极。
若本发明实施例中提到的晶体管为N型晶体管，那么第一电平信号为高电平信号，第二电平信号为低电平信号，第二电平信号输入端为低电平信号输入端；若本发明实施例中提到的晶体管为P型晶体管，那么第一电平信号为低电平信号，第二电平信号为高电平信号，第二电平信号输入端为高电平信号输入端。
为了进一步说明本发明实施例提供的移位寄存器，下面以本发明实施例中提到的晶体管为N型晶体管为例，并结合图11和图12所示的时序图说明本发明实施例提供的移位寄存器的工作原理，其中，图11为正向扫描时移位寄存器的工作时序图，图12为反向扫描时移位寄存器的工作时序图。
如图11所示，正向扫描时，正向扫描信号VF为高电平信号，反向扫描信号VB为低电平信号，本发明实施例提供的移位寄存器的工作时序可以分为5个阶段。
第1阶段：时钟信号CLK为低电平信号，时钟阻碍信号CLKB为高电平信号，第一选择信号CHO1为高电平信号，第二选择信号CHO2为低电平信号。此时，第五晶体管M5的栅极接收到的第一选择信号CHO1为高电平信号，第五晶体管M5开启，上拉结点PU的信号为高电平信号，电容C1存储该高电平信号，第十五晶体管M15开启；由于时钟信号CLK为低电平信号，时钟阻碍信号CLKB为高电平信号，第九晶体管M9关断，第十晶体管M10开启以使第一下拉结点PD1的信号与时钟信号CLK的信号相同，即第一下拉结点PD1的信号为低电平信号，第十二晶体管M12关断，第十三晶体管M13开启；此时，由于上拉结点PU的信号为高电平信号，因此，第十一晶体管M11开启，第一下拉结点PD1同时也会与第二电平信号输入端15接通，即与低电压信号输入端接通，因此，第一晶体管M1关断，第二晶体管M2关断；由于正向扫描信号VF为高电平信号，因此第六晶体管M6开启，以使第十四晶体管M14的栅极接收第一选择信号CHO1，由于此时第一选择信号CHO1为高电平信号，因此第十四晶体管M14的栅极接收高电平信号，第十四晶体管M14开启，由于第十三晶体管M13的尺寸和第十四晶体管M14的尺寸之比为第二预设比例，第二预设比例可以保证在第十三晶体管M13和第十四晶体管M14同时开启时，第二下拉结点PD2的信号为低电平信号，因此，第三晶体管M3关断，第四晶体管M4关断。时钟信号CLK通过开启的第十五晶体管M15从移位寄存器的控制信号输出端OUTPUT输出，即此时移位寄存器的控制信号输出端OUTPUT输出低电平信号。
第2阶段：时钟信号CLK为高电平信号，时钟阻碍信号CLKB为低电平信号，第一选择信号CHO1为低电平信号，第二选择信号CHO2为低电平信号。此时，第五晶体管M5的栅极接收到的第一选择信号CHO1为低电平信号，第五晶体管M5关断；第七晶体管M7的栅极接收到的第二选择信号CHO2为低电平信号，第七晶体管M7关断；由于时钟信号CLK为高电平信号，时钟阻碍信号CLKB为低电平信号，因此，第九晶体管M9开启，第十晶体管M10关断，第十二晶体管M12开启，第十三晶体管M13关断；由于上拉结点PU的信号为高电平信号，因此，第十一晶体管M11开启，由于第九晶体管M9的尺寸与第十一晶体管M11的尺寸之比为第一预设比例，该第一预设比例可以保证在第九晶体管M9与第十一晶体管M11同时开启时，第一下拉结点PD1的信号为低电平信号；第一晶体管M1在接收到第一下拉结点PD1的低电平信号时关断，第二晶体管M2在接收到第一下拉结点PD1的低电平信号时关断；由于正向扫描信号VF为高电平信号，因此第六晶体管M6开启，以使第十四晶体管M14的栅极接收第一选择信号CHO1，由于此时第一选择信号CHO1为低电平信号，因此第十四晶体管M14的栅极接收低电平信号，第十四晶体管M14关断；由于第十二晶体管M12开启，因此，第二下拉结点PD2可以接收时钟阻碍信号CLKB，即第二下拉结点PD2的信号为低电平信号；第三晶体管M3在接收到第二下拉结点PD2的低电平信号时关断，第四晶体管M4在接收到第二下拉结点PD2的低电平信号时关断。由于电容C1，上拉结点PU保持高电平信号，第十五晶体管M15保持开启，时钟信号CLK通过开启的第十五晶体管M15从移位寄存器的控制信号输出端OUTPUT输出，即此时移位寄存器的控制信号输出端OUTPUT输出高电平信号。
第3阶段：时钟信号CLK为低电平信号，时钟阻碍信号CLKB为高电平，第一选择信号CHO1为低电平信号，第二选择信号CHO2为低电平信号。此时，第五晶体管M5的栅极接收到的第一选择信号CHO1为低电平信号，第五晶体管M5关断；第七晶体管M7的栅极接收到的第二选择信号CHO2为低电平信号，第七晶体管M7关断；由于时钟信号CLK为低电平信号，时钟阻碍信号CLKB为高电平信号，因此，第九晶体管M9关断，第十晶体管M10开启，第十二晶体管M12关断，第十三晶体管M13开启；由于第十晶体管M10开启，因此第一下拉结点PD1能够接收时钟信号CLK，即此时第一下拉结点PD1的信号为低电平信号；由于反向扫描信号VB为低电平信号，因此第八晶体管M8关断，由于正向扫描信号VF为高电平信号，因此第六晶体管M6开启以使第十四晶体管M14的栅极接收第一选择信号CHO1，即第十四晶体管M14的栅极接收低电平信号，第十四晶体管M14关断，又由于第十三晶体管M13开启，因此，第二下拉结点PD2能够接收时钟阻碍信号CLKB，即此时第二下拉结点PD2的信号为高电平信号，此时，第三晶体管M3和第四晶体管M4的栅极为高电平信号，第三晶体管M3和第四晶体管M4均开启，上拉结点PU与第二电平信号输入端接通，即上拉结点PU的信号为低电平信号，第十五晶体管M15关断；移位寄存器的控制信号输出端OUTPUT与第二电平信号输入端接通，即移位寄存器的控制信号输出端OUTPUT输出低电平信号。
第4阶段：时钟信号CLK为高电平信号，时钟阻碍信号CLKB为低电平信号，第一选择信号CHO1为低电平信号，第二选择信号CHO2为低电平信号。此时，第五晶体管M5的栅极接收到的第一选择信号CHO1为低电平信号，第五晶体管M5关断；第七晶体管M7的栅极接收到的第二选择信号CHO2为低电平信号，第七晶体管M7关断；由于时钟信号CLK为高电平信号，时钟阻碍信号CLKB为低电平信号，因此，第九晶体管M9开启，第十晶体管M10关断，第十二晶体管M12开启，第十三晶体管M13关断；由于上拉结点PU的信号为低电平信号，因此，第十一晶体管M11关断，因此第九晶体管M9开启时，第一下拉结点PD1的信号为高电平信号，第一晶体管M1和第二晶体管M2均开启；因此，移位寄存器的控制信号输出端OUTPUT与第二电压信号接通，即移位寄存器的控制信号输出端OUTPUT输出低电压信号；由于反向扫描信号VB为低电平信号，因此第八晶体管M8关断；由于同相扫描信号VF为高电平信号，因此第六晶体管M6开启，第十四晶体管M14的栅极能够接收到第一选择信号CHO1，即此时第十四晶体管M14的栅极为低电平信号，第十四晶体管M14关断，因此第二下拉结点PD2能够接收时钟阻碍信号CLKB，即此时第二下拉结点PD2的信号为低电平信号。
第5阶段：时钟信号CLK为低电平信号，时钟阻碍信号CLKB为高电平信号，第一选择信号CHO1为低电平信号，第二选择信号CHO2为低电平信号。此时，第五晶体管M5的栅极接收到的第一选择信号CHO1为低电平信号，第五晶体管M5关断；第七晶体管M7的栅极接收到的第二选择信号CHO2为低电平信号，第七晶体管M7关断；由于时钟信号CLK为低电平信号，时钟阻碍信号CLKB为高电平信号，因此，第九晶体管M9关断，第十晶体管M10开启，第十二晶体管M12关断，第十三晶体管M13开启；由于上拉结点PU的信号为低电平信号，因此，第十一晶体管M11关断，因此第十晶体管M10开启时，第一下拉结点PD1能够接收时钟信号CLK，即此时第一下拉结点PD1的信号为低电平信号，第一晶体管M1和第二晶体管M2均关断；由于反向扫描信号VB为低电平信号，因此第八晶体管M8关断；由于同相扫描信号VF为高电平信号，因此第六晶体管M6开启，第十四晶体管M14的栅极能够接收到第一选择信号CHO1，即此时第十四晶体管M14的栅极为低电平信号，第十四晶体管M14关断，因此第二下拉结点PD2能够接收时钟阻碍信号CLKB，即此时第二下拉结点PD2的信号为高电平信号，第三晶体管M3和第四晶体管M4均开启，上拉结点PU与第二电压信号输入端接通，即上拉结点PU的信号为低电平信号，移位寄存器的控制信号输出端OUTPUT与第二电压信号接通，即移位寄存器的控制信号输出端OUTPUT输出低电压信号。
之后，依次重复第4阶段和第5阶段，直至本发明实施例提供的移位寄存器接收到的第一选择信号CHO1为高电平信号时再重新执行第1阶段。这样，在第4阶段和第5阶段，第一下拉结点PD1信号与时钟信号CLK相同；第二下拉结点PD2的信号与时钟阻碍信号CLKB相同；第一下拉结点PD1的信号控制第一晶体管M1和第二晶体管M2均开启时，第二下拉结点PD2的信号控制第三晶体管M3和第四晶体管M4均关断；第一下拉结点PD1的信号控制第一晶体管M1和第二晶体管M2均关断时，第二下拉结点PD2的信号控制第三晶体管M3和第四晶体管M4均开启。这样可以避免在本发明实施例提供的移位寄存器对应的栅极线未被选中的时间段内，实施例提供的移位寄存器中有某些晶体管长时间开启，导致这些晶体管的阈值电压偏移，从而延长了包含本发明实施例提供的移位寄存器的栅极驱动装置的使用寿命。
如图12所示，正向扫描时，正向扫描信号VF为低电平信号，反向扫描信号VB为高电平信号，本发明实施例提供的移位寄存器的工作时序可以分为5个阶段。
第1阶段：时钟信号CLK为低电平信号，时钟阻碍信号CLKB为高电平信号，第一选择信号CHO1为低电平信号，第二选择信号CHO2为高电平信号。此时，第五晶体管M5的栅极接收到的第一选择信号CHO1为低电平信号，第五晶体管M5关断；第七晶体管M7的栅极接收到的第二选择信号CHO2为高电平信号，第七晶体管M7开启，上拉结点PU的信号为高电平信号，电容C1存储该高电平信号，第十五晶体管M15开启；由于时钟信号CLK为低电平信号，时钟阻碍信号CLKB为高电平信号，第九晶体管M9关断，第十晶体管M10开启以使第一下拉结点PD1的信号与时钟信号CLK的信号相同，即第一下拉结点PD1的信号为低电平信号，第十二晶体管M12关断，第十三晶体管M13开启；此时，由于上拉结点PU的信号为高电平信号，因此，第十一晶体管M11开启，第一下拉结点PD1同时也会与第二电平信号输入端15接通，即与低电压信号输入端接通，因此，第一晶体管M1关断，第二晶体管M2关断；由于反向扫描信号VB为高电平信号，因此第八晶体管M8开启，以使第十四晶体管M14的栅极接收第二选择信号CHO2，由于此时第二选择信号CHO2为高电平信号，因此第十四晶体管M14的栅极接收高电平信号，第十四晶体管M14开启，由于第十三晶体管M13的尺寸和第十四晶体管M14的尺寸之比为第二预设比例，第二预设比例可以保证在第十三晶体管M13和第十四晶体管M14同时开启时，第二下拉结点PD2的信号为低电平信号，因此，第三晶体管M3关断，第四晶体管M4关断。时钟信号CLK通过开启的第十五晶体管M15从移位寄存器的控制信号输出端OUTPUT输出，即此时移位寄存器的控制信号输出端OUTPUT输出低电平信号。
第2阶段：时钟信号CLK为高电平信号，时钟阻碍信号CLKB为低电平信号，第一选择信号CHO1为低电平信号，第二选择信号CHO2为低电平信号。此时，第五晶体管M5的栅极接收到的第一选择信号CHO1为低电平信号，第五晶体管M5关断；第七晶体管M7的栅极接收到的第二选择信号CHO2为低电平信号，第七晶体管M7关断；由于时钟信号CLK为高电平信号，时钟阻碍信号CLKB为低电平信号，因此，第九晶体管M9开启，第十晶体管M10关断，第十二晶体管M12开启，第十三晶体管M13关断；由于上拉结点PU的信号为高电平信号，因此，第十一晶体管M11开启，由于第九晶体管M9的尺寸与第十一晶体管M11的尺寸之比为第一预设比例，该第一预设比例可以保证在第九晶体管M9与第十一晶体管M11同时开启时，第一下拉结点PD1的信号为低电平信号；第一晶体管M1在接收到第一下拉结点PD1的低电平信号时关断，第二晶体管M2在接收到第一下拉结点PD1的低电平信号时关断；由于反向扫描信号VB为高电平信号，因此第八晶体管M8开启，以使第十四晶体管M14的栅极接收第二选择信号CHO2，由于此时第二选择信号CHO2为低电平信号，因此第十四晶体管M14的栅极接收低电平信号，第十四晶体管M14关断；由于第十二晶体管M12开启，因此，第二下拉结点PD2可以接收时钟阻碍信号CLKB，即第二下拉结点PD2的信号为低电平信号；第三晶体管M3在接收到第二下拉结点PD2的低电平信号时关断，第四晶体管M4在接收到第二下拉结点PD2的低电平信号时关断。由于电容C1，上拉结点PU保持高电平信号，第十五晶体管M15保持开启，时钟信号CLK通过开启的第十五晶体管M15从移位寄存器的控制信号输出端OUTPUT输出，即此时移位寄存器的控制信号输出端OUTPUT输出高电平信号。
第3阶段：时钟信号CLK为低电平信号，时钟阻碍信号CLKB为高电平，第一选择信号CHO1为低电平信号，第二选择信号CHO2为低电平信号。此时，第五晶体管M5的栅极接收到的第一选择信号CHO1为低电平信号，第五晶体管M5关断；第七晶体管M7的栅极接收到的第二选择信号CHO2为低电平信号，第七晶体管M7关断；由于时钟信号CLK为低电平信号，时钟阻碍信号CLKB为高电平信号，因此，第九晶体管M9关断，第十晶体管M10开启，第十二晶体管M12关断，第十三晶体管M13开启；由于第十晶体管M10开启，因此第一下拉结点PD1能够接收时钟信号CLK，即此时第一下拉结点PD1的信号为低电平信号；由于正向扫描信号VF为低电平信号，因此第六晶体管M6关断，由于反向扫描信号VB为高电平信号，因此第八晶体管M8开启以使地十四晶体管M14的栅极接收第二选择信号CHO2，即第十四晶体管M14的栅极接收低电平信号，第十四晶体管M14关断，又由于第十三晶体管M13开启，因此，第二下拉结点PD2能够接收时钟阻碍信号CLKB，即此时第二下拉结点PD2的信号为高电平信号，此时，第三晶体管M3和第四晶体管M4的栅极接收高电平信号，第三晶体管M3和第四晶体管M4均开启，上拉结点PU与第二电平信号输入端接通，即上拉结点PU的信号为低电平信号，第十五晶体管M15关断；移位寄存器的控制信号输出端OUTPUT与第二电平信号输入端接通，即移位寄存器的控制信号输出端OUTPUT输出低电平信号。
第4阶段：时钟信号CLK为高电平信号，时钟阻碍信号CLKB为低电平信号，第一选择信号CHO1为低电平信号，第二选择信号CHO2为低电平信号。此时，第五晶体管M5的栅极接收到的第一选择信号CHO1为低电平信号，第五晶体管M5关断；第七晶体管M7的栅极接收到的第二选择信号CHO2为低电平信号，第七晶体管M7关断；由于时钟信号CLK为高电平信号，时钟阻碍信号CLKB为低电平信号，因此，第九晶体管M9开启，第十晶体管M10关断，第十二晶体管M12开启，第十三晶体管M13关断；由于上拉结点PU的信号为低电平信号，因此，第十一晶体管M11关断，因此第九晶体管M9开启时，第一下拉结点PD1的信号为高电平信号，第一晶体管M1和第二晶体管M2均开启；因此，移位寄存器的控制信号输出端OUTPUT与第二电压信号接通，即移位寄存器的控制信号输出端OUTPUT输出低电压信号；由于反向扫描信号VB为高电平信号，因此第八晶体管M8开启；由于同向扫描信号VF为低电平信号，因此第六晶体管M6关断，第十四晶体管M14的栅极能够接收到第二选择信号CHO2，即此时第十四晶体管M14的栅极为低电平信号，第十四晶体管M14关断，因此第二下拉结点PD2能够接收时钟阻碍信号CLKB，即此时第二下拉结点PD2的信号为低电平信号。
第5阶段：时钟信号CLK为低电平信号，时钟阻碍信号CLKB为高电平信号，第一选择信号CHO1为低电平信号，第二选择信号CHO2为低电平信号。此时，第五晶体管M5的栅极接收到的第一选择信号CHO1为低电平信号，第五晶体管M5关断；第七晶体管M7的栅极接收到的第二选择信号CHO2为低电平信号，第七晶体管M7关断；由于时钟信号CLK为低电平信号，时钟阻碍信号CLKB为高电平信号，因此，第九晶体管M9关断，第十晶体管M10开启，第十二晶体管M12关断，第十三晶体管M13开启；由于上拉结点PU的信号为低电平信号，因此，第十一晶体管M11关断，因此第十晶体管M10开启时，第一下拉结点PD1能够接收时钟信号CLK，即此时第一下拉结点PD1的信号为低电平信号，第一晶体管M1和第二晶体管M2均关断；由于反向扫描信号VB为高电平信号，因此第八晶体管M8开启；由于同相扫描信号VF为低电平信号，因此第六晶体管M6关断，第十四晶体管M14的栅极能够接收到第二选择信号CHO2，即此时第十四晶体管M14的栅极为低电平信号，第十四晶体管M14关断，因此第二下拉结点PD2能够接收时钟阻碍信号CLKB，即此时第二下拉结点PD2的信号为高电平信号，第三晶体管M3和第四晶体管M4均开启，上拉结点PU与第二电压信号输入端接通，即上拉结点PU的信号为低电平信号，移位寄存器的控制信号输出端OUTPUT与第二电压信号接通，即移位寄存器的控制信号输出端OUTPUT输出低电压信号。
之后，依次重复第4阶段和第5阶段，直至本发明实施例提供的移位寄存器接收到的第二选择信号CHO2为高电平信号时再重新执行第1阶段。这样，在第4阶段和第5阶段，第一下拉结点PD1信号与时钟信号CLK相同；第二下拉结点PD2的信号与时钟阻碍信号CLKB相同；第一下拉结点PD1的信号控制第一晶体管M1和第二晶体管M2均开启时，第二下拉结点PD2的信号控制第三晶体管M3和第四晶体管M4均关断；第一下拉结点PD1的信号控制第一晶体管M1和第二晶体管M2均关断时，第二下拉结点PD2的信号控制第三晶体管M3和第四晶体管M4均开启。这样可以避免在本发明实施例提供的移位寄存器对应的栅极线未被选中的时间段内，实施例提供的移位寄存器中有某些晶体管长时间开启，导致这些晶体管的阈值电压偏移，从而延长了包含本发明实施例提供的移位寄存器的栅极驱动装置的使用寿命。
P型晶体管与N型晶体管的区别仅在于：P型晶体管在栅极接收到的信号为低电平信号时开启，而在栅极接收到的信号为高电平信号时关断；N型晶体管在栅极接收到的信号为高电平信号时开启，而在栅极接收到的信号为低电平信号时关断。因此，包含的晶体管均为P型晶体管的移位寄存器与包含的晶体管均为N型晶体管的移位寄存器的工作原理类似，在此不再赘述。
本发明实施例还提供一种栅极驱动装置，包括多级本发明实施例提供的移位寄存器；除第一级移位寄存器和最后一级移位寄存器之外，每一级移位寄存器接收自身的前一级移位寄存器输出的控制信号作为第一选择信号，并接收自身的后一级移位寄存器输出的控制信号作为第二选择信号；第一级移位寄存器接收第一初始触发信号作为第一选择信号，并接收第二级移位寄存器输出的控制信号作为第二选择信号；最后一级移位寄存器接收第二初始触发信号作为第二选择信号，最后一级移位寄存器接收自身的前一级移位寄存器输出的控制信号作为第一选择信号。
如图13所示，假设共有K级移位寄存器，若第N级移位寄存器为除第一级移位寄存器和最后一级移位寄存器之外的移位寄存器，则第N级移位寄存器接收的第一选择信号CHO1为第N-1级移位寄存器的控制信号输出端OUTPUT(N-1)输出的信号，第N级移位寄存器接收的第二选择信号CHO2为第N+1级移位寄存器的控制信号输出端OUTPUT(N+1)输出的信号；若第N级移位寄存器为第一级移位寄存器，则第N级移位寄存器接收的第一选择信号CHO1为第一初始触发信号STV1，第N级移位寄存器接收的第二选择信号CHO2为第二级移位寄存器的控制信号输出端OUTPUT(2)输出的信号；若第N级移位寄存器为最后一级移位寄存器，则第N级移位寄存器接收的第一选择信号CHO1为第K-1级移位寄存器的控制信号输出端OUTPUT(K-1)输出的信号，第N级移位寄存器接收的第二选择信号CHO2为第二初始触发信号STV2。图13中还包括时钟信号CLK、时钟阻碍信号CLKB、正向扫描信号VF、反向扫描信号VB和低电平信号VSS。
本发明实施例还提供一种液晶显示装置，包括本发明实施例提供的栅极驱动装置。
上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (13)

1.一种移位寄存器，其特征在于，包括驱动模块、输出模块、第一下拉模块和第二下拉模块；
驱动模块与输出模块相连；第一下拉模块分别连接驱动模块、输出模块和第二电平信号输入端；第二下拉模块分别连接驱动模块、输出模块和第二电平信号输入端；其中，驱动模块、输出模块、第一下拉模块和第二下拉模块相连的连接点为上拉结点，第一下拉模块与驱动模块相连的连接点为第一下拉结点，第一下拉模块与输出模块相连的连接点为移位寄存器的控制信号输出端；第二下拉模块与驱动模块相连的连接点为第二下拉结点，第二下拉模块与输出模块相连的连接点为移位寄存器的控制信号输出端；
驱动模块，用于在接收到的选择信号为第一电平信号时，或者在接收到的选择信号由第一电平信号变为第二电平信号时，控制所述上拉结点为第一电平信号，并控制所述第一下拉结点和所述第二下拉结点均为第二电平信号；以及在所述上拉结点为第二电平信号时，控制所述第一下拉结点的信号为与时钟信号相同的信号、所述第二下拉结点的信号为与时钟阻碍信号相同的信号；
输出模块，用于在所述上拉结点的信号的控制下接通所述移位寄存器的控制信号输出端与时钟信号输入端；
第一下拉模块，用于在第一下拉结点的信号为第一电平信号时，接通上拉结点与第二电平信号输入端，并接通移位寄存器的控制信号输出端与第二电平信号输入端；
第二下拉模块，用于在第二下拉结点的信号为第一电平信号时，接通上拉结点与第二电平信号输入端，并接通移位寄存器的控制信号输出端与第二电平信号输入端；
当所述移位寄存器中的晶体管为N型晶体管时，第一电平信号为高电平信号，第二电平信号为低电平信号，第二电平信号输入端为低电平信号输入端；当所述移位寄存器中的晶体管为P型晶体管时，第一电平信号为低电平信号，第二电平信号为高电平信号，第二电平信号输入端为高电平信号输入端。
2.如权利要求1所述的移位寄存器，其特征在于，所述第一下拉模块包括第一晶体管M1和第二晶体管M2；
第一晶体管M1的栅极连接第一下拉结点，第一晶体管M1的第一极连接上拉结点，第一晶体管M1的第二极连接第二电平信号输入端；第二晶体管M2的栅极连接第一下拉结点，第二晶体管M2的第一极连接移位寄存器的控制信号输出端，第二晶体管M2的第二极连接所述第二电平信号输入端；
所述第一晶体管M1，用于在第一下拉结点的信号为第一电平信号时，接通上拉结点与第二电平信号输入端；所述第二晶体管M2，用于在第一下拉结点的信号为第一电平信号时，接通移位寄存器的控制信号输出端与第二电平信号输入端。
3.如权利要求1所述的移位寄存器，其特征在于，所述第二下拉模块包括第三晶体管M3和第四晶体管M4；
第三晶体管M3的栅极连接第二下拉结点，第三晶体管M3的第一极连接上拉结点，第三晶体管M3的第二极连接第二电平信号输入端；第四晶体管M4的栅极连接第二下拉结点，第四晶体管M4的第一极连接移位寄存器的控制信号输出端，第四晶体管M4的第二极连接所述第二电平信号输入端；
所述第三晶体管M3，用于在第二下拉结点的信号为第一电平信号时，接通上拉结点与第二电平信号输入端；所述第四晶体管M4，用于在第二下拉结点的信号为第一电平信号时，接通移位寄存器的控制信号输出端与第二电平信号输入端。
4.如权利要求1所述的移位寄存器，其特征在于，所述驱动模块包括上拉驱动模块和下拉驱动模块；
所述上拉驱动模块，用于在接收到的选择信号为第一电平信号时，控制所述上拉结点为第一电平信号，并向所述下拉驱动模块输出第一电平信号；并在接收到的选择信号由第一电平信号变为第二电平信号时，控制所述上拉结点为第一电平信号，并向所述下拉驱动模块输出第二电平信号；
所述下拉驱动模块，用于在所述上拉结点为第一电平信号，且接收到所述上拉驱动模块输出的第一电平信号时，控制所述第一下拉结点的信号和所述第二下拉结点的信号均为第二电平信号，并在所述上拉结点为第一电平信号，且接收到所述上拉驱动模块输出的第二电平信号时，控制所述第一下拉结点的信号和所述第二下拉结点的信号均为第二电平信号；以及在所述上拉结点的信号为第二电平信号、接收到的时钟信号为第二电平信号且时钟阻碍信号为第一电平信号时，控制第一下拉结点的信号为第二电平信号、第二下拉结点的信号为第一电平信号，并在所述上拉结点的信号为第二电平信号、接收到的时钟信号为第一电平信号且时钟阻碍信号为第二电平信号时，控制第一下拉结点的信号为第一电平信号、第二下拉结点的信号为第二电平信号。
5.如权利要求4所述的移位寄存器，其特征在于，所述移位寄存器为双向扫描移位寄存器，则所述上拉驱动模块包括正向扫描上拉驱动单元和反向扫描上拉驱动单元；
所述正向扫描上拉驱动单元，用于在接收到的正向扫描信号为第一电平信号且接收到的第一选择信号为第一电平信号时，控制所述上拉结点为第一电平信号，并向所述下拉驱动模块输出第一电平信号；并在接收到的正向扫描信号为第一电平信号且接收到的第一选择信号由第一电平信号变为第二电平信号时，控制所述上拉结点为第一电平信号，并向所述下拉驱动模块输出第二电平信号；
所述反向扫描上拉驱动单元，用于在接收到的反向扫描信号为第一电平信号且接收到的第二选择信号为第一电平信号时，控制所述上拉结点为第一电平信号，并向所述下拉驱动模块输出第一电平信号；并在接收到的反向扫描信号为第一电平信号且接收到的第二选择信号由第一电平信号变为第二电平信号时，控制所述上拉结点为第一电平信号，并向所述下拉驱动模块输出第二电平信号。
6.如权利要求4所述的移位寄存器，其特征在于，所述下拉驱动模块包括第一下拉驱动单元和第二下拉驱动单元；
所述第一下拉驱动单元，用于在所述上拉结点的信号为第一电平信号时，将所述第一下拉结点与第二电平信号输入端接通；并在所述上拉结点的信号为第二电平信号、接收到的时钟信号为第二电平信号且时钟阻碍信号为第一电平信号时，控制所述第一下拉结点的信号为第二电平信号，并在所述上拉结点的信号为第二电平信号、接收到的时钟信号为第一电平信号且时钟阻碍信号为第二电平信号时，控制所述第一下拉结点的信号为第一电平信号；
所述第二下拉驱动单元，用于在接收到所述上拉驱动模块输出的第一电平信号时，将所述第二下拉结点与第二电平信号输入端接通；并在接收到所述上拉驱动模块输出的第二电平信号、接收到的时钟信号为第二电平信号且时钟阻碍信号为第一电平信号时，控制所述第二下拉结点的信号第一电平信号，在接收到所述上拉驱动模块输出的第二电平信号、接收到的时钟信号为第一电平信号且时钟阻碍信号为第二电平信号时，控制所述第二下拉结点的信号第二电平信号。
7.如权利要求5所述的移位寄存器，其特征在于，所述正向扫描上拉驱动单元包括第五晶体管M5和第六晶体管M6；
第五晶体管M5的栅极接收第一选择信号，第五晶体管M5的第一极接收正向扫描信号，第五晶体管M5的第二极连接所述上拉结点；第六晶体管M6的第一极接收第一选择信号，第六晶体管M6的栅极接收正向扫描信号，第六晶体管M6的第二极向所述下拉驱动模块输出信号；
所述第五晶体管M5，用于在接收到的第一选择信号为第一电平信号时，控制所述上拉结点的信号为与正向扫描信号相同的信号；所述第六晶体管M6，用于在接收到的正向扫描信号为第一电平信号时，控制第六晶体管M6的第二极向所述下拉驱动模块输出与第一选择信号相同的信号。
8.如权利要求5所述的移位寄存器，其特征在于，所述反向扫描上拉驱动单元包括第七晶体管M7和第八晶体管M8；
第七晶体管M7的栅极接收第二选择信号，第七晶体管M7的第一极接收反向扫描信号，第七晶体管M7的第二极连接所述上拉结点；第八晶体管M8的第一极接收第二选择信号，第八晶体管M8的栅极接收反向扫描信号，第八晶体管M8的第二极向所述下拉驱动模块输出信号；
所述第七晶体管M7，用于在接收到的第二选择信号为第一电平信号时，控制所述上拉结点的信号为与反向扫描信号相同的信号；所述第八晶体管M8，用于在接收到的反向扫描信号为第一电平信号时，控制第八晶体管M8的第二极向所述下拉驱动模块输出与第二选择信号相同的信号。
9.如权利要求6所述的移位寄存器，其特征在于，所述第一下拉驱动单元包括第九晶体管M9、第十晶体管M10和第十一晶体管M11；
第九晶体管M9的栅极接收时钟信号，第九晶体管M9的第一极接收时钟信号，第九晶体管M9的第二极连接第一下拉结点；第十晶体管M10的栅极接收时钟阻碍信号，第十晶体管M10的第一极接收时钟信号，第十晶体管M10的第二极连接第一下拉结点；第十一晶体管M11的栅极连接上拉结点，第十一晶体管M11的第一极连接第一下拉结点，第十一晶体管M11的第二极连接第二电平信号输入端；第九晶体管M9的尺寸和第十一晶体管M11的尺寸之比为第一预设比例；
第九晶体管M9，用于在接收到的时钟信号为第一电平信号时开启，并在接收到的时钟信号为第二电平信号时关断；
第十晶体管M10，用于在接收到的时钟阻碍信号为第一电平信号时开启，并在接收到的时钟阻碍信号为第二电平信号时关断；
第十一晶体管M11，用于在上拉结点的信号为第一电平信号时，接通第一下拉结点与第二电平信号输入端；并在上拉结点的信号为第二电平信号时，断开第一下拉结点与第二电平信号输入端。
10.如权利要求6所述的移位寄存器，其特征在于，所述第二下拉驱动单元包括第十二晶体管M12、第十三晶体管M13和第十四晶体管M14；
第十二晶体管M12的栅极接收时钟信号，第十二晶体管M12的第一极接收时钟阻碍信号，第十二晶体管M12的第二极连接第二下拉结点；第十三晶体管M13的栅极接收时钟阻碍信号，第十三晶体管M13的第一极接收时钟阻碍信号，第十三晶体管M13的第二极连接第二下拉结点；第十四晶体管M14的栅极接收所述上拉驱动模块输出的信号，第十四晶体管M14的第一极连接第二下拉结点，第十四晶体管M14的第二极连接第二电平信号输入端；第十三晶体管M13的尺寸和第十四晶体管M14的尺寸之比为第二预设比例；
第十二晶体管M12，用于在接收到的时钟信号为第一电平信号时开启，并在接收到的时钟信号为第二电平信号时关断；
第十三晶体管M13，用于在接收到的时钟阻碍信号为第一电平信号时开启，并在接收到的时钟阻碍信号为第二电平信号时关断；
第十四晶体管M14，用于在接收到的所述上拉驱动模块输出的信号为第一电平信号时，接通第二下拉结点与第二电平信号输入端；并在接收到的所述上拉驱动模块输出的信号为第二电平信号时，断开第二下拉结点与第二电平信号输入端。
11.如权利要求1所述的移位寄存器，其特征在于，所述输出模块包括：第十五晶体管M15和电容C1；
第十五晶体管M15的栅极连接上拉结点，第十五晶体管M15的第一极接收时钟信号，第十五晶体管M15的第二极为移位寄存器的控制信号输出端；电容C1的一端连接上拉结点，电容C1的另一端连接第十五晶体管M15的第二极；
第十五晶体管M15，用于在上拉结点的信号为第一电平信号时，将接收到的时钟信号从移位寄存器的控制信号输出端输出；并在上拉结点的信号为第二电平信号时断开；
电容C1，用于存储上拉结点的信号。
12.一种栅极驱动装置，其特征在于，所述装置包括多级如权利要求5-11任一所述的移位寄存器；除第一级移位寄存器和最后一级移位寄存器之外，每一级移位寄存器接收自身的前一级移位寄存器输出的控制信号作为第一选择信号，并接收自身的后一级移位寄存器输出的控制信号作为第二选择信号；第一级移位寄存器接收第一初始触发信号作为第一选择信号，并接收第二级移位寄存器输出的控制信号作为第二选择信号；最后一级移位寄存器接收第二初始触发信号作为第二选择信号，最后一级移位寄存器接收自身的前一级移位寄存器输出的控制信号作为第一选择信号。
13.一种液晶显示装置，其特征在于，所述装置包括如权利要求12所述的栅极驱动装置。
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