CN103226979B - 一种双向移位寄存器单元、双向移位寄存器及显示装置 - Google Patents

Abstract

本发明公开了一种双向移位寄存器单元、双向移位寄存器及显示装置，该双向移位寄存器单元具有包括电容单元和TFT的上拉模块，所述电容单元的一端与本级输出节点连接，另一端与上拉节点连接，所述双向移位寄存器单元还包括能够在扫描方向不同时，互换作为预充电控制单元和复位控制单元的两个TFT，所述双向移位寄存器单元还包括一第一下拉模块，用于在下拉阶段拉低所述本级输出节点连接和上拉节点的电位，所述第一下拉模块包括在下拉阶段交替工作的第一下拉子模块和第二下拉子模块。本发明提高了双向移位寄存器单元的寿命。

Description

一种双向移位寄存器单元、双向移位寄存器及显示装置

技术领域

本发明涉及移位寄存器，特别是一种双向移位寄存器单元、双向移位寄存器及显示装置。

背景技术

集成栅极移位寄存器将栅极脉冲输出寄存器集成在面板上，从而节省了IC，降低了成本。集成栅极移位寄存器的实现方法有很多种，可以包含不同多个晶体管和电容，常用的有12T1C，9T1C，13T1C等结构。

一般而言，一个移位寄存器由多级移位寄存器单元组成，而每一级移位寄存器单元只是在极短的时间内输出一个高电平信号，而在其他时间都会输出低电平信号，通常为VSS信号。

现有技术的双向移位寄存器至少存在产品寿命较低的缺点，对此说明如下。

前面已经提到，每一级移位寄存器单元只是在极短的时间内输出一个高电平信号，而在其他时间都会输出低电平信号，为了保证移位寄存器单元输出低电平信号，则需要向上拉节点和输出节点输出低电平信号，通常为VSS。也就是说，向上拉节点和输出节点输出低电平信号的时间非常长，这个时间通常占到99％以上。

而同时，该VSS信号都是通过下拉晶体管输出，这就需要下拉晶体管处于高电平导通的状态，以输出VSS信号到上拉节点和输出节点。

从以上描述可以发现，下拉晶体管的栅极上长期处于高电平状态，这就会导致使得下拉晶体管比双向移位寄存器单元中的其他晶体管老化更快，缩短了产品的使用寿命。

发明内容

本发明实施例的目的在于提供一种双向移位寄存器单元、双向移位寄存器及显示装置，提高移位寄存器的寿命。

为了实现上述目的，本发明实施例提供了一种双向移位寄存器单元，所述移位移位寄存器单元具有包括电容单元和TFT的上拉模块，所述电容单元的一端与本级输出节点连接，另一端与上拉节点连接，所述双向移位寄存器单元还包括能够在扫描方向不同时，互换作为预充电控制单元和复位控制单元的至少两个TFT，所述双向移位寄存器单元还包括一第一下拉模块，用于在下拉阶段拉低所述本级输出节点连接和上拉节点的电位，所述第一下拉模块包括在下拉阶段交替工作的第一下拉子模块和第二下拉子模块。

上述的双向移位寄存器单元，其中，第一下拉子模块具有对应的第一下拉子节点，第二下拉子模块具有对应的第二下拉子节点，每一个下拉子模块包括：

第一TFT，源极与低电位输入节点连接，漏极与本级输出节点连接，栅极与对应的下拉子节点连接；

第二TFT，源极与低电位输入节点连接，漏极与上拉节点连接，栅极与对应的下拉节点连接；

所述双向移位寄存器单元还包括：

一拉高模块，用于在下拉阶段拉高所述第一下拉子节点和第二下拉子节点中的一个下拉子节点的电位；

对应于每一个下拉子节点对应设置的第一关联单元，用于在对应的下拉子节点处于高电平时，拉低另一个下拉子节点的电平；

上述的双向移位寄存器单元，其中，基于所述双向移位寄存器单元形成的移位寄存器中，相邻移位寄存器单元的第一下拉子节点相互连接，第二下拉子节点相互连接，且相邻移位寄存器单元的拉高模块与不同的下拉子节点连接，且输出高电平信号的时间相互错开。

上述的双向移位寄存器单元，其中，每一个第一关联单元均包括一TFT，源极与低电位输入节点连接，栅极与对应的下拉子节点连接，漏极与另一个下拉子节点。

上述的双向移位寄存器单元，其中，还包括：

对应于每一个下拉子节点设置的第二关联单元，用于在拉高节点处于高电位时拉低对应的下拉子节点的电位。

上述的双向移位寄存器单元，其中，还包括：

第三关联单元，用于在双向移位寄存器单元处于预充电阶段时，关闭所述拉高模块。

上述的双向移位寄存器单元，其中，第三关联单元包括一TFT，源极与低电位输入节点连接，栅极接收预充电阶段打开预充电TFT的控制信号，漏极输出所述低电位输入节点输出的低电平信号到所述拉高模块，以关闭所述拉高模块。

为了更好的实现上述目的，本发明实施例还提供了一种2N级双向移位寄存器，其中N大于1，包括第0级双向移位寄存器单元、第2N+1级双向移位寄存器单元，以及2N个利用上述的双向移位寄存器单元实现的位于第0级双向移位寄存器单元和第2N+1级双向移位寄存器单元之间的中间级移位寄存器单元。

上述的双向移位寄存器，其中，所述第0级双向移位寄存器单元和第2N+1级双向移位寄存器单元中的两个下拉子节点中的每一个对应设置有一个拉高模块，用于在下拉阶段拉高对应的下拉子节点的电位；所述第0级双向移位寄存器单元中的两个拉高模块输出高电平信号的时间相互错开，所述第2N+1级双向移位寄存器单元中的两个拉高模块输出高电平信号的时间相互错开。

为了更好的实现上述目的，本发明实施例还提供了一种显示装置，包括上述的双向移位寄存器。

本发明实施例具有如下有益效果：

本发明实施例的双向移位寄存器单元中，对本级输出节点连接和上拉节点的电位进行拉低的下拉模块包括下拉阶段交替工作的第一下拉子模块和第二下拉子模块，这样在下拉阶段的任意一个时间点，其中只有一个下拉子模块的TFT处于高电平导通状态，因此，相对于现有技术的双向移位寄存器单元中，每一个TFT在整个下拉阶段都处于高电平导通状态而言，本发明实施例的双向移位寄存器单元中，减少了下拉模块中的TFT处于高电平导通状态的时间，提高了TFT的寿命，也就提高了双向移位寄存器单元的寿命。

附图说明

图1表示本发明实施例的双向移位寄存器单元的结构示意图；

图2表示本发明实施例的双向移位寄存器单元组成双向移位寄存器是增加的SR0的结构示意图；

图3表示本发明实施例的双向移位寄存器单元组成双向移位寄存器是增加的SR2N+1的结构示意图；

图4表示本发明实施例的双向移位寄存器的结构及连接示意图；

图5表示本发明实施例的双向移位寄存器正向扫描时的时序示意图；

图6表示本发明实施例的双向移位寄存器逆向扫描时的时序示意图。

具体实施方式

本发明实施例的双向移位寄存器单元、双向移位寄存器及显示装置中，对本级输出节点连接和上拉节点的电位进行拉低的下拉模块包括下拉阶段交替工作的第一下拉子模块和第二下拉子模块，这样降低了每一个下拉子模块中的TFT在下拉阶段处于高电平导通的时间，提高了下拉子模块中的TFT的寿命，也就提高了双向移位寄存器单元的寿命。

在对本发明实施例进行进一步详细说明之前，先对本发明实施例涉及到的概念说明如下。

移位寄存器单元为例，其工作过程如下，其一般分为如下3个阶段：

预充电阶段，利用其他输出节点输出的高电平信号初步拉高PU节点的电平；

输出阶段，继续拉高的PU节点打开一个TFT，将高电平信号输出到本级输出节点，使得本级移位寄存器单元的输出节点输出高电平信号；

下拉阶段，在输出高电平信号之后，直至下一次预充电阶段到来之前，都需要拉低上拉节点和本级输出节点的电平。

在本发明的具体实施例中，该下拉阶段指的就是本次输出阶段和下一次预充电阶段之间的阶段。

本发明实施例提供了一种双向移位寄存器单元，所述移位移位寄存器单元具有包括电容单元和TFT的上拉模块，所述电容单元的一端与本级输出节点连接，另一端与上拉节点连接，所述双向移位寄存器单元还包括能够在扫描方向不同时，互换作为预充电控制单元和复位控制单元的至少两个TFT，所述双向移位寄存器单元还包括一第一下拉模块，用于在下拉阶段拉低所述本级输出节点连接和上拉节点的电位，所述第一下拉模块包括在下拉阶段交替工作的第一下拉子模块和第二下拉子模块。

本发明实施例的双向移位寄存器单元中，对本级输出节点连接和上拉节点的电位进行拉低的下拉模块包括下拉阶段交替工作的第一下拉子模块和第二下拉子模块，这样在下拉阶段的任意一个时间点，其中只有一个下拉子模块的TFT处于高电平导通状态，因此，相对于现有技术的双向移位寄存器单元中，每一个TFT在整个下拉阶段都处于高电平导通状态而言，本发明实施例的双向移位寄存器单元中，减少了下拉模块中的TFT处于高电平导通状态的时间，提高了TFT的寿命，也就提高了双向移位寄存器单元的寿命。

一般而言，拉低节点的电位可以通过多种方式进行，在本发明的具体实施例中，每一个下拉子单元都包括两个TFT，其中一个拉低PU节点的电位，另一个用于拉低本级输出节点的电位，即：在本发明的具体实施例中，第一下拉子模块具有对应的第一下拉子节点，第二下拉子模块具有对应的第二下拉子节点，每一个下拉子单元都包括：

第一TFT，源极与低电位输入节点连接，漏极与本级输出节点连接，栅极与对应的下拉子节点连接；

第二TFT，源极与低电位输入节点连接，漏极与上拉节点连接，栅极与对应的下拉节点连接。

此时，只需要保证在下拉阶段，第一下拉子节点和第二下拉子节点轮流处于高电平状态，则第一下拉子模块和第二下拉子模块中的第一TFT会轮流打开，而第一下拉子模块和第二下拉子模块中的第二TFT也会轮流打开，则保证了下拉子模块中的TFT在下拉阶段仅有部分时间处于高电平打开状态，减少了下拉模块中的TFT处于高电平导通状态的时间，提高了TFT的寿命，也就提高了双向移位寄存器单元的寿命。

在本发明的具体实施例中，保证第一下拉子节点和第二下拉子节点轮流处于高电平状态可以通过多种方式实现，说明如下：

<方式一>

针对第一下拉子节点和第二下拉子节点分别设置各自的拉高单元，在拉高阶段轮流向第一下拉子节点和第二下拉子节点输出高电平信号。

如针对第一下拉子节点设置的拉高单元按照如下模式输出电平信号：高-低-高-低-......，而针对第二下拉子节点设置的拉高单元则按照低-高-低-高-......的方式输出电平信号。

则在下拉阶段第一下拉子节点和第二下拉子节点仅有一个处于高电平状态，而且每一个时刻都有一个下拉子节点处于高电平状态，因此，能够保证PU节点和输出节点总是处于低电平，而第一下拉子模块和第二下拉子模块中的TFT是处于轮流打开的状态，提高了TFT的寿命。

<方式二>

在方式二中，在每一个移位寄存器单元中设置一个拉高单元，在下拉阶段拉高所述第一下拉子节点和第二下拉子节点中的一个下拉子节点的电位，同时设置对应于每一个下拉子节点对应设置的第一关联单元，用于在对应的下拉子节点处于高电平时，拉低另一个下拉子节点的电平。

这样，当其中一个下拉子节点处于高电平时，就拉低了另外一个下拉子节点的电位，实现了二者的交替工作。

而该第一关联单元都可以通过如下的TFT来实现，其源极与低电位输入节点连接，栅极与对应的下拉子节点连接，漏极与另一个下拉子节点。

这种方式下，只能保证其中一个下拉子节点处于高电平状态，因此，在本发明具体实施例中，为了减少拉高单元的数量，基于所述双向移位寄存器单元形成的移位寄存器中，相邻移位寄存器单元的第一下拉子节点相互连接，第二下拉子节点相互连接，且相邻移位寄存器单元的拉高模块与不同的下拉子节点连接，且输出高电平信号的时间相互错开。

这种方式下，以第n级和第n+1级双向移位寄存器单元为例，假定每一级双向移位寄存器单元中都包括下拉子节点A和B，其中第n级双向移位寄存器单元中的拉高模块与下拉子节点A连接，而第n+1级双向移位寄存器单元中的拉高模块与下拉子节点B连接，当第n级双向移位寄存器单元中的拉高模块输出高电平时，第n+1级双向移位寄存器单元处于低电平，此时：第n级和第n+1级双向移位寄存器单元中的下拉子节点A相互连接，因此都处于高电平，此时与该下拉子节点A对应的第一TFT和第二TFT在高电平控制下导通，分别输出低电平信号到本级输出节点和上拉节点。而此时与该下拉子节点B对应的第一TFT和第二TFT关断。

在下一时刻，当第n+1级双向移位寄存器单元中的拉高模块输出高电平时，第n级双向移位寄存器单元处于低电平，此时：由于第n级和第n+1级双向移位寄存器单元中的下拉子节点B相互连接，因此都处于高电平，此时与该下拉子节点B对应的第一TFT和第二TFT在高电平控制下导通，分别输出低电平信号到本级输出节点和上拉节点。而此时与该下拉子节点A对应的第一TFT和第二TFT关断。

因此上述方式下，每个双向移位寄存器单元中只需设置一套拉高模块，减少了拉高模块的数量，降低了成本。

在本发明的具体实施例中，第一下拉子模块和第二下拉子模块在下拉阶段交替工作可以是以帧为单位交替工作，也可以是以时钟周期T为单位交替工作，还可以是以其他时间间隔为单位交替工作，在此不一一描述。

应当理解是，第一下拉子模块和第二下拉子模块在下拉阶段交替工作，并不代表二者的工作时长相同，二者的工作时常也可以不同。

如假定在1000T的时间内，第一下拉模块和第二下拉子模块可以以如下各种方式交替工作：

第一下拉模块工作nT，第二下拉模块工作mT，第一下拉模块工作nT，第二下拉模块工作mT，......

第一下拉模块工作nT，第二下拉模块工作nT，第一下拉模块工作nT，第二下拉模块工作nT，......

当上拉节点处于高电位时，此时表明本级双向移位寄存器单元需要输出高电平信号，任何方式实现的双向移位寄存器单元都应该关闭拉低模块，而这种关闭方式各种各样，在本发明的具体实施例中，由于具有多个下拉子节点，因此对应于每一个下拉子节点都设置有第二关联单元，用于在拉高节点处于高电位时拉低对应的下拉子节点的电位。

以上的方案已经可以形成一个可以正常工作的双向移位寄存器单元。

但在预充电阶段，第一TFT可以打开，也可以不打开，但相对而言，如果第一TFT不打开具有更好的效果，因此在本发明的具体实施例中，为了提高双向移位寄存器单元的效果，本发明的具体实施例的双向移位寄存器单元还包括：

第三关联单元，用于在双向移位寄存器单元处于预充电阶段时，关闭所述拉高模块。

而上述的第三关联单元可以通过如下方式的TFT实现，其源极与低电位输入节点连接，栅极接收预充电阶段打开预充电TFT的控制信号，漏极输出所述低电位输入节点输出的低电平信号到所述拉高模块，以关闭所述拉高模块。

本发明实施例还提供一种2N级双向移位寄存器，其中N大于1，包括第0级双向移位寄存器单元、第2N+1级双向移位寄存器单元，以及2N个利用上述任意一项所述的双向移位寄存器单元实现的位于第0级双向移位寄存器单元和第2N+1级双向移位寄存器单元之间的中间级移位寄存器单元。

上述的双向移位寄存器中，所述第0级双向移位寄存器单元和第2N+1级双向移位寄存器单元中的两个下拉子节点中的每一个对应设置有一个拉高模块，用于在下拉阶段拉高对应的下拉子节点的电位；所述第0级双向移位寄存器单元中的两个拉高模块输出高电平信号的时间相互错开，所述第2N+1级双向移位寄存器单元中的两个拉高模块输出高电平信号的时间相互错开。

本发明实施例还提供一种显示装置，其特征在于，上述的双向移位寄存器。

下面结合更加详细的电路和信号时序来说明本发明实施例的双向移位寄存器的工作。

如图1所示，本发明实施例的第n级(假定为奇数级)双向扫描移位寄存器单元中，首先包括TFTT1和TFTT3，其中：T1的漏极和T3的漏极分别连接到扫描控制线V_F，V_R，它们的栅极分别连接到上一个奇数级的输出VOUT(n-2)和下一个奇数级的输出VOUT(n+1)，利用VOUT(n-2)和VOUT(n+1)作为预充电控制信号和复位控制信号。

此时在扫描方向不同时，修改信号V_F和V_R的电平，即可实现TFTT1和TFTT3作用的互换。

如V_F为高，而V_R为低时，则T1是作为预充电控制单元，T3是作为复位控制单元，而当V_R为高，而V_F为低时，T3是作为预充电控制单元，T1是作为复位控制单元。

同时，如图1所示，该奇数级双向扫描移位寄存器单元中还包括：TFTT4_1(即之前的第一TFT)、T5_1(即之前的第一TFT)、TFTT4_2(即之前的第二TFT)，T5_2(即之前的第二TFT)，T6，T7，T8，T9_2，T9_1，T10_2，T10_1，其中：

T4_1，T5_1的栅极分别与节点PD_P，PD_N相连，在下拉阶段，PD_P或PD_N交替处于高电平，交替导通T4_1，T5_1，输出低电平VSS到本级输出节点VOUT(n)。

T4_2，T5_2的漏极均连接到节点PU，栅极分别连接到节点PD_P，PD_N，源极均连接到VSS，用于在节点PD_P，PD_N交替处于高电平时，交替导通，输出低电平信号到PU节点。

T7的漏极以及T6的栅极和漏极均连接到交流信号线Vac1(及信号电平随着时间变化，可能是每一帧变化，也可能是每一帧内按时钟周期T变化，还可能是其他变化方式)，T6的源极与T7的栅极以及T8的漏极相连，T7的源极连接到节点PD_P(即下拉子节点)，而T8的栅极和源极分别到VOUT(n-2)和VSS。

以图1为例，T6和T7作为拉高模块，能够在下拉阶段拉高PD_P的电位。

上述结构中，当VOUT(n-2)为高电平时，此时对T2进行预充电，因此由作为第三关联单元的T8将T7的栅极放电至低电平VSS，从而Vac1的高电平将不会由T6，T7输出到节点PD_P，而当VOUT(n-2)为低电平时，T8关断，Vac1的高电平将由T6，T7输出到节点PD_P。

T9_2，T9_1作为对应于节点PD_P，PD_N设置的第一关联单元，T9_2，T9_1的栅极分别连接到节点PD_P，PD_N，漏极分别连接到PD_N，PD_P，源极均连接到VSS，它们的作用是当PD_P/PD_N为高电平时，由TFTT9_2/T9_1实现对节点PD_N/PD_P的放电。上述结构下，保证在同一时间，只有PD_P和PD_N仅有一个处于高电平，使得拉低PU节点的T4_2和T5_2仅有一个处于高电平状态，同时也使得拉低本级输出节点VOUT(n)的T4_1和T5_1仅有一个处于高电平状态，以提高TFT的寿命。

T10_2，T10_1作为对应于节点PD_P，PD_N设置第二关联单元，T10_2，T10_1的栅极均连接到节点PU，漏极分别连接到节点PD_P，PD_N，源极均连接到VSS，它们的作用是当节点PU为高电位时，表明本级输出节点VOUT(n)输出高电平信号，此时需要关闭T4_1、T5_1、T4_2以及T5_2，因此，将节点PD_P，PD_N放电至低电平VSS，关闭T4_1、T5_1、T4_2以及T5_2。

该奇数级双向扫描移位寄存器单元中还包括：T2以及电容C，T2以及电容C组成上拉模块，当节点PU为高电平时，由T2输出CLKA的高电平。

而同时，PD_P和PD_N与下一级偶数级双向扫描移位寄存器单元的PD_P和PD_N连接。

而偶数级的双向扫描移位寄存器单元与上述奇数级的双向扫描移位寄存器单元的不同之处仅在于：T6的栅极和T7的源极连接到Vac2信号，该Vac2信号和Vac1信号的高电平在时间上相互错开，且T7的漏极连接到PD_1。在此不做进一步详细描述。

在本发明的具体实施例中，上述的双向扫描移位寄存器单元形成双向扫描移位寄存器时，需要在双向扫描移位寄存器中增加两级，即SR0和SR2N+1.

如图2所示，为伪级SR0的电路结构，相对于图1给出的奇数级或者偶数级的电路结构，其增加了另外一组节点控制TFTT6_N，T7_N和T8_N，其中T8_N和T8_P的栅极与T1的栅极线STV相连，T7_N的源极与节点PD_N相连，T7_N的漏极和T6_N的栅极和源极均与Vac2相连。T6_N，T7_N，T8_N和T6_P，T7_P，T8_P能够实现在Vac1或Vac2为高电平时，使得节点PD_P或PD_N为高电平，从而能够使得对节点PU和输出端VOUT0进行轮流放电的过程。

其中，应该说明的是，为了图的清晰，其中包括多个节点VSS以及PD_N，但二者实际上是同一个节点。

图3给出了伪级SR2N+1的电路图，其整体连接结构上SR0基本一致，除了T1和T3的栅极分别连接到VOUT(2N)，STV以及输出端为VOUT(2N+1)外。

图4给出了本发明实施例的双向扫描移位寄存器的结构示意图。如图4所示，本发明实施例的双向扫描移位寄存器时钟控制信号线采用了4根线，即CLK1-CLK4，时钟控制信号线的增加降低了脉冲的出现频率，达到降低功耗的目的。

另外，本发明实施例的双向扫描移位寄存器中具有两条交流控制线Vac1，Vac2，其作用是在后续时刻，实现对移位寄存器单元在不同时间段(比如相邻的两帧时间)轮流放电的过程。V_F、V_R是控制正向以及逆向扫描的信号线。同时，本发明实施例的双向扫描移位寄存器中还具有上端的伪级SR0，下端的伪级SR2N+1，保证了器件的正常工作。从上端到下端，奇数级的控制节点PD_P，PD_N分别与偶数级的控制节点PD_P，PD_N相连，比如，SR1、SR2级中的控制节点PD_P，PD_N分别相连，SR3、SR4级中的控制节点PD_P，PD_N分别相连，...，SR2N-1、SR2N级中的控制节点PD_P，PD_D分别相连。

图5给出了上述双向扫描移位寄存器在正向扫描时的时序图。

其中假定了STV信号脉冲宽度，CLK1-CLK4的脉冲宽度以及叠加在CLK1和CLK4上的伪级脉冲DCLK宽度均为1H。在前1帧时间内，假设了Vac1，Vac2分别为高，低电平，V_F，V_R也分别为高，低电平。

结合图1-5，在Ts前一个时刻，STV为高电平，因此图2所示的伪级SR0中的T1开启，节点PU充电至高电平，使得T2开启，同时STV的高电平使得T8_2，T8_1开启，T7_2，T7_1的栅极与低电平VSS相连，故Vac1的高电平不会由T7_2输出到节点PD_P，同时由于T10_2，T10_1的栅极均与节点PU相连，这使得节点PD_P，PD_N分别由T10_2，T10_1放电至低电平VSS，因此T4_2，T4_1，T5_2，T5_1均关断。

在Ts时刻，叠加在CLK1上的伪级脉冲DCLK到来，经由T2输出到VOUT0，该高电平同时输入到SR1，SR2级中的T1的栅极，因此图4所示的SR1，SR2中的T2均开启，节点PU均充电至高电平，T2均开启，同时，由于T8的栅极与VOUT0相连，因T8也开启，这使得T7的栅极与低电平VSS相连，因此Vac1的高电平不会经由T7输出到节点PD_P，同时由于T10_2，T10_1的栅极均与节点PU相连，因此节点PD_P，PD_N均与低电平VSS相连，故T4_2，T4_1，T5_2，T5_1均关断。

在T0时间段，CLK3变为高电平，由前面知道，SR1中的T2开启，故该高电平经由T2输出到VOUT1，由图1所示的连接知道，该高电平输入到SR3中T1的栅极，使得SR3中的节点PU充电至高电平，T2开启，同时该级中的节点PD_P，PD_N变为低电平，T4_2，T4_1，T5_2，T5_1均关断。另外，由图4知道，该VOUT1高电平会反馈到图5所示的SR0中的T3的栅极，因此ST0中节点PU会被放电至低电平V_R。

在T1时间段，CLK4变为高电平，由前知道SR2中的T2开启，因此该高电平会经由T2输出到VOUT2，同样由图4的连接知道，该高电平输入到SR4中T1的栅极，使得SR4中的节点PU充电至高电平，T2开启，该级中节点PD_P，PD_N变为低电平，T4_2，T4_1，T5_2，T5_1均关断。这时，对于图2所示的SR0而言，由于节点PU被放电至低电平V_R，因此T10_2，T10_1均关断，Vac1的高电平会经由图1中的T6，T7输入到节点PD_P，故T4_2，T4_1均开启，对节点PU以及VOUT0放电，同时由于T9_2的栅极与节点PD_P相连，因此节点PD_N仍处于低电平VSS。

在T2时间段，CLK2变为高电平，由前知道，SR3中的T2开启，此高电平会经由T2输出到VOUT3，同样由图4的连接知道，该高电平输入到SR5中T1的栅极，使得SR5中的节点PU充电至高电平，T2开启，该级中节点PD_P，PD_N变为低电平，T4_2，T4_1，T5_2，T5_1均关断。同样由图4知道，VOUT3的高电平会输入到SR1中的T3的栅极，使得SR1中的节点PU放电至低电平V_R。类似前面SR0的分析，此时，在SR1中，Vac1的高电平会经由T7输出到节点PD_P，由于SR1，SR2中节点PD_P相连，因此SR1，SR2中T4_2，T4_1均开启对节点PU以及VOUT1，VOUT2放电，同时由于T9_2的栅极与节点PD_P相连，因此节点PD_N仍处于低电平VSS。

在T3时间段，CLK1变为高电平，由前知道，SR4中T2开启，该高电平会经由T2输出到VOUT4，同样由图4知道，该高电平输入到SR6中T1的栅极，使得SR6中的节点PU充电至高电平，T2开启，该级中节点PD_P，PD_N变为低电平，T4_2，T4_1，T5_2，T5_1均关断。同样由图4知道，VOUT4的高点平会输入到SR2中的T3的栅极，使得节点SR2中的节点PU放电至低电平V_R。类似前面的分析，在SR2中，Vac1的高电平会经由T7输出到节点PD_P，因此SR3，SR4中T4_2，T4_1均开启对节点PU以及VOUT3，VOUT4放电，同时由于T9_2的栅极与节点PD_P相连，因此节点PD_N仍处于低电平VSS。

在第一帧要结束的前一时间段，叠加在CLK4上的伪级脉冲会经由图3所示SR2N+1级中的T2输出到VOUT(2N+1)，该高电平同时输入到SR2N，SR2N-1级中的T3的栅极，使得这两级中的节点PU放电至低电平VSS。此时，前面所有级中奇数级Vac1的高电平会经由T7输入到节点PD_P，由于相邻的基数级中节点PD_P与偶数级中节点PD_P相连，因此奇数级与偶数级中的T4_2，T4_1均开启对节点PU以及每个输出端进行放电，由于T9_2的栅极与节点PD_P相连，因此节点PD_N仍处于低电平VSS。

在第二帧开始时，移位寄存器单元的时序图与第一帧相类似，但是所不同是，在第二帧时Vac2为高电平，Vac1为低电平，这时在后续时间段，每级的移位寄存器的持续放电是由偶数级中的Vac2的高电平经由T7输出到节点PD_N，由于相邻的基数级中节点PD_N与偶数级中节点PD_N相连，因此基数级与偶数级中T5_2，T5_1均开启对节点PU以及每个输出端进行放电，由于T9_1的栅极与节点PD_N，相连因此节点PD_P均处于低电平VSS。这样就实现了在相邻的两帧，TFTT4_2，T4_1，T9_2和T5_2，T5_1，T9_1，在Vac1或Vac2为高电平时，对控制节点PU以及各级的输出端进行轮流放电的过程。

图6给出的是双向扫描移位寄存器在逆向扫描时的时序图。在逆向扫描时，V_R为高电平，V_F为低电平，此时叠加在CLK4上的伪级脉冲信号首先由图3所示的SR2N+1输出，然后各个高电平脉冲依次由输出端VOUT(2N)，VOUT(2N-1)，VOUT(2N-2)，VOUT(N-2)，......输出，从而实现了逆向扫描。

相对于正向扫描过程，逆向扫描时各级的高电平是由T3输入到节点PU的，而正向扫描时，高电平是由T1输入到节点PU的。在逆向扫描时，同样实现了在相邻的两帧，TFTT4_2，T4_1，T9_2和T5_2，T5_1，T9_1，在Vac1或Vac2为高电平时，对控制节点PU以及各级的输出端进行轮流放电的过程。

注意，在图5和6给出的时序图是Vac1，Vac2的高电平持续时间是1帧时给出的，实际上Vac1或Vac2的高电平持续时间只需是脉冲的宽度的某个正整数倍，同时较一帧时间小，以及二者的相位始终相反时，就可以实现上述的TFTT4_2，T4_1，T9_2和T5_2，T5_1，T9_1对控制节点PU以及各级的输出端进行轮流放电的过程。此时的时序图不再赘述。

根据前面的图5以及图6时序分析知道，图3给出的移位寄存器电路图能够实现双向扫描功能，相对一般的移位寄存器连接结构，增加了时钟控制信号以及两根交流信号线，以及伪级SR0和SR2N+1，以及相邻的奇数级和偶数级中节点PD_P,PD_N相连，更重要的是，通过对移位寄存器单元以及伪级单元的电路改进设计，使得伪级单元以及两组下拉的TFTT4_2,T4_1,T9_2和T5_2,T5_1,T9_1，在不同时间段(比如说相邻的2帧时间)Vac1或Vac2为高电平时，对控制节点PU以及各级的输出端进行轮流放电，这样的设计降低了下拉TFTT4_2,T4_1,T9_2和T5_2,T5_1,T9_1的栅极偏压，提高了移位寄存器的稳定性及寿命。

以上说明对本发明而言只是说明性的，而非限制性的，本领域普通技术人员理解，在不脱离所附权利要求所限定的精神和范围的情况下，可做出许多修改、变化或等效，但都将落入本发明的保护范围内。

Claims (8)

1.一种双向移位寄存器单元，其特征在于，所述移位移位寄存器单元具有包括电容单元和TFT的上拉模块，所述电容单元的一端与本级输出节点连接，另一端与上拉节点连接，所述双向移位寄存器单元还包括能够在扫描方向不同时，互换分别作为预充电控制单元和复位控制单元的至少两个TFT，所述双向移位寄存器单元还包括一第一下拉模块，用于在下拉阶段拉低所述本级输出节点连接和上拉节点的电位，所述第一下拉模块包括在下拉阶段交替工作的第一下拉子模块和第二下拉子模块；

第一下拉子模块具有对应的第一下拉子节点，第二下拉子模块具有对应的第二下拉子节点，每一个下拉子模块包括：

第一TFT，源极与低电位输入节点连接，漏极与本级输出节点连接，栅极与对应的下拉子节点连接；

第二TFT，源极与低电位输入节点连接，漏极与上拉节点连接，栅极与对应的下拉节点连接；

所述双向移位寄存器单元还包括：

一拉高模块，用于在下拉阶段拉高所述第一下拉子节点和第二下拉子节点中的一个下拉子节点的电位；

对应于每一个下拉子节点对应设置的第一关联单元，用于在对应的下拉子节点处于高电平时，拉低另一个下拉子节点的电平；

所述双向移位寄存器单元形成的移位寄存器中，相邻移位寄存器单元的第一下拉子节点相互连接，第二下拉子节点相互连接，且相邻移位寄存器单元的拉高模块与不同的下拉子节点连接，且输出高电平信号的时间相互错开。

2.根据权利要求1所述的双向移位寄存器单元，其特征在于，每一个第一关联单元均包括一TFT，源极与低电位输入节点连接，栅极与对应的下拉子节点连接，漏极与另一个下拉子节点。

3.根据权利要求2所述的双向移位寄存器单元，其特征在于，还包括：

对应于每一个下拉子节点设置的第二关联单元，用于在拉高节点处于高电位时拉低对应的下拉子节点的电位。

4.根据权利要求3所述的双向移位寄存器单元，其特征在于，还包括：

第三关联单元，用于在双向移位寄存器单元处于预充电阶段时，关闭所述拉高模块。

5.根据权利要求4所述的双向移位寄存器单元，其特征在于，第三关联单元包括一TFT，源极与低电位输入节点连接，栅极接收预充电阶段打开预充电TFT的控制信号，漏极输出所述低电位输入节点输出的低电平信号到所述拉高模块，以关闭所述拉高模块。

6.一种2N级双向移位寄存器，其中N大于1，其特征在于，包括第0级双向移位寄存器单元、第2N+1级双向移位寄存器单元，以及2N个利用权利要求1-5中任意一项所述的双向移位寄存器单元实现的位于第0级双向移位寄存器单元和第2N+1级双向移位寄存器单元之间的中间级移位寄存器单元。

7.根据权利要求6所述一种双向移位寄存器，其特征在于，所述第0级双向移位寄存器单元和第2N+1级双向移位寄存器单元中的两个下拉子节点中的每一个对应设置有一个拉高模块，用于在下拉阶段拉高对应的下拉子节点的电位；所述第0级双向移位寄存器单元中的两个拉高模块输出高电平信号的时间相互错开，所述第2N+1级双向移位寄存器单元中的两个拉高模块输出高电平信号的时间相互错开。

8.一种显示装置，其特征在于，包括权利要求6或7所述的双向移位寄存器。