CN104659088A - 电荷库igbt顶端结构及制备方法 - Google Patents

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Abstract

本发明的各个方面提出了一种含有IGBT器件，它包括一个或多个沟槽栅极沉积在半导体衬底上方，以及一个第一导电类型的浮动本体区，沉积在两个相邻的沟槽栅极之间，以及半导体衬底和第二导电类型的重掺杂顶区之间。沉积在顶区上方的第一导电类型的本体区掺杂浓度，高于第一导电类型的浮动本体区掺杂浓度。要强调的是，本摘要必须使研究人员或其他读者快速掌握技术说明书的主旨内容，本摘要符合以上要求。应明确，本摘要将不用于解释或局限权利要求书的范围或意图。

Description

电荷库IGBT顶端结构及制备方法
技术领域
本发明主要涉及功率半导体器件，确切地说，本发明是关于用于绝缘栅双极晶体管(IGBT)的器件结构及其制备方法。
发明背景
绝缘栅双极晶体管(IGBT)是一种带有合成结构或复合结构(compositingstructure)的半导体功率器件，合成结构中譬如结合了金属‐氧化物‐半导体场效应晶体管(MOSFET)以及双极结型晶体管(BJT)。设计性能增强型IGBT，以获得高于MOSFET的电流密度，以及比BJT更快、更高效地开关性能以及更好地控制。另外，可以轻掺杂IGBT的漂流区，以提高闭锁性能。同时，由于轻掺杂漂流区承受了来自底部P集电极区的高级别载流子注入，形成传导模式，因此IGBT器件仍然可以具有良好的导电性。凭借轻松控制栅极电极、双极电流机制等MOSFET的性能以及开关时间较短、功率损耗较低等优点，IGBT器件可以广泛应用于高压和高功率应用方面。
配置和制备IGBT器件的传统技术，由于存在各种取舍关系，在进一步提高性能方面仍然遇到许多困难和局限。在IGBT器件中，传导损耗和断开开关损耗Eoff之间存在取舍。在额定电流处，传导损耗取决于集电极到发射极的饱和电压Vce(SAT)。当器件打开时，较多的载流子注入提高了器件的导电性，从而降低了传导损耗。然而，由于断开时清除注入的载流子所耗散的能量，较多的载流子注入也会使断开开关损耗较高。
饱和时(Vce(SAT))IGBT的集电极‐发射极电压及其击穿电压(VBD)之间存在另一种取舍。增加顶部注入时，可以提高Vce(SAT)，但是通常会降低击穿电压VBD。带有高密度深沟槽的IGBT器件能够克服这种取舍，但是很难制备这种小间距、高纵横比或称高深宽比沟槽的高密度器件。
近年来，研发出IGBT器件的不同结构。图1A表示一种传统的IGBT器件100A的剖面图。在图1A所示的示例中，N‐型的重掺杂层102A沉积在通道区103A下方，以及轻掺杂漂流区101A上方，以进一步增强顶部的载流子注入。然而，由于N‐型的重掺杂层102A的存在，这种器件具有较低的击穿电压和很高的Crss电容。这种IGBT器件的高Crss电容会减慢器件的开关速度，导致较高的开关能量损耗。
图1B表示具有沟槽屏蔽电极结构的平面栅极136的一种传统的IGBT器件剖面图。IGBT器件100B形成在具有第一导电类型的半导体衬底105(例如P型衬底105)中。第二导电类型的外延层110(例如N‐型的外延层110)位于P型衬底105上方。集电极120沉积在衬底底面上。在这种类型的器件中，屏蔽沟槽135‐S具有一个被电介质(例如氧化物)126包围的屏蔽电极137。器件100B中的带有屏蔽电极的屏蔽沟槽135‐S没有栅极电极部分。取而代之的是，平面栅极136沉积在平面栅极氧化物125‐P上，平面栅极氧化物125‐P使平面栅极136和半导体表面绝缘。屏蔽电极137连接到源极/发射极电压。在本例中，通道通常是水平的，位于本体区140上方，以及平面栅极136下方，从源极130(和可选的轻掺杂源极131)到N+型的重掺杂区145上方。由于制造带有单独电极的屏蔽沟槽135‐S比制造带有多个电极的屏蔽栅极沟槽结构更加简便，因此平面栅极的制备更为简单，使得制造本实施例也较为简便。屏蔽沟槽135‐S仍然对N+型的重掺杂区145提供电荷补偿，保持很高的击穿电压(BV)，以及很低的电容Crss，以便于快速、高效开关。然而图1B所示类型的器件会获得较低的Crss，并通过较低的Eon和Eoff损耗，增大注入，这需要深沟槽的密度很高。另外，N+型的重掺杂区145还会降低击穿电压。
图1C表示三维方向上带有局部窄台面结构的另一种IGBT的剖面图。在这种结构的栅极之间配置窄区域，可以提高注入增益效果。然而，这种器件需要复杂的设计和处理。这种设计和处理的一个示例可参见M.Sumitomo、J.Asai,H.Sakane、K.Arakawa、Y.Higuchi和M.Matsui等人在功率半导体器件和集成电路2012年度国际论坛上发表的论文(2012,第17页)《带有局部窄台面结构的低损耗IGBT(PNM‐IGBT)》。
有必要研发一种IGBT结构，无需高密度深沟槽或复杂的设计/处理，就能降低成本、提高性能，同时不会牺牲击穿。
发明内容
本发明提供了一种绝缘栅双极晶体管(IGBT)器件，其中，包括：一个衬底，包括一个第一导电类型的半导体底层以及一个第二导电类型的半导体顶层；一个或多个沟槽栅极，每个沟槽栅极都形成在沉积在衬底上方相应的沟槽中，其中在沟槽的每个边上都有一个栅极绝缘物，并用多晶硅填充；一个第一导电类型的浮动本体区，沉积在两个相邻的沟槽栅极之间以及衬底上方；一个第二导电类型的顶区，就在两个相邻的沟槽栅极之间以及浮动本体区上方，其中第二导电类型的顶区为重掺杂；以及一个第一导电类型的本体区，沉积在两个相邻的沟槽栅极之间以及顶区上方，其中第一导电类型的浮动本体区的掺杂浓度低于第一导电类型的本体区掺杂浓度。
上述的IGBT器件，其中，第一导电类型为P‐型，第二导电类型为N‐型。
上述的IGBT器件，其中，第一导电类型为N‐型，第二导电类型为P‐型。
上述的IGBT器件，其中，沟槽栅极的底部触及半导体顶层。
上述的IGBT器件，其中，一个或多个沟槽栅极垂直延伸的深度约为5至10微米，间距约为3至15微米。
上述的IGBT器件，其中，任意相邻的两个沟槽之间的间距和该等沟槽的深度比大致可以在0.5至3这个范围内。
上述的IGBT器件，其中，第一导电类型的浮动本体区的掺杂浓度约为1e16cm‐3。
上述的IGBT器件，其中，第二导电类型的顶区掺杂浓度约在5e16cm‐3至5e17cm‐3范围内。
上述的IGBT器件，其中，第一导电类型的本体区的掺杂浓度约在1e17cm‐3至1e18cm‐3范围内。
上述的IGBT器件，其中，浮动本体区底部的深度接近于沟槽中多晶硅的底部，但在多晶硅底部之上。
上述的IGBT器件，其中，第一导电类型的浮动本体区的厚度约为1微米或以上。
上述的IGBT器件，其中，还包括一个沉积在半导体衬底上方的平面栅极，其中当IGBT器件接通和/或断开时，平面栅极起控制作用。
上述的IGBT器件，其中，至少一个沟槽栅极在其顶部延伸，以连接到平面栅极。
上述的IGBT器件，其中，还包括一个第二导电类型的源极区，沉积在第一导电类型的本体区上方，其中源极区为重掺杂，掺杂浓度范围约为1e20cm‐3以上。
上述的IGBT器件，其中，还包括一个第二导电类型的轻掺杂源极区，沉积在重掺杂源极区和一个平面栅极之间。
同时本发明还提供了一种用于制备IGBT器件的方法，其中，包括：制备衬底，包括第一导电类型的半导体底层和第二导电类型的半导体顶层，半导体顶层位于半导体底层上方；为沟槽栅极制备一个或多个沟槽，其中在每个沟槽的边上都有一个栅极绝缘物，并用多晶硅填充，其中沟槽垂直延伸到半导体顶层中；在两个相邻的沟槽之间以及衬底上方，制备一个第一导电类型的浮动本体区，其中浮动本体区底部的深度接近于沟槽中多晶硅的底部，但是在多晶硅底部上方；在浮动本体区上方制备一个第二导电类型的顶区，其中第二导电类型的顶区为重掺杂；并且在顶区上方制备一个第一导电类型的本体区，其中第一导电类型的浮动本体区的掺杂浓度低于第一导电类型的本体区掺杂浓度。
正是在这一前提下，提出了本发明的实施例。
附图说明
图1A至1C表示三种不同结构的传统的IGBT器件的剖面图。
图2A表示依据本发明的一个方面的实施例，一种IGBT器件的剖面图。
图2B表示依据本发明的一个方面的实施例，IGBT器件的掺杂结构图。
图3A表示依据本发明的一个方面的实施例，IGBT器件在三维方向上的剖面图。
图3B表示图3A的剖面图。
图4表示依据本发明的一个方面的实施例，IGBT器件的剖面图。
图5A‐5C表示依据本发明的一个方面的实施例，IGBT器件的制备工艺剖面图。
具体实施方式
尽管为了解释说明，以下详细说明包含了许多具体细节，但是本领域的技术人员应明确以下细节的各种变化和修正都属于本发明的范围。因此，提出以下本发明的典型实施例，并没有使所声明的方面损失任何普遍性，也没有提出任何局限。
在以下详细说明中，参照附图，表示本发明可以实施的典型实施例。就这一点而言，根据图中所示方向，使用“顶部”、“底部”、“正面”、“背面”、“向前”、“向后”等方向术语。由于本发明实施例的零部件，可以位于各种不同方向上，因此所用的方向术语仅用于解释说明，不用于局限。应明确，无需偏离本发明的范围，就能实现其他实施例，做出结构或逻辑上的变化。因此，以下详细说明不用于局限，本发明的范围应由所附的权利要求书限定。
另外，本文中的浓度、数量以及其他数据都在范围格式中表示。要理解的是，此范围格式的目的仅仅为了方便简洁，应被灵活理解为不仅包括明确列出的范围极限值，而且还包括所有的独立数值或范围内所包含的子范围，也就是说每个数值和子范围都明确列出。例如，1nm左右至200nm左右的厚度范围，应认为不仅包括1nm左右和200nm左右明确列出的极限值，还包括单独的数值，包括但不限于2nm、3nm、4nm以及子范围，例如10nm至50nm、20nm至100nm等都在所指的范围内。
在下文中，第一导电类型通常为P型，第二导电类型为N型。然而，要注意的是，使用相同的工艺，相反的导电类型，可以制备出类似的器件。确切地说，本发明的各个方面包括与文中所述类似的实施例，其中N型代替了P型，反之亦然。
依据本发明的一个方面，绝缘栅双极晶体管(IGBT)器件包括一个衬底，衬底含有第一导电类型的半导体底层以及第二导电类型的半导体顶层，一个或多个沟槽栅极都形成在沉积在衬底上方相应的沟槽中，第一导电类型的浮动本体区沉积在两个相邻的沟槽栅极之间以及衬底上方，一个第二导电类型的重掺杂顶区沉积在两个相邻的沟槽栅极之间以及浮动本体区上方，一个第一导电类型的本体区沉积在两个相邻的沟槽栅极之间以及顶区上方。在沟槽的每个边缘都配有一个栅极绝缘物，并用多晶硅填充。第一导电类型的浮动本体区的掺杂浓度低于第一导电类型的本体区的掺杂浓度。
依据本发明的一个方面，一种制备绝缘栅双极晶体管(IGBT)器件的方法包括制备一个衬底，衬底含有第一导电类型的半导体底层以及位于半导体底层上方的第二导电类型的半导体顶层，并且为沟槽栅极制备至少一个或多个沟槽，在沟槽的每个边缘都有一个栅极绝缘物，并用多晶硅填充，在两个相邻的沟槽之间以及衬底上方，制备一个第一导电类型的浮动本体区，在浮动本体区上方制备一个第二导电类型的重掺杂顶区，并且在顶区上方制备一个第一导电类型的本体区。第一导电类型的浮动本体区的掺杂浓度低于第一导电类型的本体区的掺杂浓度。
图2A表示依据本发明的一个方面的实施例，具有配置了电荷库(chargereservoir)的IGBT器件的剖面图。IGBT器件200形成在第一导电类型的半导体衬底(例如P型衬底)210中。第二导电类型的外延层(例如N‐型的外延层)220位于P型衬底210或该外延层220位于该P型的底部衬底上方。还可选择，由于P型衬底210和外延层220都具有单晶结构，因此可以一起称作半导体衬底。外延层220通常称为半导体顶层，在作为集电极区的衬底210上方作为漂流区或称漂移区(drift region)。根据所需的击穿电压，作为漂流区的外延层220的掺杂浓度在1e13cm‐3至1e15cm‐3范围内。作为漂流区的外延层220的掺杂浓度越低，击穿电压就越高。在一个实施例中，IGBT器件200为垂直型的IGBT器件，其中集电极(图中没有表示出)沉积或设置在衬底底面上，发射极262沉积或设置在衬底顶面上。
图2A所示的IGBT器件200包括多个沟槽栅极250，在作为漂流区的外延层220中垂直向下延伸。多个沟槽栅极250中的每个沟槽栅极都形成在相应的沟槽结构中。沟槽结构在沟槽的每个边缘上都带有栅极绝缘物(例如覆盖在沟槽底部和侧壁上的栅极氧化物252)，并且沟槽全部用多晶硅填充。确切地说，沟槽垂直向下延伸到距离外延层220顶部5至10微米左右的深度范围内。相邻两个栅极沟槽之间的间距在3至15微米左右的范围内，最好是在5至10微米之间，6至8微米范围内更佳。作为一个可选的示例，相邻两个沟槽之间的间距与某一个任意选择的沟槽的深度之比约在0.5至3的范围以内。作为一可选的示例，沟槽宽度约在1至3微米之间。对于本发明所述的IGBT器件来说，沟槽附近用于将栅极250绝缘的栅极氧化物252的厚度范围在400至1500埃之间。
图2A所示的IGBT器件200还包括一个第一导电类型的浮动本体区(例如P‐型浮动本体区)230，设置在作为漂流区的外延层220上方和每相邻两个沟槽栅极250之间的区域。也可以理解为P‐型浮动本体区230设置在相邻的两个内置有沟槽栅极250的沟槽之间。P‐型浮动本体区230的厚度约为1微米或以上。P‐型浮动本体区230的底部最好靠近栅极250的底部，但在沟槽栅极250的底部上方。作为一个可选的示例，P‐型浮动本体区230的底部和栅极250的底部之间的深度差约为1微米以下。P‐型浮动本体区230的掺杂浓度约在1e16cm‐3至5e17cm‐3的范围内，低于P‐型本体区260的掺杂浓度(下文将详细介绍)。IGBT器件200还包括一个第二导电类型的顶层的(例如N+型的浮动本体区)浮动本体区240，在P‐型浮动本体区230上方以及沟槽栅极250之间。也可以理解为N+型的浮动本体区240设置在相邻的两个内置有沟槽栅极250的沟槽之间。N+型的浮动本体区240的掺杂浓度在5e16cm‐3至5e17cm‐3范围内。由于N+型浮动本体区240被它下方的P‐型浮动本体区230和它两边沟槽栅极250完全绝缘，从而可以作为电荷库。利用重掺杂N+型的浮动本体区240，可以提高顶部注入效率。
在N+型的浮动本体区240上方，第一导电类型的本体区(例如P型本体区)260在每两个沟槽栅极250之间的区域，作为发射极区。也即P‐型本体区260设置在相邻的两个内置有沟槽栅极250的沟槽之间。上面的P‐型本体区260的理想深度约为沟槽深度的10％至40％。P‐型本体区260的掺杂浓度高于P‐型浮动本体区230的掺杂浓度。作为示例，P‐型本体区260的掺杂浓度在1e17cm‐3至1e18cm‐3范围内。图2A所示的IGBT器件还包括一个第二导电类型的源极区270(例如N‐型源极区)，位于半导体衬底顶面附近的P‐型本体区260上方。源极区270为重掺杂，其掺杂浓度在1e20cm‐3以上。发射极262沉积或设置在半导体衬底顶面上的绝缘层265上，发射极262电连接到源极区270和P‐型本体区/发射极区260。IGBT器件的沟槽栅极250具有两个栅极部分250‐1和250‐2。栅极部分250‐1形成在多晶硅的沟槽栅极250和P‐型本体区260之间，其他的如另一个栅极部分250‐2形成在多晶硅的沟槽栅极250和P‐型浮动本体区230之间。精心设计P‐型本体区260和P‐型浮动本体区230的掺杂浓度，确保栅极部分250‐1的阈值电压(Vth)高于250‐2。因此，当器件接通或断开时，栅极部分250‐1起控制作用。
图2B表示依据本发明的一个方面的实施例，示出了IGBT器件的掺杂结构或形貌的示例图。X轴表示掺杂浓度，Y轴表示半导体衬底的深度。例如，深度为5至6微米左右，实线出现一个掺杂浓度峰值，对应于P‐型浮动本体区230。
图3A表示第三维度上的IGBT器件300立体剖面图，其中平面栅极280位于半导体衬底上方。通过电性连接平面栅极280和沟槽栅极250，形成IGBT器件的栅极电极。平面栅极280的阈值电压Vth应高于沟槽栅极250，并且当器件接通和断开时，起到控制作用。此外，IGBT器件300还增加了一个轻掺杂N‐型源极区270L，位于重掺杂N‐型源极区270H和平面栅极280的起始部位之间。作为示范但非限制，例如轻掺杂N‐型源极区270L大体上可以设置在平面栅极280的一个侧缘附近的位置和重掺杂N‐源极区270H之间，平面栅极280也可以在水平方向上略微延伸到源极区270H之上。轻掺杂源极区270L提供额外的串联电阻，在电流流动时提高电压降，导致发射极反偏置。在正常工作电流下，该电压降很低，并且可以忽略。在高电流下，例如发生短路时，电压降会变得很高，从而使饱和电流密度(Jsat)显著降低，提高器件承受短路电流的能力。这样可以允许晶胞间距设计得很小，同时保持很低的饱和电流密度Jsat。图3B表示在二维方向上，IGBT器件300的剖面图。
图4表示依据本发明的一个方面的实施例，示出了IGBT器件400的剖面图。IGBT器件400与图3B所示的IGBT器件300类似，并且还包括一个沟槽栅极250P，位于平面栅极280下方，以及发射极区260(即P‐型本体区)之间。作为示范而非限制，例如一个额外的沟槽设置在内置沟槽栅极250的相邻两个沟槽之间，并位于平面栅极280下方，从而将该额外的沟槽栅极250P设置在该额外的沟槽之中。沟槽栅极250P在其顶部向上延伸，以便连接到图4所示的平面栅极280。在这种情况下，多晶硅的沟槽栅极250可以连接到栅极电极或发射极电极，以便调节器件的Crss，满足不同开关速度的要求。
本发明所述的IGBT器件与传统的IGBT器件相比，具有许多优势。对于不含浮动P本体230的沟槽IGBT器件来说，由于击穿电压对P‐型本体区/发射极区下方的N+型掺杂区的掺杂级别非常敏感，因此在Vce(SAT)和击穿电压之间存在一种基本的取舍关系。通过增大P‐型本体区下方的N+型掺杂区掺杂级别，以及提高顶端的注入效率，可以获得很低的Vce(SAT)。然而，P‐型本体区下方的N‐型掺杂区掺杂级别越高，器件的击穿电压就会越低。对于本发明所述的IGBT器件，P‐型浮动本体区230隔离了P‐型浮动本体区上方的N+型浮动本体区240，为N+型浮动本体区240提供了电荷平衡以及良好的电场屏蔽。在反偏压下，栅极部分250‐1和250‐2之间的N+型浮动本体区240的侧壁会在很低的反向电压下耗尽，使得P‐型浮动本体区230和P本体260穿通/导通。因此，P‐型本体区260的结和N+型浮动本体区240之间的电压降，会在低于结的临界场的电场下自钳制。雪崩击穿只会发生在P‐型浮动本体区230和N‐型漂流的外延层220之间的结处。因此，IGBT的击穿电压对于N+型浮动本体区240的掺杂浓度并不敏感。对于相同的额定击穿电压，在本发明所述的IGBT器件中，P‐型本体区260下方的N+型浮动本体区240的掺杂级别，可以比传统IGBT器件P‐型本体区下方的N‐型掺杂区的掺杂级别高5至10倍。
依据本发明所述的IGBT结构，通过在栅极沟槽之间的P‐型浮动本体区，可以简化结构和制备。由于P‐型浮动本体区230和沟槽结构为N+型浮动本体区240提供良好的屏蔽，因此无需高密度沟槽，栅极沟槽间距也可以更宽。另外，只需制备一个沟槽，进行一次栅极氧化和一次多晶硅填充工艺，简化了制备过程。
由于N+型浮动本体区240的掺杂较高，从而提高了顶部的注入效率，P‐型本体区下方的载流子浓度就比在开启基态(on‐state)时传统的IGBT器件高5至10倍。除此之外，形成在P‐型本体区260侧壁上的垂直通道，在栅极偏压下，将N+型浮动本体区240通过垂直栅极通道短接至发射极电势。在这种情况下，P型衬底210、N‐型漂流的外延层220、P‐型浮动本体区230以及N+型浮动本体区240就会形成一个可控硅整流器结构。可控硅整流器结构和很高的顶端注入增益，有助于显著降低Vcesat，使其远低于传统的IGBT器件。
虽然本发明所述的IGBT器件在基态时表现出了可控硅整流器I‐V曲线，但是器件的正向I‐V性能没有像可控硅整流器那样有快速返回。通常来说，当可控硅整流器接通时，在IV曲线上都有一个快速返回。也就是说，电压一开始升高，然后快速回落。对于本发明所述的IGBT器件来说，当器件接通时，IGBT器件的电压升高，却没有快速回落。当加载正向栅极偏压(通常为15V)接通器件时，在栅极部分250‐2会形成两个反转通道，该通道将N+型浮动本体区240电性连接到N‐型漂流的外延层220。当集电极电压从0V开始升高时，电流只能流经P‐型浮动本体区230侧壁上的反转通道，器件会像传统IGBT器件那样打开。随着总电流的增大，P‐型浮动本体区230和N+型浮动本体区240之间的电压差升高，越来越多的电流逐渐流至P‐型浮动本体区230的中心，使器件更像一个可控硅整流器。
此外，本发明所述的IGBT器件具有良好的饱和电流，这对于器件耐受短路电流的能力十分重要。当集电极的电压增大时，N+型浮动本体区240的电势升高，当N+型浮动本体区240的电势高于250上的栅极偏压时，在N+型浮动本体区240的侧壁上形成耗尽层，从而使得P‐型浮动本体区230和P‐型本体区260穿通，为空穴电流形成一个通路。通过这个通路，流入P‐型浮动本体区230的空穴将进入P‐型本体区260，使得进入N+型浮动本体区240的电流受到限制，器件就像传统的IGBT器件那样出现饱和。
图5A‐5C表示本发明所述的IGBT器件500一种可能的制备方法。图5A表示初始的半导体衬底，包括一个第一导电类型的半导体底层510(例如P‐型衬底)以及一个与第一导电类型相反的第二导电类型的半导体层520(例如N‐外延层)，半导体层520位于半导体底层510上方。例如可以通过外延生长或离子注入等方式，形成第一导电类型的半导体层530和第二导电类型的半导体层540。半导体层530在半导体层520上方而半导体层540则在半导体层530上方。例如利用离子注入，第一导电类型的半导体层530的P‐型掺杂物可以是硼或BF2，第二导电类型的半导体层540的N‐型掺杂物可以是磷、砷或锑，以上仅作为示例，并不作为局限。
在图5B中，通过对半导体层540和半导体层530进行刻蚀以形成沟槽，轻微刻蚀到半导体层520中，沟槽贯穿半导体层530、540并且其底部略微延伸到半导体层520中。然后，用电介质(例如氧化物552)内衬沟槽，以将沟槽底部和侧壁进行覆盖。在氧化物沉积过程中，形成栅极氧化物552。然后，在沟槽中填充栅极电极材料(例如多晶硅)，形成栅极电极。还可选择，在沉积栅极电极材料之后，通过离子注入，形成P‐型半导体层530和N‐型半导体层540，例如在沟槽之间的半导体层520上方形成P‐型半导体层530和N‐型半导体层540。
如图5C所示，在N‐型半导体层540上方形成P‐型本体区560和源极区570(例如通过离子注入方式形成本体区和源极区)。在一些可选实施例中，在半导体衬底的顶面上形成有发射极562，发射极562例如可以位于半导体衬底的顶面之上的钝化层或绝缘层上方，发射极562通过其设于钝化层或绝缘层中的开口内的金属部分而电接触源极区570和P‐型本体区560。此外还形成有一个栅极电极(图中没有表示出)，来电连接到沟槽栅极550。集电极(图中没有表示出)可以形成在半导体底层510的底面上。鉴于IGBT器件的各电极的制备方式已经被本领域的技术人员所熟知，所以本发明没有详细对其予以赘述。
尽管以上是本发明的较佳实施例的完整说明，但是也有可能使用各种可选、修正和等效方案。因此，本发明的范围不应局限于以上说明，而应由所附的权利要求书及其全部等效内容决定。本方法中所述步骤的顺序并不用于局限进行相关步骤的特定顺序的要求。任何可选件(无论首选与否)，都可与其他任何可选件(无论首选与否)组合。在以下权利要求中，除非特别声明，否则不定冠词“一 个”或“一种”都指下文内容中的一个或多个项目的数量。除非在指定的权利要求中用“意思是”特别指出，否则所附的权利要求书应认为是包括意义及功能的限制。

Claims (16)

1.一种绝缘栅双极晶体管(IGBT)器件，其特征在于，包括：
一个衬底，包括一个第一导电类型的半导体底层以及一个第二导电类型的半导体顶层；
一个或多个沟槽栅极，每个沟槽栅极都形成在沉积在衬底上方相应的沟槽中，其中在沟槽的每个边上都有一个栅极绝缘物，并用多晶硅填充；
一个第一导电类型的浮动本体区，沉积在两个相邻的沟槽栅极之间以及衬底上方；
一个第二导电类型的顶区，就在两个相邻的沟槽栅极之间以及浮动本体区上方，其中第二导电类型的顶区为重掺杂；以及
一个第一导电类型的本体区，沉积在两个相邻的沟槽栅极之间以及顶区上方，其中第一导电类型的浮动本体区的掺杂浓度低于第一导电类型的本体区掺杂浓度。
2.权利要求1所述的IGBT器件，其特征在于，第一导电类型为P型，第二导电类型为N型。
3.权利要求1所述的IGBT器件，其特征在于，第一导电类型为N型，第二导电类型为P型。
4.权利要求1所述的IGBT器件，其特征在于，沟槽栅极的底部触及半导体顶层。
5.权利要求1所述的IGBT器件，其特征在于，一个或多个沟槽栅极垂直延伸的深度为5至10微米，间距为3至15微米。
6.权利要求1所述的IGBT器件，其特征在于，任意两相邻沟槽之间的间距和沟槽深度比为0.5至3。
7.权利要求1所述的IGBT器件，其特征在于，第一导电类型的浮动本体区的掺杂浓度为1e16cm‐3。
8.权利要求1所述的IGBT器件，其特征在于，第二导电类型的顶区掺杂浓度在5e16cm‐3至5e17cm‐3范围内。
9.权利要求1所述的IGBT器件，其特征在于，第一导电类型的本体区的掺杂浓度在1e17cm‐3至1e18cm‐3范围内。
10.权利要求1所述的IGBT器件，其特征在于，浮动本体区底部的深度接近于沟槽中多晶硅的底部，但在多晶硅底部之上。
11.权利要求1所述的IGBT器件，其特征在于，第一导电类型的浮动本体区的厚度为1微米或以上。
12.权利要求1所述的IGBT器件，其特征在于，还包括一个沉积在半导体衬底上方的平面栅极，其中当IGBT器件接通和/或断开时，平面栅极起控制作用。
13.权利要求12所述的IGBT器件，其特征在于，至少一个沟槽栅极在其顶部延伸，以连接到平面栅极。
14.权利要求1所述的IGBT器件，其特征在于，还包括一个第二导电类型的源极区，沉积在第一导电类型的本体区上方，其中源极区为重掺杂，掺杂浓度范围为1e20cm‐3以上。
15.权利要求14所述的IGBT器件，其特征在于，还包括一个第二导电类型的轻掺杂源极区，沉积在重掺杂的源极区和一平面栅极之间。
16.一种用于制备IGBT器件的方法，其特征在于，包括：
制备一衬底，包括第一导电类型的半导体底层和第二导电类型的半导体顶层，半导体顶层位于半导体底层上方；
为沟槽栅极制备一个或多个沟槽，其中在每个沟槽的边上都有一个栅极绝缘物，并用多晶硅填充，其中沟槽垂直延伸到半导体顶层中；
在两个相邻的沟槽之间以及衬底上方，制备一个第一导电类型的浮动本体区，其中浮动本体区底部的深度接近于沟槽中多晶硅的底部，但是在多晶硅底部上方；
在浮动本体区上方制备一个第二导电类型的顶区，第二导电类型的顶区为重掺杂；并且
在顶区上方制备一个第一导电类型的本体区，第一导电类型的浮动本体区的掺杂浓度低于第一导电类型的本体区掺杂浓度。
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