CN113838917B - 一种三维分离栅沟槽电荷存储型igbt及其制作方法 - Google Patents

一种三维分离栅沟槽电荷存储型igbt及其制作方法 Download PDF

Info

Publication number
CN113838917B
CN113838917B CN202111116191.4A CN202111116191A CN113838917B CN 113838917 B CN113838917 B CN 113838917B CN 202111116191 A CN202111116191 A CN 202111116191A CN 113838917 B CN113838917 B CN 113838917B
Authority
CN
China
Prior art keywords
type
layer
region
charge storage
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202111116191.4A
Other languages
English (en)
Other versions
CN113838917A (zh
Inventor
张金平
朱镕镕
涂元元
李泽宏
张波
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
University of Electronic Science and Technology of China
Original Assignee
University of Electronic Science and Technology of China
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by University of Electronic Science and Technology of China filed Critical University of Electronic Science and Technology of China
Priority to CN202111116191.4A priority Critical patent/CN113838917B/zh
Publication of CN113838917A publication Critical patent/CN113838917A/zh
Application granted granted Critical
Publication of CN113838917B publication Critical patent/CN113838917B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7398—Vertical transistors, e.g. vertical IGBT with both emitter and collector contacts in the same substrate side
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thyristors (AREA)

Abstract

本发明涉及一种三维分离栅沟槽电荷存储型IGBT及其制作方法，属于功率半导体器件技术领域。本发明在传统的CSTBT基础上引入P型埋层和与发射极金属等电位的分离栅电极，通过电荷补偿有效的消除N型电荷存储层的掺杂浓度对器件击穿特性的影响，同时可以通过提高N型电荷存储层的掺杂浓度来减小导通压降。本发明将栅电极和分离栅电极放置在同一个沟槽中，并使栅电极沿Z轴方向间隔式排列，一方面可以减小沟道密度，另一方面可以在元胞中形成寄生PMOS结构，有利于减小饱和电流密度，改善短路安全工作区；同时减小栅电容和栅电荷，降低器件开关损耗，进而改善正向导通压降Vceon和关断损耗Eoff之间的折中关系，另外，还有利于改善电流均匀性，提高器件可靠性。

Description

一种三维分离栅沟槽电荷存储型IGBT及其制作方法
技术领域
本发明属于功率半导体器件技术领域，具体涉及一种三维分离栅沟槽电荷存储型IGBT及其制作方法。
背景技术
绝缘栅双极型晶体管(IGBT)是当今发展最快电子电力器件之一。相较于传统的晶体管和MOSFET，它兼具晶体管和MOSFET二者的优点，既具有MOSFET的输入阻抗高、控制功率小、驱动电路简单、开关速度快、开关损耗小的优点；又具有双极功率晶体管的电流密度大、饱和压降低、电流处理能力强、稳定性好的优点，因此广泛应用于高压、大电流等领域。
从20世纪70年代末80年代初IGBT被发明以来，人们一直致力于改善IGBT的性能，经过三十几年的发展，IGBT器件的结构的工艺制造水平不断得到改进。沟槽栅电荷存储型绝缘栅双极型晶体管(CSTBT)是通过在P型基区下方引入具有较高掺杂浓度和一定厚度的N型电荷存储层来在P型基区下方引入空穴势垒，改善整个N-漂移区的载流子浓度分布，增强N-漂移区的电导调制效应，使IGBT获得了更低的正向导通压降以及更好的正向导通压降与关断损耗间的折中。随着N型电荷存储层掺杂浓度越高，CSTBT电导调制效应改善越大，器件的正向导通特性也就越好。然而，随着N型电荷存储层掺杂浓度的不断提高，会造成CSTBT器件击穿电压显著降低。为了有效屏蔽N型电荷存储层对器件击穿电压的不利影响，获得高的耐压，常用的方法主要有：(1)通过增大沟槽栅的深度来屏蔽N型电荷存储层的不利影响，通常情况下，栅电极的深度会大于N型电荷存储层的深度。但是深的沟槽深度会增加栅极和集电极与发射极的耦合面积，增加栅电容，降低器件开关速度。(2)减小沟槽栅之间的距离，减小元胞宽度。但这种方法会使沟道密度增大，沟道密度增大一方面会增大饱和电流，使器件的短路安全工作区(SCSOA)变差；另一方面会增加栅极电容，导致器件开关速度变慢，开关损耗增大。
发明内容
本发明所要解决的技术问题是针对现有技术存在的问题，提供一种三维分离栅沟槽电荷存储型IGBT及其制作方法。
为解决上述技术问题，本发明实施例提供一种三维分离栅沟槽电荷存储型IGBT，以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为X轴方向、器件垂直方向为Y轴方向、器件纵向方向即第三维方向为Z轴方向，其元胞结构包括：沿Y轴方向，从下至上依次层叠设置的背部集电极金属11、P型集电区10、N型场阻止层9和N-漂移区8；沿Z轴方向，在N-漂移区8的顶层具有间隔式分布的P型埋层12，沿X轴方向，在N-漂移区8上具有侧面相互接触的N型电荷存储层6和沟槽结构，且所述P型埋层12上具有所述N型电荷存储层6；沿Y轴方向，所述N型电荷存储层6的顶层具有P型基区5；沿Z轴方向，在P型基区5的顶层具有侧面相互接触的N+发射区3和P+发射区4，且所述N+发射区3与所述P+发射区4相间式分布；
所述沟槽结构的深度大于所述P型埋层12的结深，所述沟槽结构包括栅电极71、栅介质层72、分离栅电极73和分离栅介质层74；沿Z轴方向，所述栅电极71在所述分离栅电极73的顶层间隔式分布，且栅电极71的深度大于P型基区5的结深，小于N型电荷存储层6的结深；所述栅电极71和所述分离栅电极73通过所述栅介质层72相隔离；所述栅电极71与所述N+发射区3、P型基区5以及N型电荷存储层6通过所述栅介质层72相连；所述分离栅电极73下表面的深度大于所述P型埋层12的结深；所述分离栅电极73与所述P+发射区4、P型基区5、N型电荷存储层6、P型埋层12以及N-漂移区8通过所述分离栅介质层74相连；所述分离栅介质层74的厚度大于或等于所述栅介质层72的厚度；
所述N+发射区3和P+发射区4上还具有发射极金属1，所述分离栅电极73与所述发射极金属1等电位。
为解决上述技术问题，本发明实施例提供一种三维分离栅沟槽电荷存储型IGBT，以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为X轴方向、器件垂直方向为Y轴方向、器件纵向方向即第三维方向为Z轴方向，其元胞结构包括：沿Y轴方向，从下至上依次层叠设置的背部集电极金属11、P型集电区10、N型场阻止层9和N-漂移区8沿Z轴方向，在N-漂移区8的顶层具有间隔式分布的P型埋层12；沿X轴方向，在N-漂移区8上具有侧面相互接触的N型电荷存储层6和沟槽结构，且所述P型埋层12上具有所述N型电荷存储层6；沿Y轴方向，N型电荷存储层6的顶层具有P型基区5；沿Z轴方向，在P型基区5的顶层具有间隔式分布的N+发射区3，相邻N+发射区3之间具有P型基区5，且N+发射区3和P型基区5的上表面齐平；
所述沟槽结构的深度大于所述P型埋层12的结深，所述沟槽结构包括栅电极71、栅介质层72、分离栅电极73和分离栅介质层74；沿Z轴方向，所述栅电极71在所述分离栅电极73的顶层间隔式分布，且栅电极71的深度大于P型基区5的结深，小于N型电荷存储层6的结深；所述栅电极71和所述分离栅电极73通过所述栅介质层72相隔离；所述栅电极71与所述N+发射区3、P型基区5以及N型电荷存储层6通过所述栅介质层72相连；所述分离栅电极73下表面的深度大于所述P型埋层12的结深；所述分离栅电极73与所述P型基区5、N型电荷存储层6、P型埋层12以及N-漂移区8通过所述分离栅介质层74进行隔离；所述分离栅介质层74的厚度大于或等于所述栅介质层72的厚度；
所述N+发射区3上具有发射极金属1，相邻N+发射区3之间的P型基区5上具有肖特基接触金属2，所述分离栅电极73和肖特基接触金属2与所述发射极金属1等电位。
在上述技术方案的基础上，本发明还可以做如下改进。
进一步的，还包括浮空P型掺杂区13；沿X轴方向，浮空P型掺杂区13位于所述沟槽结构的一侧，所述浮空P型掺杂区13通过所述栅介质层72与所述栅电极71相隔离，同时通过所述分离栅介质层74与所述分离栅电极73相隔离。
进一步的，所述浮空P型掺杂区13的下表面的深度等于或大于所述沟槽结构的深度。
进一步的，沿X轴方向，所述栅电极71加上所述栅介质层72的宽度小于所述沟槽结构的宽度，所述栅介质层72与所述浮空P型掺杂区13之间具有所述分离栅电极73，所述分离栅电极73通过所述分离栅介质层74与所述浮空P型掺杂区13相连。
进一步的，所述N型电荷存储层6的掺杂浓度从靠近所述沟槽结构的区域到远离所述沟槽结构的区域是渐变的，其中靠近所述沟槽结构的区域的掺杂浓度低，远离所述沟槽结构的区域的掺杂浓度高。
进一步的，采用变掺杂技术或分区掺杂技术，实现所述N型电荷存储层6的掺杂浓度的渐变。
进一步的，所述沟槽结构的底部还具有P型层16。
进一步的，所述N-漂移区8中具有侧面相互接触的超结P柱14和超结N柱15；所述超结P柱14和所述超结N柱15满足电荷平衡要求，所述沟槽结构的第一部分和所述N型电荷存储层6位于所述超结N柱15上，所述沟槽结构的第二部分和所述浮空P型掺杂区13位于所述超结P柱14上。
进一步的，器件所用的半导体材料为Si、SiC、GaAs、GaN、Ga2O3、AlN和金刚石中的任意一种或多种。
进一步的，器件结构不仅适用于IGBT器件，将器件背面的P型集电区10换为N型掺杂，所述结构同样适用于MOSFET器件。
为解决上述技术问题，本发明实施例提供一种三维分离栅沟槽电荷存储型IGBT的制作方法，以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为X轴方向、器件垂直方向为Y轴方向、器件纵向方向即第三维方向为Z轴方向，包括以下步骤：
步骤1：选取轻掺杂的FZ硅片用以形成器件的N-漂移区8；
步骤2：在所述FZ硅片表面生长一层场氧化层，光刻得到有源区，再生长一层预氧化层，通过掩模、光刻、离子注入P型杂质在所述N-漂移区8的上层形成间隔式分布的P型埋层12；通过离子注入N型杂质在所述N-漂移区8和P型埋层12的上表面制得N型电荷存储层6；在N型电荷存储层6的上表面通过离子注入P型杂质并退火处理制得P型基区5；
步骤3：在硅片表面淀积保护层，光刻出窗口进行沟槽硅刻蚀，从而沿X轴方向，在N-漂移区8的顶层一侧上刻蚀形成分离栅沟槽，分离栅沟槽的深度大于P型埋层12的结深；
步骤4：在所述分离栅沟槽的底部和侧壁形成分离栅介质层74，再在所述分离栅介质层74上淀积多晶硅形成分离栅电极73；
步骤5：在硅片表面淀积保护层，光刻出窗口，刻蚀部分所述多晶硅和分离栅介质层，从而沿Z轴方向，在分离栅沟槽的顶层上形成间隔式分布的栅沟槽，栅沟槽之间存在分离栅电极73，所述栅沟槽的深度大于P型基区5的结深，小于N型电荷存储层6的结深；
步骤6：在所述栅沟槽的底部和侧壁形成栅介质层72，再在所述栅介质层72上淀积多晶硅形成栅电极71，所述栅电极71与所述分离栅电极73通过栅介质层72隔离，栅介质层72的厚度小于或等于分离栅介质层74的厚度；
步骤7：通过光刻和离子注入工艺，在P型基区5的顶层分别注入N型杂质和P型杂质，从而沿Z轴方向，在P型基区5的顶层形成交替并排设置且侧面相互接触的N+发射区3和P+发射区4；沿X轴方向，所述N+发射区3的一侧通过栅介质层72与栅电极71相连，所述P+发射区4的一侧通过分离栅介质层74与分离栅电极73相连；
步骤8：在器件表面淀积金属，并采用光刻和刻蚀工艺在N+发射区3和P+发射区4上形成发射极金属1；
步骤9：翻转硅片，减薄硅片厚度，在硅片背面注入N型杂质并通过多次激光退火制作器件的N型场阻止层9；
步骤10：在N型场阻止层9背面注入P型杂质形成P型集电区10，通过多次激光退火进行离子激活；再在背面淀积金属形成集电极金属11。
进一步的，FZ硅片的厚度为200～300μm，或，分离栅介质层74的厚度为0.1～0.5μm，或，栅介质层72的厚度0.1～0.3μm，发射极金属1的厚度为1～6μm，或，N型场阻止层的厚度为1～5μm，或，P型集电区的厚度为0.5～2微米，或，集电极金属11的厚度为1～6μm。
进一步的，N-漂移区8的掺杂浓度为1014～1015个/cm3，或，P型埋层12的掺杂浓度为1016～1018/cm3，或，N型电荷存储层6的掺杂浓度为1015～1017/cm3，或，P型基区5的掺杂浓度为1016～1017/cm3。
进一步的，器件所用半导体材料为Si、SiC、GaAs、GaN、Ga2O3、AlN和金刚石中的任意一种或多种，各结构可采用同种半导体材料或者不同种半导体材料相组合。
本发明的工作原理详述如下：
为了解决随着N型电荷存储层掺杂浓度的提高导致器件击穿特性和导通特性的矛盾关系，同时降低大的沟槽栅深度和沟道密度带来的器件的栅电容和饱和电流增大的不利影响，本发明在传统的CSTBT基础上在栅电极71的底部和沿Z轴方向的侧壁引入与发射极金属等电位的分离栅电极73，同时在N型电荷存储层下方引入P型埋层12。
当器件工作在阻断状态时，分离栅电极73与发射极金属1等电位接低电位，同时P型埋层12在PN结反偏时形成的耗尽区中提供带负电的电离受主固定电荷，从而形成电荷补偿，有效屏蔽电荷存储层的电场，进而改善电荷存储层的掺杂浓度对器件击穿特性的限制，并且位于沟槽底部的分离栅介质层74可以加厚，有利于缓解沟槽底部的电场集中效应，进一步提高击穿电压。
当器件工作在导通状态，正是由于分离栅电极73和P型埋层12的电荷补偿作用改善电荷存储层6对器件击穿特性的限制，本发明提出的器件结构可以通过提高电荷存储层的掺杂浓度来改善器件正向导通时的载流子分布，从而提高了漂移区的电导调制能力降低了器件正向导通压降，减小器件的通态损耗。
由于分离栅电极73和栅电极71位于同一个沟槽内，并且在沟槽上方栅电极71和分离栅电极73沿Z轴方向上间隔式排列，减小整个芯片的沟道密度。位于两个相邻栅电极71之间的分离栅电极73和P型埋层12的引入在元胞结构中形成了由P型埋层12、N型电荷存储层6、P型基区5、P+发射区4和分离栅电极73构成的寄生PMOS结构。在器件关断过程中，PMOS的开启可以加速空穴的抽取，进而改善器件正向导通压降Vceon与关断损耗Eoff之间的折中关系。随着集电极金属上的正向偏压增加，P型埋层和N型电荷存储层的电势会随着集电极的电压升高而升高，但是当P型埋层的电势升高到一定值时，PMOS开启，此时N型电荷存储层相当于与发射极短接且电势不再随着集电极电压升高而升高，部分栅极-集电极电容转变为栅极-发射极电容，可以有效的减小栅极-集电极电容(米勒电容)。此外本发明减小栅电极71的深度，使其小于N型电荷存储层6的结深，并用分离栅电极73将栅电极71包围，屏蔽栅电极71和漂移区8的耦合作用，有效地减小了栅电容，特别是栅极-集电极电容，提高器件开关速度，减小开关损耗。另外减小栅极电容的同时能够减小栅电荷，使得器件易于驱动，减小器件对驱动电路能力的要求，降低驱动损耗，优化开启过程中电压下降速率dv/dt与导通损耗Eon的折中关系。当器件处于短路工况下，沟道密度的减小和N型电荷存储层的电势被钳位使得器件提前饱和，从而减小器件的饱和电流，获得更宽的短路工作安全区(SCSOA)。由于分离栅电极73和栅电极71位于同一个沟槽内，使得PMOS结构存在每一个元胞中并缩短了寄生PMOS和NMOS沟道之间的距离，增强PMOS的钳位作用，并且提高芯片内部的电流均匀性，提高器件的可靠性和反偏安全工作区(RBSOA)。
本发明的有益效果表现在：
本发明在传统的CSTBT基础上在栅电极71的底部和沿Z轴方向的侧壁引入与发射极金属等电位的分离栅电极73，同时在N型电荷存储层下方引入P型埋层12。通过电荷补偿有效的消除N型电荷存储层6的掺杂浓度对器件击穿特性的影响，提高了器件的击穿电压和可靠性，并且可以通过提高N型电荷存储层6的掺杂浓度来降低正向导通压降减小通态损耗。
本发明将栅电极71和分离栅电极73放置在同一个沟槽中并使栅电极和***栅电极在沟槽上方沿Z轴方向间隔式排列，一方面可以减小沟道密度，另一方面相邻栅电极71之间的分离栅电极73与P型埋层12、N型电荷存储层6、P型基区5和P+发射区4形成寄生PMOS结构。在关断过程中，PMOS的开启可以提高关断过程中空穴抽取速度，进而改善了正向导通压降Vceon和关断损耗Eoff之间的折中关系。本发明通过PMOS对N型电荷存储层6的钳位和用分离栅电极将栅电极包围可以有效的减小栅电容和栅电荷，降低器件的开关损耗和对栅极驱动电路能力的要求。本发明通过减小沟道密度和PMOS开启对沟道电势的钳位减小器件的饱和电流密度、改善器件的短路安全工作区(SCSOA)。由于寄生PMOS和NMOS沟道的距离被缩短，有效的提高PMOS的钳位作用以及芯片内部的电流均匀性，获得高的可靠性和宽的反偏安全工作区(RBSOA)。
附图说明
图1是传统三维分离栅沟槽电荷存储型IGBT器件的半元胞结构示意图；
图2是本发明实施例1提供的一种三维分离栅沟槽电荷存储型IGBT的半元胞结构示意图；
图3是本发明实施例1提供的一种三维分离栅沟槽电荷存储型IGBT的半元胞结构沿AB线的剖面示意图；
图4是本发明实施例1提供的一种三维分离栅沟槽电荷存储型IGBT的半元胞结构沿CD线的剖面示意图；
图5是本发明实施例1提供的一种三维分离栅沟槽电荷存储型IGBT的半元胞结构沿EF线的剖面示意图；
图6是本发明实施例1提供的一种三维分离栅沟槽电荷存储型IGBT的半元胞结构沿GH线的剖面示意图；
图7是本发明实施例2提供的一种三维分离栅沟槽电荷存储型IGBT的半元胞结构示意图；
图8是本发明实施例2提供的一种三维分离栅沟槽电荷存储型IGBT的半元胞结构沿AB线的剖面示意图；
图9是本发明实施例2提供的一种三维分离栅沟槽电荷存储型IGBT的半元胞结构沿CD线的剖面示意图；
图10是本发明实施例2提供的一种三维分离栅沟槽电荷存储型IGBT的半元胞结构沿EF线的剖面示意图；
图11是本发明实施例2提供的一种三维分离栅沟槽电荷存储型IGBT的半元胞结构沿GH线的剖面示意图；
图12是本发明实施例3提供的一种三维分离栅沟槽电荷存储型IGBT的半元胞结构示意图；
图13是本发明实施例3提供的一种三维分离栅沟槽电荷存储型IGBT的半元胞结构沿AB线的剖面示意图；
图14是本发明实施例3提供的一种三维分离栅沟槽电荷存储型IGBT的半元胞结构沿CD线的剖面示意图；
图15是本发明实施例3提供的一种三维分离栅沟槽电荷存储型IGBT的半元胞结构沿EF线的剖面示意图；
图16是本发明实施例3提供的一种三维分离栅沟槽电荷存储型IGBT的半元胞结构沿GH线的剖面示意图；
图17是本发明实施例4提供的一种三维分离栅沟槽电荷存储型IGBT的半元胞结构示意图；
图18是本发明实施例4提供的一种三维分离栅沟槽电荷存储型IGBT的半元胞结构沿AB线的剖面示意图；
图19是本发明实施例4提供的一种三维分离栅沟槽电荷存储型IGBT的半元胞结构沿CD线的剖面示意图；
图20是本发明实施例4提供的一种三维分离栅沟槽电荷存储型IGBT的半元胞结构沿EF线的剖面示意图；
图21是本发明实施例4提供的一种三维分离栅沟槽电荷存储型IGBT的半元胞结构沿GH线的剖面示意图；
图22是本发明实施例5提供的一种三维分离栅沟槽电荷存储型IGBT的半元胞结构示意图；
图23是本发明实施例5提供的一种三维分离栅沟槽电荷存储型IGBT的半元胞结构沿AB线的剖面示意图；
图24是本发明实施例5提供的一种三维分离栅沟槽电荷存储型IGBT的半元胞结构沿CD线的剖面示意图；
图25是本发明实施例6提供的一种三维分离栅沟槽电荷存储型IGBT形成分离栅沟槽后的半元胞结构示意图；
图26是本发明实施例6提供的一种三维分离栅沟槽电荷存储型IGBT形成分离栅介质层74后的半元胞结构示意图；
图27是本发明实施例6提供的一种三维分离栅沟槽电荷存储型IGBT淀积多晶硅形成分离栅电极73后的半元胞结构示意图；
图28是本发明实施例6提供的一种三维分离栅沟槽电荷存储型IGBT在分离栅电极中进行多晶硅和介质层刻蚀形成栅沟槽后的半元胞结构示意图；
图29是本发明实施例6提供的一种三维分离栅沟槽电荷存储型IGBT形成栅介质层72后的半元胞结构示意图；
图30是本发明实施例6提供的一种三维分离栅沟槽电荷存储型IGBT形成栅电极71后的半元胞结构示意图；
图31是本发明实施例6提供的一种三维分离栅沟槽电荷存储型IGBT形成N+发射区3以及P+发射区4后的半元胞结构示意图；
图32是本发明实施例6提供的一种三维分离栅沟槽电荷存储型IGBT在N+发射区3以及P+发射区4上表面形成发射极金属1后的半元胞结构示意图；
图33是本发明实施例6提供的一种三维分离栅沟槽电荷存储型IGBT完成全部工序后的半元胞结构示意图。
附图中，各标号所代表的部件列表如下：
1为发射极金属，2为肖特基接触金属，3为N+发射区，4为P+发射区，5为P型基区，6为N型电荷存储层，71为栅电极，72为栅介质层，73为分离栅电极，74为分离栅介质层，8为N-漂移区，9为N型场阻止层，10为P型集电区，11为集电极金属,12为P型埋层，13为浮空P型掺杂区，14为超结P柱，15为超结N柱。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
本发明实施例1提供的一种三维分离栅沟槽电荷存储型IGBT，其半元胞结构及沿AB线、CD线、EF线以及GH线的剖面如图2-6所示，
以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为X轴方向、器件垂直方向为Y轴方向、器件纵向方向即第三维方向为Z轴方向，其元胞结构包括：沿Y轴方向，从下至上依次层叠设置的背部集电极金属11、P型集电区10、N型场阻止层9和N-漂移区8；沿Z轴方向，在N-漂移区8的顶层具有间隔式分布的P型埋层12，沿X轴方向，在N-漂移区8上具有侧面相互接触的N型电荷存储层6和沟槽结构，且所述P型埋层12上具有所述N型电荷存储层6；沿Y轴方向，所述N型电荷存储层6的顶层具有P型基区5；沿Z轴方向，在P型基区5的顶层具有侧面相互接触的N+发射区3和P+发射区4，且所述N+发射区3与所述P+发射区4相间式分布；
所述沟槽结构的深度大于所述P型埋层12的结深，所述沟槽结构包括栅电极71、栅介质层72、分离栅电极73和分离栅介质层74；沿Z轴方向，所述栅电极71在所述分离栅电极73的顶层间隔式分布，且栅电极71的深度大于P型基区5的结深，小于N型电荷存储层6的结深；所述栅电极71和所述分离栅电极73通过所述栅介质层72相隔离；所述栅电极71与所述N+发射区3、P型基区5以及N型电荷存储层6通过所述栅介质层72相连；所述分离栅电极73下表面的深度大于所述P型埋层12的结深；所述分离栅电极73与所述P+发射区4、P型基区5、N型电荷存储层6、P型埋层12以及N-漂移区8通过所述分离栅介质层74相连；所述分离栅介质层74的厚度大于或等于所述栅介质层72的厚度；
所述N+发射区3和P+发射区4上还具有发射极金属1，所述分离栅电极73与所述发射极金属1等电位。
上述实施例所用半导体材料为硅，其余实施例中也可采用硅、氮化镓等任何合适的半导体材料。本实施例中金属化电极(发射极金属、集电极金属)的厚度均为1～6μm；N+发射区3的掺杂浓度为5×1018cm-3～1×1020cm-3，深度为0.3～0.5μm；P+发射区4的掺杂浓度为1×1018cm-3～1×1019cm-3，深度为0.3～0.5μm；P型基区5的掺杂浓度为3×1016cm-3～2×1017cm-3，深度为1.5～2.5μm；N型电荷存储层6的掺杂浓度为1×1016cm-3～5×1017cm-3，深度为1.5～2.5μm；P型埋层12的掺杂浓度为1×1016cm-3～5×1018cm-3，深度为0.5-1.5μm；N型漂移区8的掺杂浓度为2×1014cm-3～1×1016cm-3；分离栅介质层74的厚度为0.2～3μm；栅介质层72厚度为200～1000nm；栅电极的深度为2～3μm；分离栅电极73的深度为5～7μm。栅电极71沿Z轴方向的长度为0.5～2μm；位于相邻两个栅电极71之间的分离栅电极73沿Z轴方向上的长度为0.5～5μm。
本实施例中，所述沟槽结构可从器件表面依次向下贯穿N+发射区3、P+发射区4、P型基区5、N型电荷存储层6、P型埋层12后延伸入N-漂移区8中，且沟槽结构可沿z轴方向贯穿器件；栅电极71向下穿过N+发射区3、P型基区5进入N型电荷存储层6中，分离栅电极73向下穿过P+发射区4、P型基区5、N型电荷存储层6、P型埋层12进入N-漂移区8中。此外，本实施例中，所述分离栅介质层74的厚度大于或等于所述栅介质层72的厚度，可以提高阻断状态下器件可靠性。
本发明实施例2提供的一种三维分离栅沟槽电荷存储型IGBT，其半元胞结构及沿AB线、CD线、EF线以及GH线的剖面分别如图7-图11所示，以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为X轴方向、器件垂直方向为Y轴方向、器件纵向方向即第三维方向为Z轴方向，其元胞结构包括：沿Y轴方向，从下至上依次层叠设置的背部集电极金属11、P型集电区10、N型场阻止层9和N-漂移区8沿Z轴方向，在N-漂移区8的顶层具有间隔式分布的P型埋层12；沿X轴方向，在N-漂移区8上具有侧面相互接触的N型电荷存储层6和沟槽结构，且所述P型埋层12上具有所述N型电荷存储层6；沿Y轴方向，N型电荷存储层6的顶层具有P型基区5；沿Z轴方向，在P型基区5的顶层具有间隔式分布的N+发射区3，相邻N+发射区3之间具有P型基区5，且N+发射区3和P型基区5的上表面齐平；
所述沟槽结构的深度大于所述P型埋层12的结深，所述沟槽结构包括栅电极71、栅介质层72、分离栅电极73和分离栅介质层74；沿Z轴方向，所述栅电极71在所述分离栅电极73的顶层间隔式分布，且栅电极71的深度大于P型基区5的结深，小于N型电荷存储层6的结深；所述栅电极71和所述分离栅电极73通过所述栅介质层72相隔离；所述栅电极71与所述N+发射区3、P型基区5以及N型电荷存储层6通过所述栅介质层72相连；所述分离栅电极73下表面的深度大于所述P型埋层12的结深；所述分离栅电极73与所述P型基区5、N型电荷存储层6、P型埋层12以及N-漂移区8通过所述分离栅介质层74进行隔离；所述分离栅介质层74的厚度大于或等于所述栅介质层72的厚度；
所述N+发射区3上具有发射极金属1，相邻N+发射区3之间的P型基区5上具有肖特基接触金属2，所述分离栅电极73和肖特基接触金属2与所述发射极金属1等电位。
上述实施例所用半导体材料为硅，也可采用碳化硅、氮化镓等任何合适的半导体材料。本实施例中金属化电极(发射极金属、集电极金属和肖特基接触金属)的厚度均为1～6μm；N+发射区3的掺杂浓度为5×1018cm-3～1×1020cm-3，深度为0.3～0.5μm；P型基区5的掺杂浓度为3×1016cm-3～2×1017cm-3，深度为1.5～2.5μm；N型电荷存储层6的掺杂浓度为1×1016cm-3～5×1017cm-3，深度为1.5～2.5μm；P型埋层12的掺杂浓度为1×1016cm-3～5×1018cm-3，深度为0.5-1.5μm；N型漂移区8的掺杂浓度为2×1014cm-3～1×1016cm-3；分离栅介质层74的厚度为0.2～3μm；栅介质层72厚度为200～1000nm；栅电极的深度为2～3μm；分离栅电极73的深度为5～7μm。栅电极71沿Z轴方向的长度为0.5～2μm；位于相邻两个栅电极71之间的分离栅电极73沿Z轴方向上的长度为0.5～5μm。
本实施例中，所述沟槽结构可从器件表面依次向下贯穿N+发射区3、P型基区5、N型电荷存储层6、P型埋层12后延伸入N-漂移区8中，且沟槽结构可沿z轴方向贯穿器件；栅电极71向下穿过N+发射区3、P型基区5进入N型电荷存储层6中，分离栅电极73向下穿过P型基区5、N型电荷存储层6、P型埋层12进入N-漂移区8中。
本实施例在相邻N+发射区3之间的P型基区5的上表面引入与发射极金属1等电位的肖特基接触金属2，肖特基接触金属2和P型基区5上表面形成肖特基接触，能够降低PMOS的导通压降，使得PMOS更快开启，这不仅可以在正向导通的时候钳位效果更好，更好的改善器件的短路工作安全区；在关断的时候还可以进一步提高器件的开关速度，减小器件的开关损耗。此外，本实施例中，所述分离栅介质层74的厚度大于或等于所述栅介质层72的厚度，可以提高阻断状态下器件可靠性。
本发明实施例3提供的一种三维分离栅沟槽电荷存储型IGBT，其半元胞结构及沿AB线、CD线、EF线以及GH线的剖面分别如图12-图16所示，本发明实施例3是在实施例1的基础上，通过离子注入形成浮空P型掺杂区13；沿X轴方向，浮空P型掺杂区13位于所述沟槽结构的一侧，所述浮空P型掺杂区13通过所述栅介质层72与所述栅电极71相隔离，同时通过所述分离栅介质层74与所述分离栅电极73相隔离。
上述实施例中，浮空P型掺杂区13的引入导致器件导通时空穴在表面积累，由于电荷平衡的原理，积累的空穴会感应出相应数量电子，大大增强了器件的电导调制能力，降低了器件的导通压降与导通损耗。
本发明实施例4提供的一种三维分离栅沟槽电荷存储型IGBT，其半元胞结构及沿AB线、CD线、EF线以及GH线的剖面分别如图17-图21所示，本发明实施例4是在实施例3的基础上，沿X轴方向，使所述栅电极71加上所述栅介质层72的宽度小于所述沟槽结构的宽度，使所述栅介质层72与所述浮空P型掺杂区13之间具有所述分离栅电极73，所述分离栅电极73通过所述分离栅介质层74与所述浮空P型掺杂区13相连。
本实施例中，在进行栅沟槽刻蚀时通过刻蚀部分分离栅沟槽填充的多晶与介质层使得***栅电极73在沿X轴方向上呈“L”形状将栅电极71包裹住。
本实施例通过工艺上的调整，在刻蚀的时候调整掩模版的开孔大小，改变栅电极71在X轴方向上的宽度，从而改变***栅电极73的形状。通过***栅电极73屏蔽栅电极71和浮空P型掺杂区13之间的耦合效应，减小由于浮空P型掺杂区的位移电流引起的负电容效应，这样可以减小栅极-集电极电容，提高器件开关速度；并且减小位移电流可以提高栅控能力，减小EMI噪声。
本发明实施例5提供的一种三维分离栅沟槽电荷存储型IGBT，其半元胞结构及沿AB线以及CD线的剖面分别如图22-图24所示，本发明实施例5是在实施例4的基础上，使所述N-漂移区8中具有侧面相互接触的超结P柱14和超结N柱15；所述超结P柱14和所述超结N柱15满足电荷平衡要求，所述沟槽结构的第一部分和所述N型电荷存储层6位于所述超结N柱15上，所述沟槽结构的第二部分和所述浮空P型掺杂区13位于所述超结P柱14上。
上述实施例中，所述超结N柱15的掺杂浓度大于或等于N-漂移区8的掺杂浓度，本实施例通过在N-漂移区8中引入超结P柱14和超结N柱15来将漂移区中一维耐压变成二维方向的耐压，改善了导通压降与器件击穿电压之间的折中关系，提高了器件的性能。
可选地，所述浮空P型掺杂区13的下表面的深度等于或大于所述沟槽结构的深度。
可选地，所述N型电荷存储层6的掺杂浓度从靠近所述沟槽结构的区域到远离所述沟槽结构的区域是渐变的，其中靠近所述沟槽结构的区域的掺杂浓度低，远离所述沟槽结构的区域的掺杂浓度高。
上述实施例中，减小了N型电荷存储层6靠近沟槽区域的掺杂浓度，可以减小PMOS的阈值电压，使得PMOS更快开启，可以在正向导通的时候钳位效果更好，更好的改善器件的短路工作安全区；在关断的时候还可以进一步提高器件的开关速度，减小器件的开关损耗。而在正向导通时，栅极接高电位，在靠近栅电极处的N型电荷存储层处会形成电子积累层，所以不会对器件的正向导通特性产生影响。
可选地，采用变掺杂技术或分区掺杂技术，实现所述N型电荷存储层6的掺杂浓度的渐变。
可选地，所述沟槽结构的底部还具有P型层16。
上述实施例中，P型层16的结深为0.5～1μm。
本实施例中，P型层16和分离栅电极73通过分离栅介质层相连。通过在沟槽结构底部引入P型层16，有助于改善沟槽底部电场集中，提高器件的击穿电压和可靠性。
可选地，器件所用的半导体材料为Si、SiC、GaAs、GaN、Ga2O3、AlN和金刚石中的任意一种或多种。
可选地，器件结构不仅适用于IGBT器件，将器件背面的P型集电区10换为N型掺杂，所述结构同样适用于MOSFET器件。
本发明实施例6以1200V电压等级的具有三维分离栅沟槽电荷存储型IGBT为例进行说明，根据本领域常识可根据实际需求制备不同性能参数的器件。
本发明实施例6提供的一种三维分离栅沟槽电荷存储型IGBT的制作方法，以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为X轴方向、器件垂直方向为Y轴方向、器件纵向方向即第三维方向为Z轴方向，包括以下步骤：
步骤1：选取厚度在200～300μm的轻掺杂的FZ硅片用以形成器件的N-漂移区8，N-飘移区的掺杂浓度为1014～1015个/cm3；
步骤2：在所述FZ硅片表面生长一层场氧化层，光刻得到有源区，再生长一层预氧化层，通过掩模、光刻、离子注入P型杂质在所述N-漂移区8的上层形成间隔式分布的P型埋层12，P型掺杂层12的掺杂浓度为1015～1017/cm3；通过离子注入N型杂质在所述N-漂移区8和P型埋层12的上表面制得N型电荷存储层6，N型电荷存储层6的掺杂浓度为1015～1016/cm3；在N型电荷存储层6的上表面通过离子注入P型杂质并退火处理制得P型基区5，P型基区5的掺杂浓度为1016～1017/cm3；
步骤3：在硅片表面淀积保护层，光刻出窗口进行沟槽硅刻蚀，从而沿X轴方向，在N-漂移区8的顶层一侧上刻蚀形成分离栅沟槽，分离栅沟槽的深度大于P型埋层12的结深，如图25所示；
步骤4：在1050℃～1150℃的O2气氛下在所述分离栅沟槽的底部和侧壁形成分离栅介质层74，如图26所示，介质层74的厚度为0.1～0.5μm，再在750℃～950℃在所述分离栅介质层74上淀积多晶硅，然后反刻蚀掉表面多余多晶硅形成分离栅电极73，如图27所示；
步骤5：在硅片表面淀积保护层，光刻出窗口，刻蚀部分所述多晶硅和分离栅介质层，从而沿Z轴方向，在分离栅沟槽的顶层上形成间隔式分布的栅沟槽，栅沟槽之间存在分离栅电极73，所述栅沟槽的深度大于P型基区5的结深，小于N型电荷存储层6的结深，如图28所示；
步骤6：在所述栅沟槽的底部和侧壁形成栅介质层72，如图29所示，栅介质层72的厚度0.1～0.3μm，再在所述栅介质层72上淀积多晶硅形成栅电极71，所述栅电极71与所述分离栅电极73通过栅介质层72隔离，栅介质层72的厚度小于或等于分离栅介质层74的厚度，如图30所示；
步骤7：通过光刻和离子注入工艺，在P型基区5的顶层分别注入N型杂质和P型杂质，从而沿Z轴方向，在P型基区5的顶层形成交替并排设置且侧面相互接触的N+发射区3和P+发射区4，如图31所示；沿X轴方向，所述N+发射区3的一侧通过栅介质层72与栅电极71相连，所述N+发射区3的结深为0.2～0.5μm，N+发射区3的掺杂浓度为1018～1019/cm3，所述P+发射区4的一侧通过分离栅介质层74与分离栅电极73相连，所述P+发射区4的结深为0.2～0.5μm，P+发射区4的掺杂浓度为1018～1019/cm3；
步骤8：在器件表面淀积金属，并采用光刻和刻蚀工艺在N+发射区3和P+发射区4上形成发射极金属1，如图32所示；
步骤9：翻转硅片，减薄硅片厚度，在硅片背面注入N型杂质并通过多次激光退火制作器件的N型场阻止层9，形成的N型场阻止层的厚度为1～5μm，离子注入的能量为40KeV～1000KeV,注入剂量为1013～1014个/cm2；
步骤10：在N型场阻止层9背面注入P型杂质形成P型集电区10，形成的P型集电区的厚度为0.5～2微米，离子注入能量为30keV～100keV，注入剂量为1013～1014个/cm2，通过多次激光退火进行离子激活；再在背面淀积1～6μm厚的金属形成集电极金属11，如图33所示。至此完成三维分离栅沟槽电荷存储型IGBT的制备。
可选地，器件所用半导体材料为Si、SiC、GaAs、GaN、Ga2O3、AlN和金刚石中的任意一种或多种，各结构可采用同种半导体材料或者不同种半导体材料相组合。
本发明通过在传统CSTBT的基础上，在栅电极的底部和Z轴方向的侧壁引入与发射极金属等电位的分离栅电极，同时在N型电荷存储层下方引入P型埋层，通过电荷补偿避免电荷存储层掺杂浓度和厚度对器件耐压性能的限制，进而达到提高器件击穿电压、改善器件正向导通压降Vceon和关断损耗Eoff之间的折中关系的目的。分离栅电极和栅电极结构在同一个沟槽内，可以节约芯片面积，提高芯片集成度。其中栅电极沿Z轴方向上间隔式排列，两个相邻的栅电极中间存在分离栅电极，可以减小整个芯片的沟道密度。相邻栅电极之间的分离栅电极与P型埋层、N型电荷存储层、P型基区和P+发射区形成一个寄生PMOS结构，PMOS和NMOS沟道通过N型电荷存储层、P型基区相连接。P型埋层和N型电荷存储层的电势会随着集电极的电压升高而升高，但是当P型埋层的电势升高到一定值时，PMOS开启，此时N型电荷存储层相当于与发射极短接且电势不再随着集电极电压升高而升高，部分栅极-集电极电容转变为栅极-发射极电容，可以有效的减小栅极-集电极电容。
同时，本发明减小了栅电极的深度，位于栅电极底部的分离栅电极可以屏蔽栅电极和漂移区的耦合作用，从而减小栅电容，尤其是栅极-集电极电容，提高器件开关速度，减小开关损耗。另外减小栅极电容的同时能够减小栅电荷，使得器件易于驱动，减小器件对驱动电路能力的要求，降低驱动损耗，优化开启过程中电压下降速率dv/dt与导通损耗Eon的折中关系。在器件关断过程中，PMOS可以加速空穴的抽取，提高器件的开关速度，进一步改善器件正向导通压降Vceon和关断损耗Eoff之间的折中关系。当处于短路工况时，沟道密度的减小和N型电荷存储层的电势被钳位使得饱和电流密度减小，从而提高器件的短路安全工作能力。由于分离栅电极和栅电极位于同一个沟槽内，使得PMOS结构存在每一个元胞中并缩短了寄生PMOS和NMOS沟道之间的距离，有利于增强PMOS的钳位效果和提高芯片内部的电流均匀性，提高器件的可靠性和反偏安全工作区(RBSOA)。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种三维分离栅沟槽电荷存储型IGBT，以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为X轴方向、器件垂直方向为Y轴方向、器件纵向方向即第三维方向为Z轴方向，其特征在于，其元胞结构包括：沿Y轴方向，从下至上依次层叠设置的背部集电极金属(11)、P型集电区(10)、N型场阻止层(9)和N-漂移区(8)；沿Z轴方向，在N-漂移区(8)的顶层具有间隔式分布的P型埋层(12)，沿X轴方向，在N-漂移区(8)上具有侧面相互接触的N型电荷存储层(6)和沟槽结构，且所述P型埋层(12)上具有所述N型电荷存储层(6)；沿Y轴方向，所述N型电荷存储层(6)的顶层具有P型基区(5)；沿Z轴方向，在P型基区(5)的顶层具有侧面相互接触的N+发射区(3)和P+发射区(4)，且所述N+发射区(3)与所述P+发射区(4)相间式分布；
所述沟槽结构的深度大于所述P型埋层(12)的结深，所述沟槽结构包括栅电极(71)、栅介质层(72)、分离栅电极(73)和分离栅介质层(74)；沿Z轴方向，所述栅电极(71)在所述分离栅电极(73)的顶层间隔式分布，且栅电极(71)的深度大于P型基区(5)的结深，小于N型电荷存储层(6)的结深；所述栅电极(71)和所述分离栅电极(73)通过所述栅介质层(72)相隔离；所述栅电极(71)与所述N+发射区(3)、P型基区(5)以及N型电荷存储层(6)通过所述栅介质层(72)相连；所述分离栅电极(73)下表面的深度大于所述P型埋层(12)的结深；所述分离栅电极(73)与所述P+发射区(4)、P型基区(5)、N型电荷存储层(6)、P型埋层(12)以及N-漂移区(8)通过所述分离栅介质层(74)相连；所述分离栅介质层(74)的厚度大于或等于所述栅介质层(72)的厚度；
所述N+发射区(3)和P+发射区(4)上还具有发射极金属(1)，所述分离栅电极(73)与所述发射极金属(1)等电位。
2.一种三维分离栅沟槽电荷存储型IGBT，以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为X轴方向、器件垂直方向为Y轴方向、器件纵向方向即第三维方向为Z轴方向，其特征在于，其元胞结构包括：沿Y轴方向，从下至上依次层叠设置的背部集电极金属(11)、P型集电区(10)、N型场阻止层(9)和N-漂移区(8)；沿Z轴方向，在N-漂移区(8)的顶层具有间隔式分布的P型埋层(12)，沿X轴方向，在N-漂移区(8)上具有侧面相互接触的N型电荷存储层(6)和沟槽结构，且所述P型埋层(12)上具有所述N型电荷存储层(6)；沿Y轴方向，所述N型电荷存储层(6)的顶层具有P型基区(5)；沿Z轴方向，在P型基区(5)的顶层具有间隔式分布的N+发射区(3)，相邻N+发射区(3)之间具有P型基区(5)且N+发射区(3)和P型基区(5)的上表面齐平；
所述沟槽结构的深度大于所述P型埋层(12)的结深，所述沟槽结构包括栅电极(71)、栅介质层(72)、分离栅电极(73)和分离栅介质层(74)；沿Z轴方向，所述栅电极(71)在所述分离栅电极(73)的顶层间隔式分布，且栅电极(71)的深度大于P型基区(5)的结深，小于N型电荷存储层(6)的结深；所述栅电极(71)和所述分离栅电极(73)通过所述栅介质层(72)相隔离；所述栅电极(71)与所述N+发射区(3)、P型基区(5)以及N型电荷存储层(6)通过所述栅介质层(72)相连；所述分离栅电极(73)下表面的深度大于所述P型埋层(12)的结深；所述分离栅电极(73)与所述P型基区(5)、N型电荷存储层(6)、P型埋层(12)以及N-漂移区(8)通过所述分离栅介质层(74)进行隔离；所述分离栅介质层(74)的厚度大于或等于所述栅介质层(72)的厚度；
所述N+发射区(3)上具有发射极金属(1)，相邻N+发射区(3)之间的P型基区(5)上具有肖特基接触金属(2)，所述分离栅电极(73)和肖特基接触金属(2)与所述发射极金属(1)等电位。
3.根据权利要求1或权利要求2所述的一种三维分离栅沟槽电荷存储型IGBT，其特征在于，还包括浮空P型掺杂区(13)；沿X轴方向，浮空P型掺杂区(13)位于所述沟槽结构的一侧，所述浮空P型掺杂区(13)通过所述栅介质层(72)与所述栅电极(71)相隔离，同时通过所述分离栅介质层(74)与所述分离栅电极(73)相隔离。
4.根据权利要求3所述的一种三维分离栅沟槽电荷存储型IGBT，其特征在于，沿X轴方向，所述栅电极(71)加上所述栅介质层(72)的宽度小于所述沟槽结构的宽度，所述栅介质层(72)与所述浮空P型掺杂区(13)之间具有所述分离栅电极(73)，所述分离栅电极(73)通过所述分离栅介质层(74)与所述浮空P型掺杂区(13)相连。
5.根据权利要求1或权利要求2所述的一种三维分离栅沟槽电荷存储型IGBT，其特征在于，所述N型电荷存储层(6)的掺杂浓度从靠近所述沟槽结构的区域到远离所述沟槽结构的区域是渐变的，其中靠近所述沟槽结构的区域的掺杂浓度低，远离所述沟槽结构的区域的掺杂浓度高。
6.根据权利要求1或权利要求2所述的一种三维分离栅沟槽电荷存储型IGBT，其特征在于，所述沟槽结构的底部还具有P型层(16)。
7.根据权利要求4所述的一种三维分离栅沟槽电荷存储型IGBT，其特征在于，所述N-漂移区(8)中具有侧面相互接触的超结P柱(14)和超结N柱(15)；所述超结P柱(14)和所述超结N柱(15)满足电荷平衡要求，所述沟槽结构的第一部分和所述N型电荷存储层(6)位于所述超结N柱(15)上，所述沟槽结构的第二部分和所述浮空P型掺杂区(13)位于所述超结P柱(14)上。
8.根据权利要求1或权利要求2所述的一种三维分离栅沟槽电荷存储型IGBT，其特征在于，器件所用的半导体材料为Si、SiC、GaAs、GaN、Ga2O3、AlN和金刚石中的任意一种或多种。
9.一种三维分离栅沟槽电荷存储型IGBT的制作方法，以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为X轴方向、器件垂直方向为Y轴方向、器件纵向方向即第三维方向为Z轴方向，其特征在于，包括以下步骤：
步骤1：选取轻掺杂的FZ硅片用以形成器件的N-漂移区(8)；
步骤2：在所述FZ硅片表面生长一层场氧化层，光刻得到有源区，再生长一层预氧化层，通过掩模、光刻、离子注入P型杂质在所述N-漂移区(8)的上层形成间隔式分布的P型埋层(12)；通过离子注入N型杂质在所述N-漂移区(8)和P型埋层(12)的上表面制得N型电荷存储层(6)；在N型电荷存储层(6)的上表面通过离子注入P型杂质并退火处理制得P型基区(5)；
步骤3：在硅片表面淀积保护层，光刻出窗口进行沟槽硅刻蚀，从而沿X轴方向，在N-漂移区(8)的顶层一侧上刻蚀形成分离栅沟槽，分离栅沟槽的深度大于P型埋层(12)的结深；
步骤4：在所述分离栅沟槽的底部和侧壁形成分离栅介质层(74)，再在所述分离栅介质层(74)上淀积多晶硅形成分离栅电极(73)；
步骤5：在硅片表面淀积保护层，光刻出窗口，刻蚀部分所述多晶硅和分离栅介质层，从而沿Z轴方向，在分离栅沟槽的顶层上形成间隔式分布的栅沟槽，栅沟槽之间存在分离栅电极(73)，所述栅沟槽的深度大于P型基区(5)的结深，小于N型电荷存储层(6)的结深；
步骤6：在所述栅沟槽的底部和侧壁形成栅介质层(72)，再在所述栅介质层(72)上淀积多晶硅形成栅电极(71)，所述栅电极(71)与所述分离栅电极(73)通过栅介质层(72)隔离，栅介质层(72)的厚度小于或等于分离栅介质层(74)的厚度；
步骤7：通过光刻和离子注入工艺，在P型基区(5)的顶层分别注入N型杂质和P型杂质，从而沿Z轴方向，在P型基区(5)的顶层形成交替并排设置且侧面相互接触的N+发射区(3)和P+发射区(4)；沿X轴方向，所述N+发射区(3)的一侧通过栅介质层(72)与栅电极(71)相连，所述P+发射区(4)的一侧通过分离栅介质层(74)与分离栅电极(73)相连；
步骤8：在器件表面淀积金属，并采用光刻和刻蚀工艺在N+发射区(3)和P+发射区(4)上形成发射极金属(1)；
步骤9：翻转硅片，减薄硅片厚度，在硅片背面注入N型杂质并通过多次激光退火制作器件的N型场阻止层(9)；
步骤10：在N型场阻止层(9)背面注入P型杂质形成P型集电区(10)，通过多次激光退火进行离子激活；再在背面淀积金属形成集电极金属(11)。
10.根据权利要求1或权利要求2所述的一种三维分离栅沟槽电荷存储型IGBT的制作方法，其特征在于，N-漂移区(8)的掺杂浓度为1014～1015个/cm3，或，P型埋层(12)的掺杂浓度为1016～1018/cm3，或，N型电荷存储层(6)的掺杂浓度为1015～1017/cm3，或，P型基区(5)的掺杂浓度为1016～1017/cm3。
CN202111116191.4A 2021-09-23 2021-09-23 一种三维分离栅沟槽电荷存储型igbt及其制作方法 Active CN113838917B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111116191.4A CN113838917B (zh) 2021-09-23 2021-09-23 一种三维分离栅沟槽电荷存储型igbt及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111116191.4A CN113838917B (zh) 2021-09-23 2021-09-23 一种三维分离栅沟槽电荷存储型igbt及其制作方法

Publications (2)

Publication Number Publication Date
CN113838917A CN113838917A (zh) 2021-12-24
CN113838917B true CN113838917B (zh) 2023-03-28

Family

ID=78969415

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111116191.4A Active CN113838917B (zh) 2021-09-23 2021-09-23 一种三维分离栅沟槽电荷存储型igbt及其制作方法

Country Status (1)

Country Link
CN (1) CN113838917B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114664929B (zh) * 2022-04-21 2023-05-02 电子科技大学 一种集成异质结二极管的分离栅SiC MOSFET及其制作方法
CN114937689B (zh) * 2022-06-06 2023-04-28 电子科技大学 一种平面型SiC IGBT及其制作方法
CN117790578A (zh) * 2024-01-05 2024-03-29 南京第三代半导体技术创新中心有限公司 一种SiC MOSFET器件及制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104658901A (zh) * 2015-01-23 2015-05-27 无锡同方微电子有限公司 一种***栅型沟槽mosfet的制备方法
CN108346701A (zh) * 2018-04-12 2018-07-31 电子科技大学 一种屏蔽栅功率dmos器件
CN110444471A (zh) * 2019-08-22 2019-11-12 电子科技大学 一种3维分离栅沟槽电荷存储型igbt的制备方法
CN110491937A (zh) * 2019-08-22 2019-11-22 电子科技大学 一种具有自偏置分离栅结构igbt
CN112271214A (zh) * 2020-11-19 2021-01-26 无锡紫光微电子有限公司 带有屏蔽栅结构的igbt器件及制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104658901A (zh) * 2015-01-23 2015-05-27 无锡同方微电子有限公司 一种***栅型沟槽mosfet的制备方法
CN108346701A (zh) * 2018-04-12 2018-07-31 电子科技大学 一种屏蔽栅功率dmos器件
CN110444471A (zh) * 2019-08-22 2019-11-12 电子科技大学 一种3维分离栅沟槽电荷存储型igbt的制备方法
CN110491937A (zh) * 2019-08-22 2019-11-22 电子科技大学 一种具有自偏置分离栅结构igbt
CN112271214A (zh) * 2020-11-19 2021-01-26 无锡紫光微电子有限公司 带有屏蔽栅结构的igbt器件及制造方法

Also Published As

Publication number Publication date
CN113838917A (zh) 2021-12-24

Similar Documents

Publication Publication Date Title
CN107623027B (zh) 一种沟槽栅电荷储存型绝缘栅双极型晶体管及其制造方法
CN107799582B (zh) 一种沟槽栅电荷储存型绝缘栅双极型晶体管及其制造方法
CN107731897B (zh) 一种沟槽栅电荷存储型igbt及其制造方法
CN108321196B (zh) 一种沟槽栅电荷存储型igbt及其制作方法
CN113838917B (zh) 一种三维分离栅沟槽电荷存储型igbt及其制作方法
CN109192772B (zh) 一种沟槽型绝缘栅双极晶体管及其制备方法
CN113838921B (zh) 一种三维沟槽电荷存储型igbt及其制作方法
CN108321193B (zh) 一种沟槽栅电荷存储型igbt及其制作方法
CN107731899B (zh) 一种具有拑位结构的沟槽栅电荷储存型igbt器件及其制造方法
CN109219888B (zh) 半导体装置
CN109314141B (zh) 半导体装置
CN113838916B (zh) 一种具有pmos电流嵌位的分离栅cstbt及其制作方法
CN110504310B (zh) 一种具有自偏置pmos的ret igbt及其制作方法
CN110600537B (zh) 一种具有pmos电流嵌位的分离栅cstbt及其制作方法
CN107731898B (zh) 一种cstbt器件及其制造方法
CN110518058B (zh) 一种横向沟槽型绝缘栅双极晶体管及其制备方法
US9806152B2 (en) Vertical insulated gate turn-off thyristor with intermediate p+ layer in p-base
CN113838922A (zh) 具有载流子浓度增强的分离栅超结igbt器件结构及方法
CN112038401A (zh) 一种绝缘栅双极性晶体管结构及其制备方法
CN110504260B (zh) 一种具有自偏置pmos的横向沟槽型igbt及其制备方法
CN110473917B (zh) 一种横向igbt及其制作方法
CN113838920B (zh) 一种具有自偏置pmos的分离栅cstbt及其制作方法
CN113838918A (zh) 具有载流子浓度增强的超结igbt器件结构及制作方法
CN110943124A (zh) Igbt芯片及其制造方法
CN110459596B (zh) 一种横向绝缘栅双极晶体管及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant