CN108987479A - 包括具有多个介电区段的垂直栅的ldmos晶体管及相关方法 - Google Patents

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Abstract

提供了一种横向双扩散金属氧化物半导体晶体管，该晶体管包括硅半导体结构和垂直栅。该垂直栅包括：(a)栅导体，该栅导体从该硅半导体结构的第一外表面延伸进入该硅半导体结构中；以及(b)栅电介质层，该栅电介质层包括至少三个介电区段。这至少三个介电区段中的每一个介电区段将该栅导体与该硅半导体结构分隔开相应的分隔距离，其中，这些相应的分隔距离中的每一个与这些相应的分隔距离中的另一个彼此不相同。

Description

包括具有多个介电区段的垂直栅的LDMOS晶体管及相关方法
相关申请的交叉引用
本申请要求于2017年6月5日提交的美国专利申请号62/515,308的优先权，该专利申请的全部内容通过援引并入本申请。
背景技术
金属氧化物半导体场效应晶体管，通常被称为MOSFET，广泛用于电子器件，比如用于开关或放大。MOSFET能够实现快速开关速度，这使得它们非常适合用于高频应用中。此外，MOSFET的控制相对简单，因为它们是电压控制式器件、而不是电流控制式器件。
横向双扩散金属氧化物半导体场效应晶体管(通常被称为LDMOS晶体管)是这样一类MOSFET：其中漏源电压主要在横向方向上被阻挡在晶体管的半导体材料内。LDMOS晶体管通常与集成电路中、特别是电源应用或射频应用中的其他电路***相结合。
图1是现有技术的n沟道LDMOS晶体管100，该晶体管包括：硅半导体结构102、源极104、栅结构106、以及漏极108。源极104堆叠在硅半导体结构102的顶表面110上、位于LDMOS晶体管100的源区112，并且漏极108堆叠在顶表面110上、位于LDMOS晶体管100的漏区114。栅结构106包括：堆叠在LDMOS晶体管100的栅区120的栅极116、多晶硅层117、以及二氧化硅层118。硅半导体结构102包括：p型衬底122、n阱124、p型体126、p+源区128、n+源区130、以及n+漏区132。N阱124在p型衬底122上形成，并且p型体126在n阱124中在源极104下方形成。n+漏区132在n阱124中形成并且接触漏极108。p+源区128和n+源区130中的每一个在p型体126中形成并且接触源极104。n+源区130和n+漏区132中的每一个比N阱124更重地掺杂，并且p+源区128比p型体126更重地掺杂。
当跨漏极108和源极104施加正电压VDS时，n阱124和p型体126的界面处的pn结被反向偏置。因此，默认基本上没有电流从漏极108流到源极104。n+漏区132和n阱124的相对掺杂物浓度导致n阱124的被称为漂移区134的这部分携带大部分电压VDS，由此使得LDMOS晶体管100能够支持相对大的VDS值而不发生击穿。
施加在栅极116与源极104之间的正电压VGS在二氧化硅层118下方在硅半导体结构102中产生负电荷，从而引起在p型体126的区136中形成少数载流子沟道。这个沟道具有过量的电子并且因此会传导电流。因此，当VGS超过阈值并且VDS是正值时，电流将沿横向方向138穿过硅半导体结构102从n+漏区132流到n+源区130。然而，由于n阱124中的n型掺杂物浓度相对低，因此电流可能在漂移区134中遇到很大阻力。
发明内容
在实施例中，一种横向双扩散金属氧化物半导体(LDMOS)晶体管包括硅半导体结构和垂直栅。该垂直栅包括：(a)栅导体，该栅导体从该硅半导体结构的第一外表面延伸进入该硅半导体结构中；以及(b)栅电介质层。该栅电介质层包括至少三个介电区段，这至少三个介电区段中的每一个介电区段将该栅导体与该硅半导体结构分隔开相应的分隔距离，这些相应的分隔距离中的每一个与这些相应的分隔距离中的另一个彼此不相同。
在实施例中，该硅半导体结构包括：(a)基底层，(b)沿厚度方向布置在该基底层上的n型层，(c)布置在该n型层中的p型体区，(d)p+源区和n+源区，这些区均被布置在该p型体区中，以及(e)被布置在该n型层中的n+漏区。该栅导体从该硅半导体结构的第一外表面沿厚度方向延伸进入该n型层中；并且该栅导体沿正交于该厚度方向的横向方向被布置在该n+源区与该n+漏区之间。
在实施例中，该LDMOS晶体管进一步包括(a)源极，该源极被布置在该硅半导体结构的该第一外表面上并且接触该p+源区和该n+源区中的每一个；(b)漏极，该漏极被布置在该硅半导体结构的该第一外表面上并且接触该n+漏区；以及(c)栅极，该栅极被布置在该硅半导体结构的该第一外表面上并且接触该栅导体。
在实施例中，这至少三个介电区段包括：(a)第一介电区段，该第一介电区段将该栅导体与该n型层的漏部分沿该横向方向分隔开第一分隔距离t1；(b)第二介电区段，该第二介电区段将该栅导体与该n型层的阱部分沿该厚度方向分隔开与该第一分隔距离t1不同的第二分隔距离t2；以及(c)第三介电区段，该第三介电区段将该栅导体与该p型体区分隔开与该第一分隔距离t1和该第二分隔距离t2中的每一个不同的第三分隔距离t3。
在实施例中，该n型层的该漏部分被布置成(a)沿该厚度方向位于该n+漏区下方并且(b)沿该横向方向位于该垂直栅旁边；以及该n型层的该阱部分沿该厚度方向被布置在该垂直栅下方。
在实施例中，该第二介电区段进一步将该栅导体与该n型层的源部分沿该横向方向分隔开该第二分隔距离t2。
在实施例中，该n型层的该源区被布置成(a)沿该厚度方向位于该p型体区下方并且(b)沿该横向方向位于该垂直栅旁边。
在实施例中，该第三分隔距离t3小于该第一分隔距离t1和该第二分隔距离t2中的每一个。
在实施例中，这至少三个介电区段进一步包括第四介电区段，该第四介电区段将该栅导体与该n型层的源部分沿该横向方向分隔开第四分隔距离t4，该第四分隔距离与该第一分隔距离t1、该第二分隔距离t2、以及该第三分隔距离t3中的每一个不相同。
在实施例中，该n型层的该源区被布置成(a)沿该厚度方向位于该p型体区下方并且(b)沿该横向方向位于该垂直栅旁边。
在实施例中，该第三分隔距离t3小于该第一分隔距离t1和第二分隔距离t2中的每一个；以及该第四分隔距离t4小于该第二分隔距离t2。
在实施例中，该p+源区具有比该p型体区更大的p型掺杂物浓度，并且该n+源区和该漏区中的每一个具有比该n型层更大的n型掺杂物浓度。
在实施例中，该基底层选自下组，该组由以下各项组成：硅衬底中的n型高压阱、p型硅衬底、以及n型外延层。
在实施例中，该LDMOS晶体管进一步包括横向栅，该横向栅被布置在该第一外表面上、跨该p型体区的一部分和该n型层的一部分。
在实施例中，这至少三个介电区段中的每一个介电区段是由二氧化硅形成的。
在实施例中，这至少三个介电区段是由一种或多种高K介电材料形成的。
在实施例中，该一种或多种高K介电材料包括HfO2、TiO2、ZrO2、以及HfAlOx中的至少一种。
在实施例中，这至少三个介电区段中的至少两个介电区段是由不同的介电材料形成的。
在实施例中，LDMOS晶体管包括硅半导体结构、垂直栅、以及横向栅。该硅半导体结构包括：(a)基底层；(b)沿厚度方向布置在该基底层上的n型层；(c)布置在该n型层中的p型体区；(d)p+源区和n+源区，这些区均被布置在该p型体区中；以及(e)被布置在该n型层中的n+漏区。该垂直栅包括：(a)栅导体，该栅导体从该硅半导体结构的第一外表面沿该厚度方向延伸进入该n型层中，其中，该栅导体沿正交于该厚度方向的横向方向被布置在该n+源区与该n+漏区之间；以及(b)栅电介质层，该栅电介质层将该栅导体与该硅半导体衬底分隔开。该横向栅被布置在该第一外表面上、跨该p型体区的一部分和该n型层的一部分。
在实施例中，一种集成电路包括：(a)上文所披露的LDMOS晶体管实施例中的任一个；以及(b)互补金属氧化物半导体(CMOS)晶体管，其中，该LDMOS晶体管和CMOS晶体管共用共同的硅半导体结构。
在实施例中，该LDMOS晶体管和该CMOS晶体管在该集成电路内是电耦合的。
在实施例中，一种LDMOS晶体管包括：硅半导体结构和垂直栅。该硅半导体结构包括：(a)基底层；(b)沿厚度方向布置在该基底层上的n型层；(c)布置在该n型层中的p型体区；(d)p+源区和n+源区，这些区均被布置在该p型体区中；以及(e)被布置在该n型层中的n+漏区。该垂直栅包括：(a)栅导体，该栅导体从该硅半导体结构的第一外表面沿该厚度方向延伸进入该n型层中，该栅导体沿正交于该厚度方向的横向方向被布置在该n+源区与该n+漏区之间；以及(b)栅电介质层，该栅电介质层将该栅导体与该硅半导体衬底分隔开，其中，该栅电介质层包括阶梯式侧壁，如当沿正交于该厚度方向和横向方向中的每一个的深度方向观察该LDMOS晶体管的截面时所看到的样子。
在实施例中，该LDMOS晶体管进一步包括(a)源极，该源极被布置在该硅半导体结构的该第一外表面上并且接触该p+源区和该n+源区中的每一个；(b)漏极，该漏极被布置在该硅半导体结构的该第一外表面上并且接触该n+漏区；以及(c)栅极，该栅极被布置在该硅半导体结构的该第一外表面上并且接触该栅导体。
在实施例中，一种用于形成横向双扩散金属氧化物半导体(LDMOS)晶体管的垂直栅的方法包括以下步骤：(a)在硅半导体结构中形成沟槽；(b)在该沟槽中形成第一电介质衬垫；(c)在所述形成该第一电介质衬垫的步骤之后，对该沟槽填充牺牲材料；(d)去除该牺牲材料的第一部分以露出该第一电介质衬垫的第一部分；(e)去除该第一电介质衬垫的该第一部分；(f)去除该牺牲材料的其余部分；(g)至少于在去除该第一电介质衬垫的第一部分的地方形成第二电介质衬垫；并且(h)对该沟槽填充导电材料以形成栅导体。
在实施例中，该方法进一步包括在所述去除该第一电介质衬垫的第一部分的步骤之后、但是在所述去除该牺牲材料的其余部分的步骤之前执行的以下步骤：(a)去除该牺牲材料的第二部分以露出该第一电介质衬垫的第二部分；并且(b)去除该第一电介质衬垫的第二部分。
在实施例中，该牺牲材料包括旋涂碳材料。
在实施例中，所述去除该牺牲材料的第一部分的步骤包括：(a)用光刻胶材料来将该硅半导体结构的顶表面图案化；并且(b)使用干法蚀刻工艺来将该牺牲材料的第一部分去除。
在实施例中，所述去除该第一电介质衬垫的第一部分的步骤包括：使用湿法蚀刻工艺来去除该第一电介质衬垫的第一部分。
在实施例中，所述去除牺牲材料的其余部分的步骤包括：使用等离子体灰化工艺或蚀刻工艺之一来去除该牺牲材料的其余部分。
在实施例中，所述在硅半导体中形成沟槽的步骤包括：使用等离子体蚀刻工艺、用包含氟的气体混合物在该硅半导体结构中进行硅穿透蚀刻。
在实施例中，一种用于形成横向双扩散金属氧化物半导体(LDMOS)晶体管的垂直栅的方法包括以下步骤：(a)在硅半导体结构中形成沟槽；(b)在该沟槽中形成第一电介质衬垫；(c)在所述形成该第一电介质衬垫的步骤之后，对该沟槽填充第一牺牲材料；(d)去除该第一电介质衬垫的一部分；(e)去除该第一牺牲材料；(f)至少在去除该第一电介质衬垫的那个部分的地方形成第二电介质衬垫；并且(g)对该沟槽填充导电材料以形成栅导体。
在实施例中，该第一牺牲材料包括旋涂碳材料。
在实施例中，该方法进一步包括在所述形成该第二电介质衬垫的步骤之后、但是在所述对该沟槽填充导电材料的步骤之前执行的以下步骤：(a)对该沟槽填充第二牺牲材料；(b)去除该第二电介质衬垫的一部分和该第二牺牲材料的一部分；(c)去除剩余的第二牺牲材料；并且(d)至少在去除该第二电介质衬垫的那个部分的地方形成第三电介质衬垫。
在实施例中，该第二牺牲材料包括旋涂碳材料。
在实施例中，所述去除该第一电介质衬垫的部分的步骤包括：(a)用硬掩模材料来将该硅半导体结构的顶表面图案化；并且(b)使用湿法蚀刻工艺来去除该第一电介质衬垫的那个部分。
在实施例中，所述在硅半导体中形成沟槽的步骤包括：使用等离子体蚀刻工艺、用包含氟的气体混合物在该硅半导体结构中进行硅穿透蚀刻。
在实施例中，一种用于形成集成电路的方法包括以下步骤：(a)在硅半导体结构中形成一个或多个浅隔离沟槽；(b)对该一个或多个浅隔离沟槽填充介电材料；(c)形成该硅半导体结构的多个第一掺杂区；(d)使用上文所披露的方法实施例中的任一个来在该硅半导体结构中形成垂直栅；(e)在该硅半导体结构上形成一个或多个平坦栅极；并且(f)形成该硅结构的多个第一掺杂区，使得该多个第一掺杂区、该多个第二掺杂区、该垂直栅、以及该一个或多个平坦栅极共同形成横向双扩散金属氧化物半导体(LDMOS)晶体管和至少一个互补金属氧化物半导体(CMOS)晶体管。
附图说明
图1是现有技术的LDMOS晶体管的截面视图。
图2是根据实施例的LDMOS晶体管的俯视平面视图，该晶体管包括具有三个介电区段的垂直栅。
图3是图2的LDMOS晶体管沿着图2的线3A-3A截取的截面视图。
图4是根据实施例的LDMOS晶体管的俯视平面视图，该晶体管包括具有四个介电区段的垂直栅。
图5是图4的LDMOS晶体管沿着图4的线5A-5A截取的截面视图。
图6是根据实施例的集成电路的一部分的截面视图，该集成电路包括图2的LDMOS晶体管和互补金属氧化物半导体晶体管的实例。
图7示意性地展示了根据实施例的降压变换器，该降压变换器包括图2的LDMOS晶体管的两个实例。
图8展示了根据实施例的用于形成LDMOS晶体管的垂直栅的方法。
图9展示了图8的方法用于形成图2的LDMOS晶体管的垂直栅的一个示例。
图10展示了根据实施例的用于形成LDMOS晶体管的垂直栅的另一种方法。
图11展示了图10的方法用于形成图4的LDMOS晶体管的垂直栅的一个示例。
图12展示了根据实施例的用于形成LDMOS晶体管的垂直栅的另一种方法。
图13展示了图12的方法用于形成图2的LDMOS晶体管的垂直栅的一个示例。
图14展示了根据实施例的用于形成LDMOS晶体管的垂直栅的又一种方法。
图15展示了图14的方法用于形成图4的LDMOS晶体管的垂直栅的一个示例。
图16展示了根据实施例的用于形成集成电路的方法。
图17展示了图16的方法用于形成图6的集成电路的一个示例。
图18是根据本发明的类似于图2和3的LDMOS晶体管的LDMOS晶体管的截面视图，但是其中在蚀刻沟槽的过程中存在的外来物质导致在该沟槽的底部处形成圆锥体缺陷。
图19是根据实施例的LDMOS晶体管的俯视平面视图，该晶体管包括垂直栅和横向栅两者。
图20是图19的LDMOS晶体管沿着图19的线20A-20A截取的截面视图。
图21是根据实施例的类似于图19和图20的LDMOS晶体管的LDMOS晶体管的截面视图，但是其垂直栅具有被布置在对称栅电介质层内的栅导体。
具体实施方式
申请人已经研发了显著改进现有技术的LDMOS晶体管以及相关的***和方法。LDMOS晶体管的某些实施例包括在硅半导体结构的沟槽中形成的栅电介质层，以用于促进高晶体管性能和小晶体管间距。在一些实施例中，栅电介质层包括至少三个介电区段，所述介电区段将垂直栅导体与硅半导体结构分隔开不同的相应分隔距离，以促进低导通电阻和高击穿电压两者。例如，通过所需的击穿电压和相关联的导通电阻来确定介电区段的数量。此外，一些实施例包括垂直栅和横向栅两者。
图2是LDMOS晶体管200的俯视平面视图，该晶体管包括具有三个介电区段的垂直栅。图3是LDMOS晶体管200沿着图2的线3A-3A截取的截面视图。LDMOS晶体管200包括：硅半导体结构202、垂直栅204、源极206、漏极208、以及栅极210。
硅半导体结构202包括：基底层212、n型层214、p型体区216、p+源区218、n+源区220、以及n+漏区222。基底层212例如是硅衬底中的n型高压阱、p型硅衬底、或在p型硅衬底上生长的n型外延层。n型层214沿厚度方向224布置在基底层212上，并且p型体区216被布置在n型层214中与硅半导体结构202的外表面226相邻。p+源区218和n+源区220各自被布置在p型体区216中，并且n+漏区222被布置在n型层214中与外表面226相邻。p+源区218具有比p型体区216更大的p型掺杂物浓度，并且n+源区220和n+漏区222中的每一个具有比n型层214更大的n型掺杂物浓度。
硅半导体结构202在不背离其范围的情况下可以包括额外的杂质区。此外，可以改变p+源区218和n+源区220在p型体区216内的位置。例如，在替代性实施例(未展示)中，p+源区218在p型体区216内被布置在n+源区220后方。
硅半导体结构202的一个或多个区可选地具有缓变掺杂物浓度。例如，在一些实施例中，n型层214具有缓变n型掺杂物浓度，其中在n+漏区222附近的n型掺杂物浓度最大，并且p型体区216具有缓变p型掺杂物浓度，其中在n+源区220附近的p型掺杂物浓度最大。在某些实施例中，n型层214被配置成具有n型掺杂物梯度浓度，这有助于使累积电导率最大化同时维持LDMOS晶体管200的期望击穿电压。
垂直栅204包括栅导体228和栅电介质层230，栅导体和栅电介质层均被布置在硅半导体结构202的沟槽232中。部分地根据LDMOS晶体管200的所需击穿电压来选择沟槽232的深度。击穿电压的大小随沟槽232沿厚度方向224的深度增大而增大。栅导体228从外表面226沿厚度方向224延伸进入硅半导体结构202，并且栅电介质层230包括第一介电区段234、第二介电区段236、以及第三介电区段238。栅导体228沿正交于厚度方向224的横向方向240被布置在n+源区220与n+漏区222之间。LDMOS晶体管200具有垂直栅而不是水平栅的这一事实将LDMOS晶体管200沿横向方向240的长度最小化，由此促进小的晶体管大小和高晶体管性能。
每个介电区段234、236、以及238将栅导体228与硅半导体结构202分隔开相应的分隔距离。具体地，第一介电区段234将栅导体228与n型层214的漏部分242沿横向方向240分隔开第一分隔距离t1。此外，第二介电区段236将栅导体228与n型层214的阱部分244沿厚度方向224分隔开第二分隔距离t2，并且第二介电区段236还将栅导体228与n型层214的源部分246沿横向方向240分隔开第二分隔距离t2。第三介电区段238将栅导体228与p型体区216分隔开第三分隔距离t3。n型层214的漏部分242被布置成(a)沿厚度方向224在漏区222下方并且(b)沿横向方向240在垂直栅204旁边。n型层214的阱部分244沿厚度方向224被布置在垂直栅204下方。n型层214的源部分246被布置成(a)沿厚度方向224在p型体区216下方并且(b)沿横向方向240在垂直栅204旁边。
第一分隔距离t1、第二分隔距离t2、以及第三分隔距离t3中的每一个与第一分隔距离t1、第二分隔距离t2、以及第三分隔距离t3中的另一个彼此不同。因此，在沿深度方向250观看LDMOS晶体管200的截面时，栅电介质层230具有阶梯式侧壁248，其中深度方向250正交于厚度方向224和横向方向240中的每一个。如下文所讨论的，这样的分隔距离差异可以有利地能够实现LDMOS晶体管200的高击穿电压和低导通电阻两者。
第一介电区段234、第二介电区段236、以及第三介电区段238由例如二氧化硅或高K介电材料(比如HfO2、TiO2、ZrO2、以及HfAlOx中的一种或多种)形成。在一些实施例中，第一介电区段234、第二介电区段236、以及第三介电区段238是由共同的介电材料形成的，但是在一些其他实施例中，第一介电区段234、第二介电区段236、以及第三介电区段238中的至少两个是由不同的介电材料形成的。
源极206被布置在外表面226上并且接触p+源区218和n+源区220中的每一个。漏极208被布置在外表面226上并且接触n+漏区222，并且栅极210被布置在外表面226并且接触栅导体228。在一些替代性实施例中，源极206用分别接触p+源区218和n+源区220的两个单独电极来代替。
当在漏极208与源极206之间施加正电压VDS时，在n型层214和p型体区216的界面处形成的pn结被反向偏置，使得默认非常少的电流在漏极208与源极206之间流动。然而，施加在栅极210与源极206之间的正电压VGS在半导体结构202中沿横向方向240邻近第三介电区段238产生负电荷，从而引起在p型体区216的大致由虚线252指示的部分中形成少数载流子沟道。这个沟道具有过剩电子、并且因此使电流穿过p型体区216从n型层214传导到n+源区220。因此，当VGS超过阈值并且VDS为正值时，电流将会从n+漏区222流到n+源区220。该阈值是部分地通过p型体区216中的掺杂物浓度和第三分隔距离t3的值来确立的。例如，可以通过减小p型体区216中邻近第三介电区段238的p型掺杂物浓度、和/或通过减小第三分隔距离t3的值来减小阈值电压。p+源区218在p型体区216与源极206之间形成欧姆接触，以有助于防止硅半导体衬底202中的寄生双极结型晶体管(未示出)被激活。
第一分隔距离t1、第二分隔距离t2、以及第三分隔距离t3中的每一个的值都影响LDMOS晶体管200的不同相应特征。例如，LDMOS晶体管200的栅漏击穿电压随着第一分隔距离t1的值的增大而增大，而另一方面，第二分隔距离t2的值影响n型层214中的电场分布、栅漏电容、以及累积电阻。第三分隔距离t3的值进而影响LDMOS晶体管200的阈值电压和栅源击穿电压。确切地，阈值电压随着第三分隔距离t3的值的减小而减小，而LDMOS晶体管200的栅源击穿电压随着第三分隔距离t3的值的增大而增大。
形成具有第一介电区段234、第二介电区段236、以及第三介电区段238的栅电介质层230使得能够独立地选择相应的第一分隔距离t1、第二分隔距离t2、以及第三分隔距离t3中的每一个，由此帮助LDMOS晶体管200实现高击穿电压和低导通电阻两者。例如，第一分隔距离t1可以被选择为实现高的栅漏击穿电压，而第二分隔距离t2可以被独立地选择为实现累积电导率与均匀电场分布之间的期望平衡，以促进实现高击穿电压的低导通电阻。如果栅电介质层230替代地由具有均匀厚度的单一电介质层形成，则该电介质层厚度需要被选择为实现足够高的栅漏击穿电压，由此导致与n型层214的阱部分244和源部分246相邻的电介质层的厚度达不到最佳，这将增大导通电阻。作为另一个示例，独立选择第一分隔距离t1、第二分隔距离t2、以及第三分隔距离t3的能力使得t1和t2的选择能够不受为了实现所期望的栅控制而需要的t3的值的限制，由此进一步使得t1和t2能够分别被选择为实现高击穿电压和低导通电阻。作为又一个示例，独立选择第一分隔距离t1和第二分隔距离t2的能力使得n型层214的掺杂分布在n型层214的漏部分242中与在n型层214的源部分246中以及在n型层214的阱部分244中不同，从而进一步使得LDMOS晶体管200能够实现高击穿电压和低导通电阻。在特定的实施例中，第三分隔距离t3小于第一分隔距离t1和第二分隔距离t2中的每一个。
栅电介质层230可以被修改为具有附加的介电区段，以使得能够进一步优化LDMOS晶体管200。例如，下文所讨论的图15展示了包括五个介电区段的替代性实施例的示例。作为另一个示例，图4是LDMOS晶体管400的俯视平面视图，该晶体管包括具有四个介电区段的垂直栅。图5是LDMOS晶体管400沿着图4的线5A-5A截取的截面视图。图4和图5的LDMOS晶体管400类似于图2和图3的LDMOS晶体管200，但是其垂直栅204用垂直栅404来代替。垂直栅404类似于垂直栅204，但是第二介电区段236用第二介电区段436和第四介电区段454来代替，使得垂直栅404具有阶梯式侧壁448。第二介电区段436类似于第二介电区段236，并且第四介电区段454将栅导体228与n型层214的源部分246沿横向方向240分隔开第四分隔距离t4。第一分隔距离t1、第二分隔距离t2、第三分隔距离t3、以及第四分隔距离t4中的每一个典型地彼此不同，以优化LDMOS晶体管400的不同相应特征。独立于第二分隔距离t2选择第四分隔距离t4的能力使得在n型层214的源部分246中的累积电导率(其受第四分隔距离t4的值的影响)独立于n型层214的阱部分244中的电场分布(其受第二分隔距离t2的值的影响)被优化，由此进一步促进LDMOS晶体管400的高击穿电压和低导通电阻。此类独立于第二分隔距离t2选择第四分隔距离t4的能力在以下实施例中可以是特别有利的：沟槽232沿厚度方向224具有大的深度，这使得在第二分隔距离t2和第四分隔距离t4必须具有共同值时难以优化栅漏电容、电场分布、以及累积电导率。在特定的实施例中，第三分隔距离t3小于第一分隔距离t1和第二分隔距离t2中每一个，并且第四分隔距离t4小于第二分隔距离t2。
本文披露的LDMOS晶体管的一个可能应用是在集成电路中，比如包括本发明的LDMOS晶体管以及一种或多种其他类型晶体管的一个或多个实例的集成电路。例如，图6是集成电路600的一部分的截面视图，该集成电路包括共用硅半导体结构202、并且沿横向方向604被浅隔离沟槽606部分地分隔开的LDMOS晶体管200以及互补金属氧化物半导体(CMOS)晶体管602的实例。浅隔离沟槽606填充有介电材料608。CMOS晶体管602例如是控制LDMOS晶体管200的开关的驱动电路(未示出)的一部分。CMOS晶体管602经由集成电路600的一个或多个电导体610可选地电耦合至LDMOS晶体管200上，如图6象征性地展示的。CMOS晶体管602包括CMOS p型体区612、CMOS n+源区614、CMOS n+漏区616、以及CMOS栅结构618。CMOS p型体区612被布置在硅半导体结构202中，并且CMOS n+源区614和CMOS n+漏区616中的每一个被布置在CMOS p型体区612中与外表面226相邻。CMOS栅结构618沿横向方向604被布置在外表面226上、位于CMOS n+源区614与CMOS n+漏区616之间。集成电路600中的LDMOS晶体管200可以用LDMOS晶体管400、LDMOS晶体管1900(下文图19和图20)、或LDMOS晶体管2100(下图21)来代替。
本文披露的LDMOS晶体管的一个可能应用是在开关功率变换器中。例如，图7示意性地展示了降压变换器700，该降压变换器包括LDMOS晶体管200的两个实例，下文中被称为LDMOS晶体管200(1)以及LDMOS晶体管200(2)。图7中示意性地展示了LDMOS晶体管200(1)和200(2)以促进展示的清晰性。降压变换器700进一步包括：电耦合至输入电源(未示出)上的输入端口702、输入电容器704、电感器706、输出电容器708、电耦合至负载(未示出)上的输出端口710、第一驱动电路***712、第二驱动电路***716、以及控制器720。
输入端口702跨正输入节点722和参考节点724电耦合。输入电容器704跨正输入节点722和参考节点724电耦合，并且输入电容器704为降压变换器700汲取的输入纹波电流提供路径。LDMOS晶体管200(1)的漏极208电耦合至正输入节点722，并且LDMOS晶体管200(1)的源极206电耦合至开关节点Vx。晶体管200(1)的栅极210电耦合至第一驱动电路***712上。LDMOS晶体管200(2)的漏极208电耦合至开关节点Vx，并且LDMOS晶体管200(2)的源极206电耦合至参考节点724。LDMOS晶体管200(2)的栅极210电耦合至第二驱动电路***716。LDMOS晶体管200(1)和200(2)、第一驱动电路***712、第二驱动电路***716共同形成了开关电路728。电感器706电耦合在开关节点Vx与正输出节点730之间，并且输出端口710跨正输出节点730和参考节点724电耦合。输出电容器708跨正输出节点730和参考节点724电耦合，并且输出电容器708为降压变换器700产生的输出纹波电流提供路径。
控制器720控制开关电路728的开关以将来自电源(电耦合至输入端口702)的功率传输至负载(电耦合至输出端口710)。具体地，控制器720控制第一驱动电路***712，以将LDMOS晶体管200(1)的栅极210在两个不同的电压大小之间反复切换，从而在LDMOS晶体管200(1)的p型体区216中反复产生并破坏少数载流子沟道。因此，LDMOS晶体管200(1)在控制器720的控制下、在其导电状态与不导电状态之间切换。控制器720还控制第二驱动电路***716，以将LDMOS晶体管200(2)的栅极在两个不同的电压大小之间反复切换，从而致使LDMOS晶体管200(2)在其导电状态与不导电状态之间反复切换。控制器720控制LDMOS晶体管200(2)的开关，使得它提供续流功能，或者换言之，使得LDMOS晶体管200(2)为当LDMOS晶体管200(1)处于其非导电状态时流经电感器706的电流提供路径。在一些实施例中，控制器720控制开关电路728的开关以调节降压变换器700的一个或多个参数，比如输入电压V入、输入电流I入、输入功率P入、输出电压V出、输出电流I出、以及输出功率P出。示出了控制器720与降压变换器700的其他部件之间的连接以便促进展示的清晰性。
LDMOS晶体管200(1)和200(2)中的一个或多个可以用LDMOS晶体管400、LDMOS晶体管1900(下图19和20)、或LDMOS晶体管2100(下图21)来代替。此外，应了解的是，本文所披露的LDMOS晶体管不限于用于降压变换器中、或甚至不限于用于开关功率变换器中。例如，本文所披露的LDMOS晶体管可以替代性地用于放大器中。
下文讨论了用于制造本文所披露的LDMOS晶体管的若干种可能的方法。然而，应了解的是，LDMOS晶体管200和400可以用除了下文讨论的方法之外的方法来制造。此外，下文讨论的制造方法可以用于制造除了LDMOS晶体管200和400之外的LDMOS晶体管。
可能期望的是，类似于图6所示，用与标准CMOS工艺(比如用于制造集成电路)相容的晶圆制造技术来制造本文所披露的LDMOS晶体管。这样的制造技术相容性可以使得LDMOS晶体管200和400与必要的驱动电路***、比如图7的第一驱动电路***712、第二驱动电路***716、和控制器720能够集成，以控制LDMOS晶体管。相应地，在某些实施例中，使用以下方法来形成包括至少一个LDMOS晶体管和至少一个CMOS晶体管的集成电路，该方法包括：形成一个或多个深沟槽、在每个深沟槽中沉积介电材料、对每个沟槽填充导电材料(比如多晶硅)、并且进行后续的CMOS加工。
在某些实施例中，专用加工步骤和伴随的加工流程产生对掩模层错位和加工不理想性不敏感的设备拓扑。当以高电压能力为目标结合高电流携带能力时，突出了对通过本文所披露的某些制造方法可能实现的高度可再现器件结构的需求。进行器件尺寸和材料选择来平衡制造不变性和高电性能的竞争要求。
图8展示了用于形成LDMOS晶体管的垂直栅的方法800，并且图9展示了用于使用方法800来形成LDMOS晶体管200的垂直栅204的一个示例。图8和图9最好一起查看。在步骤802中，在硅半导体结构中形成沟槽。在步骤802的一个示例中，如图9A所示，在硅半导体结构202中形成沟槽232。在步骤804中，在沟槽中形成第一电介质衬垫。在步骤804的一个示例中，如图9B所示，使用比如氮化物沉积、氧化物生长、以及氮化物去除等工艺，在沟槽232中形成第一电介质衬垫902，其厚度适合于形成第一介电区段234和第二介电区段236。在步骤806中，对该沟槽填充牺牲材料。在步骤806的一个示例中，如图9C所示，对沟槽232填充旋涂碳材料904、或另一种比第一电介质衬垫902更易受蚀刻剂影响的材料。
在步骤808中，去除牺牲材料的第一部分以露出第一电介质衬垫的第一部分。在步骤808的一个示例中，如图9D所示，用光刻胶材料906来对硅半导体结构202的外表面226进行图案化，并且使用干法蚀刻工艺来去除旋涂碳材料904的未被光刻胶材料906覆盖的部分，以露出第一电介质衬垫902的第一部分908。在步骤810中，去除第一电介质衬垫的第一部分。在步骤810的一个示例中，如图9E所示，使用湿法蚀刻工艺来去除第一电介质衬垫902的第一部分908。在步骤812中，去除牺牲材料的其余部分。在步骤812的一个示例中，如图9F所示，使用等离子体蚀刻工艺来去除旋涂碳材料904的在步骤808中未被去除的其余部分。在步骤808的这个示例中，还去除了光刻胶材料906。
在步骤814中，至少于在步骤810中被去除的第一电介质衬垫的第一部分的地方形成第二电介质衬垫。在步骤814的一个示例中，如图9G所示，将第二电介质衬垫布置为形成第三介电区段238。在步骤816中，对沟槽填充导电材料以形成栅导体。在步骤816的一个示例中，如图9H所示，对沟槽232填充多晶硅并且接着进行平坦化以形成栅导体228。
图10展示了用于形成LDMOS晶体管的垂直栅的另一种方法1000，并且图11展示了用于使用方法1000来形成LDMOS晶体管400的垂直栅404的一个示例。图10和图11最好一起查看。在步骤1002中，在硅半导体结构中形成沟槽。在步骤1002的一个示例中，如图11A所示，在硅半导体结构202中形成沟槽232。在步骤1004中，在沟槽中形成第一电介质衬垫。在步骤1004的一个示例中，如图11B所示，使用比如氮化物沉积、氧化物生长、以及氮化物去除等工艺，在沟槽232中形成第一电介质衬垫1102，其厚度适合于形成第一介电区段234和第二介电区段436。在步骤1006中，对该沟槽填充牺牲材料。在步骤1006的一个示例中，如图11C所示，对沟槽232填充旋涂碳材料1104、或另一种比第一电介质衬垫1102更易受蚀刻剂影响的材料。
在步骤1008中，去除牺牲材料的第一部分以露出第一电介质衬垫的第一部分。在步骤1008的一个示例中，如图11D所示，用光刻胶材料1106来对硅半导体结构202的外表面226进行图案化，并且使用干法蚀刻工艺来去除旋涂碳材料1104的未被光刻胶材料1106覆盖的第一部分，以露出第一电介质衬垫1102的第一部分1108。在步骤1010中，去除第一电介质衬垫的第一部分。在步骤1010的一个示例中，如图11E所示，使用湿法蚀刻工艺来去除第一电介质衬垫1102的第一部分1108。在替代性实施例中，在步骤1010中仅部分地去除第一部分1108，如图11K所示，以帮助防止外表面226被底切。在这个替代性实施例中，在下文所讨论的步骤1014中去除第一部分1108的其余部分。
在步骤1012中，去除牺牲材料的第二部分以露出第一电介质衬垫的第二部分。在步骤1012的一个示例中，如图11F所示，使用干法蚀刻工艺来去除旋涂碳材料1104的未被光刻胶材料1106覆盖的第二部分，以露出第一电介质衬垫1102的第二部分1110。在步骤1014中，去除第一电介质衬垫的第二部分。在步骤1014的一个示例中，如图11G所示，使用湿法蚀刻工艺来去除第一电介质衬垫1102的第二部分1110。此外，在上文所讨论的替代性实施例中，在步骤1010中仅部分地去除了第一部分1108的情况下，在步骤1014中还去除了第一部分1108的其余部分。在步骤1016中，去除其余的牺牲材料。在步骤1016的一个示例中，如图11H所示，使用等离子体蚀刻工艺来去除旋涂碳材料1104的在步骤1008中未被去除的其余部分。在步骤1016的这个示例中，还去除了其余的光刻胶材料1106。
在步骤1018，至少在步骤1010中去除第一电介质衬垫的第一部分的地方和于在步骤1014中去除第一电介质衬垫的第二部分的地方形成第二电介质衬垫。在步骤1018的一个示例中，将第二电介质衬垫布置为形成第三介电区段238和第四介电区段454，如图11I所示。在步骤1020中，对沟槽填充导电材料以形成栅导体。在步骤1020的一个示例中，如图11J所示，对沟槽232填充多晶硅并且接着进行平坦化以形成栅导体228。方法1000可以在不背离其范围的情况下被修改为包括以下附加步骤：去除牺牲材料和第一电介质衬垫以形成具有附加介电区段的垂直栅。
图12展示了用于形成LDMOS晶体管的垂直栅的方法1200，并且图13展示了用于使用方法1200来形成LDMOS晶体管200的垂直栅204的一个示例。图12和图13最好一起查看。在步骤1202中，在硅半导体结构中形成沟槽。在步骤1202的一个示例中，如图13A所示，在硅半导体结构202中形成沟槽232。在步骤1204中，在沟槽中形成第一电介质衬垫。在步骤1204的一个示例中，如图13B所示，使用比如氮化物沉积、氧化物生长、以及氮化物去除等工艺，在沟槽232中形成第一电介质衬垫1302，其厚度适合于形成第一介电区段234和第二介电区段236。在步骤1206中，对该沟槽填充牺牲材料。在步骤1206的一个示例中，如图13C所示，对沟槽232填充旋涂碳材料1304、或另一种比第一电介质衬垫1302更易受蚀刻剂影响的材料。
在步骤1208中，去除第一电介质衬垫的一部分。在步骤1208的一个示例中，如图13D所示，用硬掩模材料1306来对硅半导体结构202的外表面226进行图案化，并且使用湿法蚀刻工艺来去除第一电介质衬垫1302的、未被硬掩模材料1306覆盖的部分1308，湿法蚀刻工艺选择性地蚀刻电介质衬垫1302而不显著地蚀刻旋涂碳材料1304。在步骤1210中，去除牺牲材料。在步骤1210的一个示例中，如图13E所示，使用等离子体蚀刻工艺来去除旋涂碳材料1304和硬掩模材料1306。在步骤1212中，至少于在步骤1208中被去除的第一电介质衬垫的部分的地方形成第二电介质衬垫。在步骤1212的一个示例中，如图13F所示，将第二电介质衬垫布置为形成第三介电区段238。在步骤1214中，对沟槽填充导电材料以形成栅导体。在步骤1214的一个示例中，如图13G所示，对沟槽232填充多晶硅并且接着进行平坦化以形成栅导体228。
图14展示了用于形成LDMOS晶体管的垂直栅的方法1400，其中该垂直栅包括五个介电区段。图15展示了使用方法1400来形成LDMOS晶体管的垂直栅1500的一个示例，其中垂直栅1500类似于图4和图5的垂直栅404、但是包括附加介电区段。图14和图15最好一起查看。在步骤1402中，在硅半导体结构中形成沟槽。在步骤1402的一个示例中，如图15A所示，在硅半导体结构202中形成沟槽232。在步骤1404中，在沟槽中形成第一电介质衬垫。在步骤1404的一个示例中，如图15B所示，使用比如氮化物沉积、氧化物生长、以及氮化物去除等工艺，在沟槽232中形成第一电介质衬垫1502，其厚度适合于形成第一介电区段1534、第二介电区段1536、以及第四介电区段1554。第一介电区段1534、第二介电区段1536、以及第四介电区段1554分别类似于第一介电区段234、第二介电区段436、以及第四介电区段454。在步骤1406中，对沟槽填充第一牺牲材料。在步骤1406的一个示例中，如图15C所示，对沟槽232填充旋涂碳材料1504、或另一种比电介质衬垫1502更易受蚀刻剂影响的材料。
在步骤1408中，去除第一电介质衬垫的一部分。在步骤1408的一个示例中，如图15D所示，用硬掩模材料1506来对硅半导体结构202的外表面226进行图案化，并且使用湿法蚀刻工艺来去除第一电介质层1502的、未被硬掩模材料1506覆盖的部分1508，湿法蚀刻工艺选择性地蚀刻第一电介质层1502而不显著地蚀刻旋涂碳材料1504。在步骤1410中，去除第一牺牲材料。在步骤1410的一个示例中，如图15E所示，使用等离子体蚀刻工艺来去除旋涂碳材料1504和硬掩模材料1506。在步骤1412中，至少于在步骤1408中被去除的第一电介质衬垫的部分的地方形成第二电介质衬垫。在步骤1412的一个示例中，如图15F所示，在沟槽232中布置第二电介质衬垫1510。在步骤1414中，对沟槽填充第二牺牲材料。在步骤1414的一个示例中，如图15G所示，对沟槽232填充旋涂碳材料1512。
在步骤1416中，去除第二电介质衬垫的一部分和第二牺牲材料的一部分中的每一者。在步骤1416的一个示例中，如图15H所示，用硬掩模材料1514来对硅半导体结构202的外表面226进行图案化，并且使用湿法蚀刻工艺来去除第二电介质层1510的一部分1516和旋涂碳材料1512的一部分1518(这两部分未被硬掩模材料1514覆盖)，湿法蚀刻工艺以比旋涂碳材料1512更大的速率来蚀刻附加电介质层1510。在步骤1418中，去除其余的第二牺牲材料。在步骤1418的一个示例中，如图15I所示，使用等离子体蚀刻工艺来去除其余的旋涂碳材料1512和硬掩模材料1514。在步骤1420中，至少于在步骤1408中去除第一电介质衬垫的部分的地方和于在步骤1418中去除第二电介质衬垫的部分的地方形成第三电介质衬垫。在步骤1420的一个示例中，将第三电介质衬垫布置为形成第三介电区段1538和第五介电区段1520，如图15J所示。在步骤1422中，对沟槽填充导电材料以形成栅导体。在步骤1422的一个示例中，如图15K所示，对沟槽232填充多晶硅并且接着进行平坦化以形成栅导体1528。垂直栅1500包括相应的第一介电区段1534、第二介电区段1536、第三介电区段1538、第四介电区段1554、以及第五介电区段1520。方法1500可以在不背离其范围的情况下被修改为包括以下附加步骤：去除牺牲材料和电介质衬垫以形成具有附加介电区段的垂直栅。
方法800、1000、1200、以及1400的某些实施例有益于与CMOS的制造工艺整合，由此有助于形成具有LDMOS晶体管和CMOS晶体管两者的集成电路。例如在CMOS制造工艺早期执行方法800、1000、1200、以及1400的中的一种或多种，以将方法800、1000、1200、以及1400对CMOS制造工艺的影响降到最低。
例如，图16展示了用于形成集成电路的方法1600，其中在CMOS制造工艺内执行LDMOS晶体管的垂直栅的方法800，并且图17展示了使用方法1600来形成集成电路600的一个示例。图16和图17最好一起查看。在步骤1602中，在硅半导体结构中形成一个或多个浅隔离沟槽。在步骤1602的一个示例中，如图17A所示，在硅半导体结构202中形成浅隔离沟槽606。在步骤1604中，对在步骤1602中形成的一个或多个浅隔离沟槽填充介电材料。在步骤1604的一个示例中，如图17B所示，对浅隔离沟槽606填充介电材料608。在步骤1606中，在硅半导体结构中形成多个第一掺杂区。在步骤1606的一个示例中，如图17C所示，将n型层214和CMOS p型体区612植入硅半导体结构202中。
在步骤1608中，在硅半导体结构中形成垂直栅。在步骤1608的一个示例中，如图17D所示，使用图8的方法800在硅半导体结构202中形成垂直栅204。在步骤1610中，在硅半导体结构上形成一个或多个平坦栅极。在步骤1610的一个示例中，如图17E所示，在硅半导体结构202的外表面226上形成CMOS栅结构618。在步骤1612中，在硅结构中形成多个第二掺杂区，使得该多个第一掺杂区、该多个第二掺杂区、该垂直栅、以及该一个或多个平坦栅极共同形成LDMOS晶体管和至少一个CMOS晶体管。在步骤1612的一个示例中，如图17F所示，在硅半导体结构202中形成p型体区216、p+源区218、n+源区220、n+漏区222、CMOS n+源区614、以及CMOS n+漏区616，从而产生包括LDMOS晶体管200和CMOS晶体管602的集成电路600。
当通过掩模工艺和蚀刻工艺在硅半导体结构中形成沟槽时可能会产生瑕疵。例如，在蚀刻过程中，外来物质可能在一个或多个地方掩盖硅半导体结构，由此抑制蚀刻并导致形成突起或“圆锥体”。例如，图18是类似于图2和图3的LDMOS晶体管200的LDMOS晶体管1800的截面视图，但是在蚀刻沟槽232的过程中存在的外来物质导致在沟槽232的底部处形成圆锥体缺陷1802。圆锥体缺陷1802将第二分隔距离t2在圆锥体缺陷1802附近减小到t2_eff有效值，由此负面地影响LDMOS晶体管1800中的电场分布和LDMOS晶体管的相关联击穿电压。
申请人已经确定，通过使用等离子体蚀刻工艺、用包含氟和可选的氧的气体混合物来开始硅穿透蚀刻子步骤的硅蚀刻步骤，可以至少部分地减轻圆锥形突起和其他瑕疵。这个硅贯穿蚀刻子步骤有利地穿透并去除表面氧化物和抑制蚀刻的任何其他外来物质，由此帮助防止形成比如圆锥形突起之类的瑕疵。因此，在方法800、1000、1200以及1400的某些实施例中，相应步骤802、1002、1202以及1402中的每一个开始于使用等离子体蚀刻工艺、用包含氟和可选的氧的气体混合物来进行硅穿透蚀刻子步骤。
例如，在一些实施例中，至少部分地如下执行了步骤802、1002、1202以及1402中的一个或多个。首先，使用两步法来形成掩模，其中(a)使用底部减反射涂层(BARC)在硅半导体结构上布置光刻胶掩模图案，并且(b)根据光刻胶掩模图案来形成硬掩模。硬掩模由例如氮化硅材料、氧化硅材料、以及但氮氧化硅材料中的一种或多种形成。其次，使用等离子体蚀刻工艺、用包含氟和可选氧的气体混合物，来使硅穿透蚀刻穿透并去除表面氧化物和抑制蚀刻的任何其他外来物质。在一些实施例中，该气体混合物包含碳、氟、以及氧。
第三，使用等离子体蚀刻工艺、用CFx、O2、HBr、或Cl2气体混合物来将硅半导体结构的上拐角圆化以获得期望的曲率半径，其中“x”是可选的附加元素，比如氧。第四，对硅半导体结构进行初步蚀刻以获得沟槽深度和沟槽轮廓。例如，使用等离子体蚀刻工艺、用不含碳和氟的气体混合物来进行初步蚀刻。该气体混合物可选地包括氧气以实现期望的沟槽轮廓。第五，将沟槽底部圆化以避免沟槽底部处的尖锐拐角。例如，使用等离子体蚀刻工艺、用不含碳和氟的气体混合物来将沟槽底部圆化。
申请人此外确定了，可以将垂直栅与横向栅一起使用以进一步促进低导通电阻。例如，图19是LDMOS晶体管1900的俯视平面视图，该晶体管包括垂直栅和横向栅两者。图20是LDMOS晶体管1900沿着图19的线20A-20A截取的截面视图。LDMOS晶体管1900包括：硅半导体结构1902、垂直栅1904、横向栅1906、源极1908、漏极1910、垂直栅1912、以及横向栅1914。
硅半导体结构1902包括：基底层1916、n型层1918、p型体区1920、p+源区1922、n+源区1924、以及n+漏区1926。基底层1916例如是硅衬底中的n型高压阱、p型硅衬底、或在p型硅衬底上生长的n型外延层。n型层1918沿厚度方向1928布置在基底层1916上，并且p型体区1920被布置在n型层1918中与硅半导体结构1902的外表面1930相邻。p+源区1922和n+源区1924各自被布置在p型体区1920中，并且n+漏区1926被布置在n型层1918中与外表面1930相邻。p+源区1922具有比p型体区1920更大的p型掺杂物浓度，并且n+源区1924和n+漏区1926中的每一个具有比n型层1918更大的n型掺杂物浓度。
硅半导体结构1902在不背离其范围的情况下可以包括额外的杂质区。此外，可以改变p+源区1922和n+源区1924在p型体区1920内的位置。例如，在替代性实施例(未展示)中，p+源区1922在p型体区1920内被布置在n+源区1924后方。
硅半导体结构1902的一个或多个区可选地具有缓变掺杂物浓度。例如，在一些实施例中，n型层1918具有缓变n型掺杂物浓度，其中在n+漏区1926附近的n型掺杂物浓度最大，并且p型体区1920具有缓变p型掺杂物浓度，其中在横向栅1906附近的p型掺杂物浓度最大。在某些实施例中，n型层1918被配置成具有n型掺杂物梯度浓度，这有助于使累积电导率最大化同时维持LDMOS晶体管1900的期望击穿电压。
垂直栅1904类似于LDMOS晶体管的垂直栅204、并且包括栅导体1932和栅电介质层1934，栅导体和栅电介质层均被布置在硅半导体结构1902的沟槽1936中。部分地根据LDMOS晶体管1900的所需击穿电压来选择沟槽1936的深度。击穿电压的大小随沟槽1936沿厚度方向1928的深度增大而增大。栅导体1932从外表面1930沿厚度方向1932延伸进入硅半导体结构1902，并且栅电介质层1934包括的第一介电区段1938、第二介电区段1940、以及第三介电区段1942类似于垂直栅204的第一介电区段234、第二介电区段236、以及第三介电区段238。栅导体1932沿正交于厚度方向1928的横向方向1944被布置在n+源区1924与n+漏区1926之间。此外，p型体区1920的一部分和n型层1918的一部分将n+源区1924与垂直栅1904沿横向方向1944分隔开。
横向栅1906被布置在外表面1930上、跨p型体区1920的一部分和n型层1918的一部分。横向栅1906包括栅电介质层1946，该栅电介质层沿厚度方向1928被布置在外表面1930上。栅电介质层1946由例如二氧化硅或高K介电材料(比如HfO2、TiO2、ZrO2、以及HfAlOx中的一种或多种)形成。栅导体层1948沿厚度方向1928被布置在栅电介质层1946上，并且横向栅1914沿厚度方向1928被布置在栅导体层1948上。栅导体层1948由例如多晶硅形成。
源极1908被布置在外表面1930上并且接触p+源区1922和n+源区1924中的每一个。漏极1910被布置在外表面1930上并且接触n+漏区1926，并且垂直栅1912被布置在外表面1930上并且接触栅导体1932。在一些替代性实施例中，源极1908用分别接触p+源区1922和n+源区1924的两个单独电极来代替。
虽然没有要求，但是期望的是，横向栅1906典型地用于控制LDMOS晶体管1900，并且垂直栅1904被偏置以减轻密勒电容效应。例如，在一些实施例中，垂直栅1904连续接地。作为另一个示例，在一些其他实施例中，垂直栅1904在LDMOS晶体管1900的开关过程中接地，并且垂直栅1904在LDMOS晶体管1900的稳态操作过程中被正偏置。垂直栅1904例如通过将垂直栅1912电耦合至源极1908上而接地，使得垂直栅1912具有与源极1908相同的电势。例如通过向垂直栅1912相对于源极1908施加正电压来将垂直栅1904正偏置。
在使用横向栅1906来控制LDMOS晶体管1900的应用中，晶体管可以如下操作。当在漏极1910与源极1908之间施加正电压VDS时，在n型层1918和p型体区1920的界面处形成的pn结被反向偏置，使得默认非常少的电流在漏极1910与源极1908之间流动。然而，施加在横向栅1914与源极1908之间的正电压VGS在半导体结构1902中邻近栅电介质层1946产生负电荷，从而导致在p型体区1920的大致由虚线1950指示的部分中形成少数载流子沟道。这个沟道具有过剩电子、并且因此使电流穿过p型体区1920从n型层1918传导到n+源区1924。因此，当VGS超过阈值并且VDS为正值时，电流将会从n+漏区1926流到n+源区1924。p+源区1922在p型体区1920与源极1908之间形成欧姆接触，以有助于防止硅半导体衬底1902中的寄生双极结型晶体管(未示出)被激活。
垂直栅1904的构型可以在不背离其范围的情况下变化。例如，在一些替代性实施例中，栅电介质层1934包括更少或更多介电区段。例如，在特定的替代性实施例中，栅电介质层1934被修改成具有附加介电区段，即类似于图5的第四介电区段454。此外，垂直栅1904可以在不背离其范围的情况下被修改成具有对称栅电介质层结构。例如，图21是类似于图19和图20的LDMOS晶体管1900的LDMOS晶体管2100的截面视图，但是垂直栅1904用垂直栅2104来代替，该垂直栅具有被布置在对称栅电介质层2134内的栅导体2132。
在不脱离本发明的范围的情况下，可以在上述器件、方法和***中做出改变。例如，上文所讨论的n沟道LDMOS晶体管可以被修改成p沟道LDMOS晶体管。因此应注意的是，包含在以上说明中并且在附图中示出的内容应被解释为说明性的而不具有限制性意义。以下权利要求旨在涵盖本文所描述的一般特征和特定特征，以及本发明器件、方法和***的范围的所有陈述作为语言可以认为它们落在其间。

Claims (20)

1.一种横向双扩散金属氧化物半导体(LDMOS)晶体管，包括：
硅半导体结构；以及
垂直栅，该垂直栅包括：
栅导体，该栅导体从该硅半导体结构的第一外表面延伸进入该硅半导体结构中；以及
栅电介质层，该栅电介质层包括至少三个介电区段，这至少三个介电区段中的每一个介电区段将该栅导体与该硅半导体结构分隔开相应的分隔距离，这些相应的分隔距离中的每一个与这些相应的分隔距离中的另一个彼此不相同。
2.如权利要求1所述的LDMOS晶体管，其中：
该硅半导体结构包括：
基底层，
沿厚度方向布置在该基底层上的n型层，
布置在该n型层中的p型体区，
p+源区和n+源区，这些区均被布置在该p型体区中，以及
布置在该n型层中的n+漏区；
该栅导体从该硅半导体结构的该第一外表面沿该厚度方向延伸进入该n型层中；并且
该栅导体沿正交于该厚度方向的横向方向被布置在该n+源区与该n+漏区之间。
3.如权利要求2所述的LDMOS晶体管，进一步包括：
源极，该源极被布置在该硅半导体结构的该第一外表面上并且接触该p+源区和该n+源区中的每一个；
漏极，该漏极被布置在该硅半导体结构的该第一外表面上并且接触该n+漏区；以及
栅极，该栅极被布置在该硅半导体结构的该第一外表面上并且接触该栅导体。
4.如权利要求2和3中任一项所述的LDMOS晶体管，这至少三个介电区段包括：
第一介电区段，该第一介电区段将该栅导体与该n型层的漏部分沿该横向方向分隔开第一分隔距离t1；
第二介电区段，该第二介电区段将该栅导体与该n型层的阱部分沿该厚度方向分隔开与该第一分隔距离t1不同的第二分隔距离t2；以及
第三介电区段，该第三介电区段将该栅导体与该p型体区分隔开与该第一分隔距离t1和该第二分隔距离t2中的每一个不同的第三分隔距离t3。
5.如权利要求4所述的LDMOS晶体管，其中：
该n型层的该漏部分被布置成(a)沿该厚度方向位于该n+漏区下方并且(b)沿该横向方向位于该垂直栅旁边；并且
该n型层的该阱部分沿该厚度方向被布置在该垂直栅下方。
6.如权利要求4和5中任一项所述的LDMOS晶体管，其中，该第二介电区段进一步将该栅导体与该n型层的源部分沿该横向方向分隔开该第二分隔距离t2。
7.如权利要求6所述的LDMOS晶体管，其中，该n型层的该源区被布置成(a)沿该厚度方向位于该p型体区下方并且(b)沿该横向方向位于该垂直栅旁边。
8.如权利要求4至7中任一项所述的LDMOS晶体管，其中，该第三分隔距离t3小于该第一分隔距离t1和该第二分隔距离t2中的每一个。
9.如权利要求4和5中任一项所述的LDMOS晶体管，这至少三个介电区段进一步包括第四介电区段，该第四介电区段将该栅导体与该n型层的源部分沿该横向方向分隔开第四分隔距离t4，该第四分隔距离与该第一分隔距离t1、该第二分隔距离t2、以及该第三分隔距离t3中的每一个不相同。
10.如权利要求9所述的LDMOS晶体管，其中，该n型层的该源区被布置成(a)沿该厚度方向位于该p型体区下方并且(b)沿该横向方向位于该垂直栅旁边。
11.如权利要求9和10中任一项所述的LDMOS晶体管，其中：
该第三分隔距离t3小于该第一分隔距离t1和该第二分隔距离t2中的每一个；并且
该第四分隔距离t4小于该第二分隔距离t2。
12.如权利要求2至11中任一项所述的LDMOS晶体管，其中，该基底层选自下组，该组由以下各项组成：硅衬底中的n型高压阱、p型硅衬底、以及n型外延层。
13.如权利要求2至12中任一项所述的LDMOS晶体管，进一步包括横向栅，该横向栅被布置在该第一外表面上、跨该p型体区的一部分和该n型层的一部分。
14.如权利要求1至13中任一项所述的LDMOS晶体管，其中，这至少三个介电区段中的每一个介电区段是由二氧化硅形成的。
15.如权利要求1至13中任一项所述的LDMOS晶体管，其中，这至少三个介电区段是由一种或多种高K介电材料形成的。
16.如权利要求1至13中任一项所述的LDMOS晶体管，其中，这至少三个介电区段中的至少两个介电区段是由不同的介电材料形成的。
17.一种集成电路，包括：
如权利要求1至16中任一项所述的LDMOS晶体管；以及
互补金属氧化物半导体(CMOS)晶体管；
该LDMOS晶体管和CMOS晶体管共用共同的硅半导体结构。
18.如权利要求17所述的集成电路，其中，该LDMOS晶体管和该CMOS晶体管在该集成电路内是电耦合的。
19.一种用于形成横向双扩散金属氧化物半导体(LDMOS)晶体管的垂直栅的方法，该方法包括以下步骤：
在硅半导体结构中形成沟槽；
在该沟槽中形成第一电介质衬垫；
在所述形成该第一电介质衬垫的步骤之后，对该沟槽填充牺牲材料；
去除该牺牲材料的第一部分以露出该第一电介质衬垫的第一部分；
去除该第一电介质衬垫的该第一部分；
去除该牺牲材料的其余部分；
至少在去除该第一电介质衬垫的该第一部分的地方形成第二电介质衬垫；并且
对该沟槽填充导电材料以形成栅导体。
20.一种用于形成横向双扩散金属氧化物半导体(LDMOS)晶体管的垂直栅的方法，该方法包括以下步骤：
在硅半导体结构中形成沟槽；
在该沟槽中形成第一电介质衬垫；
在所述形成该第一电介质衬垫的步骤之后，对该沟槽填充第一牺牲材料；
去除该第一电介质衬垫的一部分；
去除该第一牺牲材料；
至少在去除该第一电介质衬垫的那个部分的地方形成第二电介质衬垫；并且
对该沟槽填充导电材料以形成栅导体。
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