CN104603915B - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件(1)，包括：由碳化硅制成的衬底(10)；形成在衬底(10)的表面(10A)上的绝缘膜(20,40)；不含Al的缓冲膜(51)；以及含Al的电极(52)。衬底(10)具有导电区(12)。在半导体器件中，接触孔(80)形成在导电区(12)上方使其延伸通过绝缘膜(20,40)并且暴露衬底(10)的表面(10A)。缓冲膜(51)从接触孔(80)的底表面(80B)起在接触孔(80)的侧壁表面(80A)上向上延伸。电极(52)形成为与接触孔(80)的底表面(80B)上的导电区(12)接触并且形成在绝缘膜(20,40)上，且缓冲膜(51)***在其间。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件以及制造该半导体器件的方法，特别地，涉及一种具有通过抑制含铝电极和层间绝缘膜之间的反应而实现的稳定特性的半导体器件，以及制造这种半导体器件的方法。
背景技术
作为用于能处理大量电功率的半导体器件的衬底的材料，已经采用了碳化硅(SiC)。在采用SiC用作用于半导体器件的材料的情况下，含铝(Al)的材料已经被研究作为能够以较低的接触电阻与n型区或p型区形成欧姆结的电极材料。
这里，为了在具有由SiC制成的衬底的半导体器件中的含Al电极以及n型区和p型区的每个之间形成欧姆接触，例如，需要在每个区域上形成电极之后在诸如约1000℃的高温下执行合金处理。
同时，在MOSFET(金属氧化物半导体场效应晶体管)中，例如，已经研究了这种含Al的源电极、栅电极、栅绝缘膜以及层间绝缘膜当中的位置关系等(例如参见专利文献1和2)。作为另一实例，在MOSFET中，源电极可形成在具有其中形成了有源区的衬底的表面上并与其接触，并且接触由二氧化硅(SiO2)制成的层间绝缘膜的侧壁表面并形成为围绕该表面上的栅电极。
引用文献列表
专利文献
PTD1：美国专利No.6,833,562
PTD2：日本专利特开No.2000-012846
发明内容
技术问题
但是，通常，在含Al的源电极和由SiO2制成的层间绝缘膜彼此接触的情况下，当在约500℃或更高的温度下执行热处理时，SiO2通过合金的Al而还原成Si。因此，会劣化层间绝缘膜的诸如绝缘特性和电容稳定性的电特性。
已经提出本发明以解决上述问题。本发明的一个主要目标是提供一种构造为能抑制Al和SiO2之间的反应的半导体器件，以及制造这种半导体器件的方法。
问题的解决手段
本发明的半导体器件包括：由碳化硅制成的衬底；形成在衬底的表面上的绝缘膜；不含Al的缓冲膜；以及含Al的电极。衬底具有导电区。在该半导体器件中，在导电区上方形成接触孔，使其延伸穿过绝缘膜并暴露衬底的表面。缓冲膜从接触孔的底表面起在接触孔的侧壁表面上向上延伸。电极形成为在接触孔的底表面上接触导电区，电极形成在绝缘膜上，缓冲膜***在电极和绝缘膜之间。
因此，含Al电极借助***其间的不含Al的缓冲膜形成在含SiO2的绝缘膜上。因此，能够抑制电极中包含的Al和绝缘膜中包含的SiO2之间的反应。
这里，表述方式“不含Al的缓冲膜”旨在表示基本上不含Al的缓冲膜。具体地，该缓冲膜旨在表示没有故意添加Al的缓冲膜，并且例如包括其中包含作为不可避免的杂质的Al的缓冲膜。
缓冲膜可经由侧壁表面延伸到绝缘膜的上表面上。在这种情况下，缓冲膜可具有形成在绝缘膜的上表面上的端部。此外，电极可具有形成在绝缘膜上的端部，使其相对于缓冲膜的端部更接近接触孔。因此，可抑制电极中包含的Al和绝缘膜中包含的SiO2之间的反应。
在该半导体器件中，可形成多个接触孔。在这种情况下，缓冲膜可从多个接触孔中的一个的底表面经由绝缘膜的上表面延伸到多个接触孔中的另一个的底表面，使其覆盖绝缘膜的在多个接触孔中的相邻的接触孔之间的部分。因此，在绝缘膜的在多个接触孔中的相邻的接触孔之间的部分处，能够抑制电极中包含的Al和绝缘膜中包含的SiO2之间的反应。
在该半导体器件中，绝缘膜上的电极可形成为覆盖缓冲膜的整个表面。此外，在该半导体器件中，绝缘膜上的电极可形成为覆盖缓冲膜的一部分。因此，当缓冲膜延伸以覆盖绝缘膜时，能够与电极的图案形状无关地抑制Al和SiO2之间的反应。
发明的有益效果
根据本发明，能够提供一种能抑制电极中包含的铝和绝缘膜中包含的二氧化硅之间的反应的半导体器件，以及制造这种半导体器件的方法。
附图说明
图1是根据第一实施例的半导体器件的概略截面图。
图2是根据第二实施例的半导体器件的部分截面图。
图3示出图2的变型例。
图4是根据第三实施例的半导体器件的部分截面图。
图5是示出制造根据第一实施例的半导体器件的方法的流程图。
图6是示出制造根据第一实施例的半导体器件的方法中的欧姆电极形成步骤的流程图。
具体实施方式
下文参考附图说明本发明的实施例。应当注意在以下提及的附图中，相同或相应的部分由相同的参考标记给定并不再赘述。
(第一实施例)
首先，下文说明作为根据本实施例的半导体器件的MOSFET 1的结构。参考图1，MOSFET 1包括由碳化硅制成的衬底10、栅绝缘膜20、栅电极30、层间绝缘膜40、缓冲膜51、源电极52、源极互连60以及漏电极70。衬底10包括基础衬底11以及半导体层(导电区)12。在半导体层12中，形成有漂移区13、体区14、源区15以及接触区16。此外，在MOSFET 1中，接触孔80形成为与栅电极30分离，并且延伸穿过栅绝缘膜20和层间绝缘膜40，并且暴露衬底10的主表面10A。
基础衬底11包含诸如N(氮)的n型杂质，因此具有n型导电性(第一导电类型)。漂移区13是形成在基础衬底11的主表面11A上的外延生长层。与基础衬底11相同，漂移区13包含诸如N(氮)的n型杂质，因此具有n型导电性。漂移区13中的杂质浓度低于基础衬底11中杂质的浓度。
体区14包括衬底10的主表面10A，并且形成为在半导体层12中彼此分离。每个体区14都包含诸如Al(铝)或B(硼)的p型杂质，因此具有p型导电性(第二导电类型)。
源区15包括主表面10A，并且形成在体区14中，使得它们由体区14围绕。每个源区15都包含诸如P(磷)的n型杂质，因此与基础衬底11和漂移区13一样具有n型导电性。此外，源区15中的n型杂质的浓度高于漂移区13中的n型杂质的浓度。
与源区15相同，接触区16包括主表面10A，由体区14围绕，并且分别形成在体区14中，使其与源区15相邻。与体区14相同，每个接触区16都包含诸如Al(铝)或B(硼)的p型杂质，因此具有p型导电性。接触区16中的杂质浓度高于体区14中的杂质浓度。
每个栅绝缘膜20都包含SiO2(二氧化硅)，都形成为设置在主表面10A上并与主表面10A接触，并且从一个源区15的上表面延伸到另一源区15的上表面。
每个栅电极30都设置在栅绝缘膜20上并与栅绝缘膜20接触，并形成为从一个源区15延伸到另一源区15上。栅电极30例如由导体制成，诸如具有在其中添加的杂质的多晶硅。
层间绝缘膜40包含SiO2(二氧化硅)，并且形成在栅绝缘膜20上以围绕栅电极30。
每个接触孔80都具有侧壁表面80A以及底表面80B，并且形成为延伸穿过层间绝缘膜40和栅绝缘膜20。此外，如图1中所示，接触孔80的每个侧壁表面80A都由层间绝缘膜40和栅绝缘膜20构成，并且其底表面80B对应于源区15和接触区16的上表面。
缓冲膜51从底表面80B起在接触孔80的侧壁表面80A上向上延伸。而且，缓冲膜51经由侧壁表面80A延伸到层间绝缘膜40的上表面40A上。这里，缓冲膜51形成为与侧壁表面80A以及上表面40A接触。此外，缓冲膜具有形成在层间绝缘膜40的上表面40A上的端部51A。缓冲膜51为不含Al和SiO2的膜，例如，可以是由氮化钛(TiN)、钨化钛(TiW)、氮化钽(TaN)等制成的膜。
源电极52形成在缓冲膜51上并与缓冲膜51接触，并且形成在通过形成接触孔80而暴露的衬底10的主表面10A上并与主表面10A接触。此外，源电极52形成在层间绝缘膜40以及栅绝缘膜20上，并且缓冲膜51***在其间。即，在接触孔80的侧壁表面80A以及层间绝缘膜40的上表面40A上，源电极52没有与层间绝缘膜40以及栅绝缘膜20接触。源电极52具有形成为相对于缓冲膜51的端部51A更接近接触孔的端部52A。源电极52是含Al的膜，例如可由TiAlSi合金制成。
漏电极70形成在与基础衬底11的主表面11A相反的基础衬底11的主表面11B上。与源电极52相同，漏电极70例如由TiAlSi合金制成，并且电连接至基础衬底11。
源极互连60形成为覆盖源电极52和层间绝缘膜40。源极互连60由诸如Al(铝)的金属制成，并且经由源电极52电连接至源区15。
下文说明作为根据本实施例的半导体器件的MOSFET 1的操作。参考图1，当电压施加在源电极52和漏电极70之间，同时施加至栅电极30的电压低于阈值电压时，即，其处于截至态时，形成在体区14和漂移区13之间的pn结反向偏置。因此，MOSFET 1处于非导通态。同时，当栅电极30被馈以等于或大于阈值电压的电压时，在体区14中形成反型层。结果，源区15和漂移区13彼此电连接，由此电流在源电极52和漏电极70之间流动。以上述方式，MOSFET1操作。
如上所述，在本实施例的MOSFET 1中，源电极52形成在层间绝缘膜40的上表面40A以及延伸穿过层间绝缘膜40和栅绝缘膜20的接触孔80的侧壁表面80A上，并且缓冲膜***在其间。因此，源电极52和层间绝缘膜40彼此不接触，由此抑制了源电极52中包含的Al和层间绝缘膜40的SiO2之间的反应。
此外，在本实施例中，源电极52的端部52A形成在层间绝缘膜40的上表面40A上，使其相对于缓冲膜51的端部51A更接近接触孔80。因此，即使在Al由于诸如在形成源电极52之后的合金处理的高温处理而迁移时，缓冲膜51也能提供Al从源电极52的端部52A迁移至层间绝缘膜40的更长的距离。结果，能够在形成源电极52之后的高温处理中抑制源电极52中包含的Al和层间绝缘膜40的SiO2之间的反应。
此外，在作为根据本实施例的半导体器件的MOSFET 1中，缓冲膜51可具有不小于0.025μm且不大于0.15μm的厚度。以此方式，能够进一步提升源电极52和层间绝缘膜40之间的粘附性。
此外，在作为根据本实施例的半导体器件的MOSFET 1中，栅绝缘膜20可不包含SiO2。例如，栅绝缘膜20可由Si3N4制成。
下文参考图5说明制造根据本实施例的半导体器件的方法。在制造本实施例中的半导体器件的方法中，制造作为根据本实施例的半导体器件的MOSFET 1。参考图5，首先执行衬底制备步骤(S10)。在本步骤(S10)中，执行下述步骤(S11)至(S14)以制备由碳化硅制成的衬底10。
首先，作为步骤(S11)，执行基础衬底制备步骤。在本步骤(S11)中，切割例如由4H-SiC制成的晶锭以制备具有n型导电性的基础衬底11。
随后，作为步骤(S12)，执行外延生长层形成步骤。在本步骤(S12)中，通过在基础衬底11的主表面11A上的外延生长来形成具有n型导电性的半导体层12。
随后，作为步骤(S13)，执行离子注入步骤。在本步骤(S13)中，例如，首先将Al离子注入到包括了衬底10的主表面10A的区域中，由此在半导体层12中形成p型导电性的体区14。随后，例如，以比已经注入Al离子的深度浅的深度，将P离子注入到每个体区14中，由此形成n型导电性的源区15。随后，例如，将Al离子进一步注入到体区14中，由此形成与源区15相邻的接触区16，接触区16具有与源区15相同的深度并且具有p型导电性。此外，在半导体层12中，没有形成有体区14、源区15以及接触区16的区域作为漂移区13。
随后，作为步骤(S14)，执行活化退火步骤。在本步骤(S14)中，通过加热衬底10，活化在步骤(S13)中引入的杂质。因此，在具有其中注入了杂质的区域中产生所需载流子。以此方式，通过执行步骤(S11)至(S14)，制备了衬底10，其中通过杂质的引入形成了有源区。
随后，作为步骤(S20)，执行栅绝缘膜形成步骤。在本步骤(S20)中，例如，通过在含氧气氛下加热衬底10，由SiO2(二氧化硅)制成的栅绝缘膜20形成为覆盖衬底10的主表面10A。
随后，作为步骤(S30)，执行栅电极形成步骤。在本步骤(S30)中，例如，采用LPCVD(低压化学气相沉积)方法在栅绝缘膜20上形成由包含杂质的多晶硅制成的栅电极30。
随后，作为步骤(S40)，执行层间绝缘膜形成步骤。在本步骤(S40)中，例如，采用P(等离子体)-CVD方法在栅绝缘膜20上形成由SiO2(二氧化硅)制成的层间绝缘膜40，使得层间绝缘膜40和栅绝缘膜20围绕栅电极30。
随后，作为步骤(S50)，执行接触孔形成步骤。在本步骤(S50)中，接触孔80形成为具有侧壁表面80A以及底表面80B，并暴露衬底10的主表面10A。具体地，例如，采用诸如RIE(反应性离子蚀刻)的蚀刻方法蚀刻穿过层间绝缘膜40和栅绝缘膜20，由此形成暴露衬底10的主表面10A(源区15和接触区16的上表面)的接触孔80。此外，在本步骤(S50)中，接触孔80形成为与栅电极30分离。因此，栅电极30保持为由栅绝缘膜20和层间绝缘膜40围绕。
随后，作为步骤(S60)，执行缓冲膜形成步骤。在本步骤(S60)中，例如，执行溅射，以在接触孔80的底表面80B和侧壁表面80A以及层间绝缘膜40的上表面40A上并且相接触地形成缓冲膜51。在本步骤(S60)中，例如，可形成由TiN制成的膜作为不含Al的缓冲膜51。可替换地，作为缓冲膜51，可形成由TiW制成的膜或由TaN制成的膜。此外，在本步骤(S60)中，缓冲膜51可形成为具有不小于0.025μm且不大于0.15μm的厚度。
随后，作为步骤(S70)，执行蚀刻步骤。在本步骤(S70)中，处理缓冲膜51以从接触孔80的底表面80B经由接触孔80的侧壁表面80A延伸到层间绝缘膜40的上表面40A上。具体地，抗蚀剂图案形成在将保留缓冲膜51的区域上，并且利用该抗蚀剂图案作为掩膜从衬底10的主表面10A一侧执行干法蚀刻。这去除了缓冲膜51的在层间绝缘膜40的上表面40A以及接触孔80的底表面80B上的部分，借此缓冲膜51形成为从底表面80B起在侧壁表面80A上向上延伸到层间绝缘膜40的上表面40A上。缓冲膜51具有形成在绝缘膜40的上表面40A上的端部51A。在这种情况下，在接触孔80中，再次暴露衬底10的主表面10A(源区15和接触区16的上表面)。
随后，作为步骤(S80)，执行欧姆电极形成步骤。在本步骤(S80)中，参考图6，执行下述步骤(S81)至(S84)，以在缓冲层51以及通过形成接触孔80而暴露的衬底10的主表面10A上相接触地形成包含Ti、Al和Si的源电极52，并且在基础衬底11的主表面11B上相接触地形成例如由与源电极52相同的材料制成的漏电极70。
首先，作为步骤(S81)，执行第一金属膜形成步骤。在本步骤(S81)中，例如，执行溅射以形成结构上包括依次堆叠的第一金属层、第二金属层以及第三金属层的第一金属膜。第一金属层包含Ti。第二金属层在第一金属层上并与第一金属层接触，并且包含Al。第三金属层在第二金属层上并与第二金属层接触，并且包含Si。虽然第一金属膜可通过如上所述在本步骤(S81)中依次形成第一至第三金属层来形成，但是本发明不限于此。例如，可通过同时溅射Ti、Al和Si来形成混合有Ti、Al和Si的第一金属膜。
随后，作为步骤(S82)，执行蚀刻步骤。在本步骤(S82)中，掩膜(未示出)设置在接触孔80附近，然后从衬底10的主表面10A一侧执行干法蚀刻，由此主要去除了形成在层间绝缘膜40上且没有缓冲膜51***其间的第一金属膜。此外，在层间绝缘膜40的上表面上，第一金属膜的端部形成为相对于缓冲膜51的端部51A更接近接触孔80。结果，第一金属膜形成在接触孔80的侧壁表面80A和底表面80B以及绝缘膜40的上表面40A上，并且缓冲膜51***在其间。
随后，作为步骤(S83)，执行第二金属膜形成步骤。在本步骤(S83)中，与第一金属膜相同，例如，借助在基础衬底11的主表面11B上的溅射形成第二金属膜，在第二金属膜中依次堆叠Ti、Al和Si的层或者在第二金属膜中混合Ti、Al和Si。
随后，作为步骤(S84)，执行合金退火步骤。在本步骤(S84)中，加热步骤(S81)和(S83)中形成的第一和第二金属膜。因此，构成第一和第二金属膜的Ti、Al和Si被合金化，由此形成每个都由TiAlSi合金制成并且与衬底10形成欧姆接触的源电极52和漏电极70。在步骤(S80)中，通过由此执行步骤(S81)、(S82)和(S84)，形成了源电极52。通过执行步骤(S83)和(S84)，形成漏电极70。退火温度例如可以为约1000℃。
随后，作为步骤(S90)，执行互连形成步骤。在本步骤(S90)中，例如，采用沉积方法在源电极52上相接触地形成源极互连60，源极互连60由诸如Al的导体制成。通过执行步骤(S10)至(S90)，制造了MOSFET 1，由此完成制造本实施例中的半导体器件的方法。
如上所述，在制造本实施例中的半导体器件的方法中，包含Ti和N但不含Al的缓冲膜51形成在延伸穿过层间绝缘膜40的接触孔80的侧壁表面80A上并与其接触，并且随后包含Ti、Al和Si的源电极52形成在缓冲膜51上并与其接触。由此，在制造根据本实施例的半导体器件的方法中，在形成含Al的源电极52之前预先形成不含Al的缓冲膜51。因此，能够抑制源电极52中包含的Al和层间绝缘膜40中包含的SiO2之间的反应。此外，在制造根据本实施例的半导体器件的方法中，层间绝缘膜40的上表面40A上的源电极52的端部52A形成为相对于缓冲膜51的端部51A更接近接触孔80。因此，即使在源电极52中包含的Al由于形成源电极52之后的合金退火而迁移时，缓冲膜51也能提供Al从源电极52的端部52A迁移至层间绝缘膜40的更长的距离。结果，即使在形成源电极52之后执行合金退火时，也能够抑制源电极52中包含的Al和层间绝缘膜40的SiO2之间的反应。
因此，根据制造本实施例中的半导体器件的方法，能够制造作为根据本实施例的半导体器件MOSFET 1，其通过抑制作为含铝电极的源电极52和含二氧化硅的层间绝缘膜40之间的反应来实现稳定特性。
(第二实施例)
参考图2，下文说明本发明第二实施例中的半导体器件以及制造该半导体器件的方法。根据本实施例的半导体器件具有基本上与根据第一实施例的半导体器件相同的构造，但与其区别在于缓冲膜51形成为覆盖层间绝缘膜40的在多个接触孔80中的相邻的接触孔之间的部分。在作为根据本实施例的半导体器件的MOSFET 1中，形成多个接触孔80。缓冲膜51从多个接触孔80中的一个的底表面80B经由层间绝缘膜40的上表面40A延伸到多个接触孔80中的另一个的底表面80B。换言之，没有缓冲膜51的端部形成在层间绝缘膜40的上表面40A上。
与上述第一实施例相同，源电极52形成在缓冲膜51和通过形成接触孔80而暴露的衬底10的主表面10A上并与它们接触。此外，源电极52形成为覆盖缓冲膜51的在层间绝缘膜40上的部分。
因此，在多个接触孔80中的相邻接触孔之间的层间绝缘膜40处，接触孔80的侧壁表面80A以及层间绝缘膜40的上表面40A在缓冲膜形成步骤之后由缓冲膜51覆盖。在形成源电极52的步骤以及合金退火步骤中，没有暴露层间绝缘膜40和栅绝缘膜20中包含的SiO2，因此更加确保抑制源电极52中包含的Al和SiO2彼此接触和反应。在缓冲膜51由具有导电性的材料制成的情况下，缓冲膜51经由源电极52电连接至源区15。
下文说明制造根据本实施例的半导体器件的方法。制造根据本实施例的半导体器件的方法包括基本上与第一实施例中的步骤相同的步骤，但与其区别在于在蚀刻缓冲膜的步骤(S70)中，缓冲膜51被保留在层间绝缘膜40的上表面40A上。因此，在步骤(S70)之后执行的欧姆电极形成步骤(S80)中，***在多个接触孔80中的相邻接触孔之间的层间绝缘膜40由缓冲膜51覆盖并因此没有被暴露。因此，即使在源电极52中包含的Al在合金退火步骤(S84)中迁移时，也能抑制Al和SiO2之间的反应。
此外，在本实施例中，源电极52可构造为在层间绝缘膜40上具有任意形状。在本实施例中，没有缓冲膜51的端部形成在层间绝缘膜40上，从而源电极52的构造不受缓冲膜51的限制。例如，参考图3，源电极52可形成为覆盖层间绝缘膜40的整个表面。在这种情况下，多个相邻的源区15和接触区16能够不仅通过源极互连60而且还通过源电极52彼此电连接。此外，在这种情况下，能够省略第一金属膜蚀刻步骤(S82)。
因此，通过采用本实施例中的半导体器件以及制造半导体器件的方法，也能够获得类似于本发明的第一实施例中的半导体器件和制造半导体器件的方法的效果。
(第三实施例)
下文说明本发明第三实施例中的半导体器件以及制造半导体器件的方法。参考图4，根据本实施例的半导体器件具有基本上与根据第一实施例的半导体器件相同的构造，但与其区别在于缓冲膜51具有形成在侧壁表面80A上的端部51A，使其与接触孔80的底表面80B相反，并且源电极52具有形成在层间绝缘膜40上的端部52A，使其相对于缓冲膜51的端部51A更接近接触孔80的底表面80B。在作为根据本实施例的半导体器件的MOSFET 1中，缓冲膜51和源电极52不形成在层间绝缘膜40的上表面40A上。
此外，制造本实施例中的半导体器件的方法包括基本上与第一实施例相同的步骤，但与其区别在于在蚀刻缓冲膜的步骤(S70)中，缓冲膜51被从层间绝缘膜40的上表面40A上整体去除，并且从接触孔80的侧壁表面80A以及底表面80B上部分去除。另一区别在于在蚀刻第一金属膜的步骤(S82)中，第一金属膜的端部形成为相对于缓冲膜51的端部51A更接近接触孔80的底表面80B。因此，即使在源电极52中包含的Al在合金退火步骤中迁移时，也能够抑制Al迁移超过缓冲膜51并与层间绝缘膜40反应。
因此，通过采用本实施例中的半导体器件以及制造半导体器件的方法，也能够获得类似于本发明的第一实施例中的半导体器件以及制造半导体器件的方法的效果。
此外，在上述每个实施例中，在IGBT的情况下，例如，与源电极52相同，能够采用发射极电极作为具有提供载流子功能的电极。
至此，已经说明了本发明的实施例，但是本文公开的实施例在任何方面都是说明性而非限制性的。本发明的范围由权利要求项定义，而不是由上述实施例定义，并且旨在包含等效于权利要求项的范围和含义内的任意变型。
工业适用性
本发明中的半导体器件以及制造半导体器件的方法特别有利地适用于需要抑制含铝电极和绝缘膜之间的反应的半导体器件，以及制造这种半导体器件的方法。
参考符号列表
1：MOSFET；10：衬底；11：基础衬底；10A,11A,11B：主表面；12：半导体层；13：漂移区；14：体区；15：源区；16：接触区；20：栅绝缘膜；30：栅电极；40：层间绝缘膜；40A：上表面；51：缓冲膜；51A：端部；52：源电极；52A：端部；60：源极互连；70：漏电极；80：接触孔；80A：侧壁表面；80B：底表面。

Claims (5)

1.一种半导体器件，包括：
由碳化硅制成的衬底；
形成在所述衬底的表面上的绝缘膜；
不含Al的缓冲膜；以及
含Al的电极，
所述衬底具有导电区，
多个接触孔形成在所述导电区上方，使其延伸通过所述绝缘膜并且暴露所述衬底的表面，
所述缓冲膜从所述接触孔的底表面起在所述接触孔的侧壁表面上向上延伸，所述缓冲膜从多个所述接触孔中的一个的所述底表面经由所述绝缘膜的上表面延伸到多个所述接触孔中的另一个的所述底表面，使其覆盖所述绝缘膜的在多个所述接触孔中的相邻接触孔之间的部分，
所述电极形成为在所述接触孔的所述底表面上与所述导电区接触，所述电极形成在所述绝缘膜上并且所述缓冲膜***在所述电极和所述绝缘膜之间，所述绝缘膜上的所述电极形成为覆盖所述缓冲膜的整个表面，
其中，所述半导体器件还包括互连，所述互连形成为覆盖所述电极和所述绝缘膜，并且经由所述电极电连接到所述导电区。
2.根据权利要求1所述的半导体器件，其中所述缓冲膜由TiN制成。
3.根据权利要求1所述的半导体器件，其中所述电极由TiAlSi制成。
4.根据权利要求1所述的半导体器件，其中所述缓冲膜具有不小于0.025μm且不大于0.15μm的厚度。
5.一种制造半导体器件的方法，包括以下步骤：
制备由碳化硅制成的衬底，所述衬底具有导电区；
在所述衬底的表面上形成绝缘膜；
形成多个接触孔使其延伸通过所述绝缘膜并且暴露所述衬底的所述表面；
在所述接触孔的侧壁表面上形成不含Al的缓冲膜，所述缓冲膜从多个所述接触孔中的一个的底表面经由所述绝缘膜的上表面延伸到多个所述接触孔中的另一个的所述底表面，使其覆盖所述绝缘膜的在多个所述接触孔中的相邻接触孔之间的部分；
在通过形成所述接触孔而暴露的所述衬底的所述表面上与所述表面相接触地形成含Al的电极，所述电极形成在所述绝缘膜上并且所述缓冲膜***在所述电极和所述绝缘膜之间，所述绝缘膜上的所述电极形成为覆盖所述缓冲膜的整个表面；以及
形成互连，所述互连形成为覆盖所述电极和所述绝缘膜，并且经由所述电极电连接到所述导电区。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6183200B2 (ja) * 2013-12-16 2017-08-23 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
WO2017026372A1 (ja) * 2015-08-10 2017-02-16 シャープ株式会社 アクティブマトリクス基板およびその製造方法、および、インセルタッチパネル型表示装置
JP6616691B2 (ja) * 2016-01-18 2019-12-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2021012996A (ja) * 2019-07-09 2021-02-04 株式会社豊田中央研究所 半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2891161B2 (ja) * 1996-02-15 1999-05-17 日本電気株式会社 配線形成方法
JP3559971B2 (ja) 2001-12-11 2004-09-02 日産自動車株式会社 炭化珪素半導体装置およびその製造方法
JP3623491B2 (ja) * 2002-06-28 2005-02-23 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
JP2010238738A (ja) 2009-03-30 2010-10-21 Toshiba Corp 半導体装置および半導体装置の製造方法
JP4858791B2 (ja) * 2009-05-22 2012-01-18 住友電気工業株式会社 半導体装置およびその製造方法
JP5860580B2 (ja) * 2009-05-25 2016-02-16 日産自動車株式会社 半導体装置及びその製造方法
US8963163B2 (en) * 2009-10-05 2015-02-24 Sumitomo Electric Industries, Ltd. Semiconductor device
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