CN104508828A - 用于制造碳化硅半导体器件的方法 - Google Patents

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Abstract

在碳化硅衬底(100)中形成具有侧壁(SW)和底部(BT)的沟槽(TR)。形成沟槽绝缘膜(201A)以覆盖所述底部(BT)和所述侧壁(SW)。形成硅膜(201S)以填充所述沟槽，在所述硅膜(201S)和所述沟槽之间设有所述沟槽绝缘膜(201A)。对所述硅膜(201S)进行腐蚀以保留设置在所述底部(BT)上的一部分所述硅膜(201S)，在所述一部分所述硅膜(201S)和所述底部(BT)之间设有所述沟槽绝缘膜(201A)。将所述沟槽绝缘膜(201A)从所述侧壁(SW)移除。通过将所述硅膜(201S)氧化，形成底部绝缘膜。在所述侧壁(SW)上形成侧壁绝缘膜。

Description

用于制造碳化硅半导体器件的方法
技术领域
本发明涉及用于制造碳化硅半导体器件的方法，特别地，涉及用于制造具有沟槽的碳化硅半导体器件的方法。
背景技术
日本专利公开号7-326755(专利文献1)公开了一种具有沟槽的碳化硅半导体器件。该专利公布描述，栅热氧化膜在沟槽的底面上比在沟槽的侧面上具有更厚的膜厚度，由此在栅与漏极之间实现较低的阀值电压和较高的击穿电压。其中另外描述如下。即，沟槽的底面对应六方单晶碳化硅的碳平面。碳平面允许快的氧化速率。沟槽的侧面对应与该碳平面垂直并允许慢的氧化速率的平面。因此，通过将热氧化步骤实施一次，能够形成热氧化膜使得其在沟槽侧面上的厚度与其在沟槽底面上的厚度差别巨大。
引用列表
专利文献
专利文献1：日本专利公开号7-326755
发明内容
技术问题
在使用取决于热氧化速率的晶体取向的方法如上述专利公布中描述的技术中，与栅绝缘膜在沟槽侧壁上的厚度相比，其在沟槽底部上的厚度的增大存在限制。另外，取决于热氧化速率的晶体取向变小，除非使用低于正常情况中的温度的热氧化温度。由于该原因，利用该方法，不易同时充分实现低阀值电压和大击穿电压。
为了解决前述问题而完成了本发明，且其目的是提供一种用于制造具有低阀值电压、大击穿电压和高可靠性的碳化硅半导体器件的方法。
技术方案
本发明中用于制造碳化硅半导体器件的方法包括如下步骤。准备一种碳化硅衬底，所述碳化硅衬底包括：具有第一导电类型的第一层；设置在所述第一层上并具有第二导电类型的第二层；以及第三层，所述第三层设置在所述第二层上、通过所述第二层与所述第一层隔开并具有第一电导率类型。沟槽形成在碳化硅衬底中，所述沟槽具有侧壁和底部，所述侧壁延伸穿过所述第三层和所述第二层并到达所述第一层，所述底部由第一层形成。形成沟槽绝缘膜以覆盖各个所述底部和所述侧壁。形成硅膜以填充沟槽，在所述硅膜和所述沟槽之间设有沟槽绝缘膜。对所述硅膜进行部分腐蚀，从而将覆盖侧壁上的第二层的沟槽绝缘膜的一部分露出，以及将设置底部上的硅膜的一部分保留，在所述底部和所述硅膜的一部分之间设有沟槽绝缘膜。在将硅膜部分腐蚀之后，通过将覆盖侧壁上的第二层的沟槽绝缘膜的一部分移除，使得第二层在侧壁上露出。在露出所述第二层之后，通过将硅膜氧化来形成底部绝缘膜。在露出第二层之后，形成侧壁绝缘膜以覆盖侧壁上的第二层。在侧壁上形成栅电极，在所述侧壁和所述栅电极之间设有侧壁绝缘膜。
根据该制造方法，通过底部绝缘膜提高栅电极与沟槽底部之间的电绝缘。因此，所述碳化硅半导体器件具有大的击穿电压而不提高阀值电压。此外，根据该制造方法，在对硅膜进行腐蚀之后，形成覆盖侧壁上的第二层的侧壁绝缘膜，即覆盖沟道表面的栅绝缘膜部分。因此，覆盖所述沟道表面的栅绝缘膜部分不会被腐蚀损坏。以此方式，碳化硅半导体器件的可靠性提高。如上所述，能够得到具有低阀值电压、大击穿电压和高可靠性的碳化硅半导体器件。
优选地，通过热氧化形成侧壁绝缘膜。因此，能够得到薄且高度光滑的侧壁绝缘膜。以此方式，碳化硅半导体器件的可靠性进一步提高。
优选地，通过热氧化形成沟槽绝缘膜。因此，易于形成沟槽绝缘膜。
优选地，在硅膜的部分腐蚀期间，实施具有物理腐蚀效果的腐蚀。在该腐蚀之后形成的侧壁绝缘膜不被物理腐蚀损坏。以此方式，碳化硅半导体器件的可靠性大大提高。
优选地，在将硅膜部分腐蚀之前，使硅膜变平。因此，在硅膜的部分腐蚀期间，覆盖侧壁上的第二层的沟槽绝缘膜部分易于露出，且设置在底部上的硅膜部分易于保留，在所述底部和所述硅膜部分之间设有沟槽绝缘膜。
优选地，当形成底部绝缘膜时，通过在不低于900℃且不超过1100℃下对硅进行热氧化，将硅膜完全氧化。使用不低于900℃的温度，能够在实际速率下实施热氧化。使用不超过1100℃的温度，能够抑制由于硅膜中的Si与沟槽绝缘膜中的SiO2之间的反应而产生SiO气体。因此，能够抑制由SiO2粒子造成的污染，所述SiO2粒子是由于SiO气体的氧化而另外产生的。
优选地，当形成侧壁绝缘膜时，将碳化硅衬底加热从而将碳化硅衬底热氧化。在碳化硅衬底加热期间在升高碳化硅衬底的温度的同时，将氧气供应至碳化硅衬底。因此，能够抑制由于硅膜中的Si与沟槽绝缘膜中的SiO2之间的反应而产生SiO气体。因此，能够抑制由SiO2粒子造成的污染，所述SiO2粒子是由于SiO气体的氧化而另外产生的。
优选地，当部分腐蚀硅膜时，使用含六氟化硫的气体实施干法腐蚀。因此，能够在抑制沟槽绝缘膜被腐蚀的同时，对硅膜进行腐蚀。
优选地，对硅膜进行部分腐蚀以提供厚度小于300nm的硅膜。因此，在底部绝缘膜的形成中易于氧化整个硅膜。
有益效果
如上所述，根据本发明，实现低阀值电压、大击穿电压和高可靠性。
附图说明
图1是示意性显示本发明第一实施方案中的碳化硅半导体器件的构造的部分横断面视图。
图2是示意性显示包括在图1的碳化硅半导体器件中的碳化硅衬底的形状的透视图。
图3更详细地显示了图2的具有第二电导率类型区域的构造，为了图的可视性，所述第二电导率类型的区域设置有阴影。
图4是图1的放大视图。
图5是示意性显示用于制造图1的碳化硅半导体器件的方法的第一步骤的部分横断面视图。
图6是示意性显示用于制造图1的碳化硅半导体器件的方法的第二步骤的部分横断面视图。
图7是示意性显示用于制造图1的碳化硅半导体器件的方法的第三步骤的部分横断面视图。
图8是示意性显示用于制造图1的碳化硅半导体器件的方法的第四步骤的部分横断面视图。
图9是示意性显示用于制造图1的碳化硅半导体器件的方法的第五步骤的部分横断面视图。
图10是示意性显示用于制造图1的碳化硅半导体器件的方法的第六步骤的部分横断面视图。
图11是示意性显示用于制造图1的碳化硅半导体器件的方法的第七步骤的部分横断面视图。
图12是示意性显示用于制造图1的碳化硅半导体器件的方法的第八步骤的部分横断面视图。
图13是示意性显示用于制造图1的碳化硅半导体器件的方法的第九步骤的部分横断面视图。
图14是示意性显示用于制造图1的碳化硅半导体器件的方法的第十步骤的部分横断面视图。
图15是示意性显示用于制造图1的碳化硅半导体器件的方法的第十一步骤的部分横断面视图。
图16是示意性显示用于制造图1的碳化硅半导体器件的方法的第十二步骤的部分横断面视图。
图17是示意性显示用于制造图1的碳化硅半导体器件的方法的第十三步骤的部分横断面视图。
图18是示意性显示用于制造图1的碳化硅半导体器件的方法的第十四步骤的部分横断面视图。
图19是示意性显示用于制造图1的碳化硅半导体器件的方法的第十五步骤的部分横断面视图。
图20是示意性显示用于制造图1的碳化硅半导体器件的方法的第十六步骤的部分横断面视图。
图21是示意性显示用于制造图1的碳化硅半导体器件的方法的第十七步骤的部分横断面视图。
图22是示意性显示本发明第二实施方案中的碳化硅半导体器件的构造的部分横断面视图。
图23是示意性显示包括在碳化硅半导体器件中的碳化硅衬底表面中的精细结构的部分横断面视图。
图24显示了在多型4H的六方晶体中(000-1)平面的晶体结构。
图25显示了沿图24中的直线XXV-XXV的(11-20)平面的晶体结构。
图26显示了图23的合并平面在(11-20)平面内的表面附近的晶体结构。
图27显示了在从(01-10)平面观察时的图23的合并平面。
图28是显示在其中实施热腐蚀的情况和其中不实施热腐蚀的情况中的各种情况中，当宏观观察时沟道迁移率跟沟道表面与(000-1)平面之间的角之间的示例性关系的图。
图29是显示沟道迁移率跟沟道方向与<0-11-2>方向之间的角之间的示例性关系的图。
图30显示了图23的变体。
具体实施方案
下面根据图对本发明的实施方案进行描述。应注意，在下述图中，相同或相应部分给予相同的参考符号且不再重复描述。关于本说明书中的结晶学标示，单独的取向用[]表示，组取向用<>表示，且单独的平面用()表示，组平面用{}表示。另外，负结晶学指数通常通过在数值上面放置“-”(杠)来表示，但在本说明书中通过在数值前面放置负号来表示。
(第一实施方案)
如图1中所示，本实施方案的垂直型MOSFET 500(碳化硅半导体器件)包括外延衬底100(碳化硅衬底)、栅绝缘膜201、栅电极202、层间绝缘膜203、源极221、漏极211、源互联222和保护电极212。
外延衬底100由碳化硅制成，并具有单晶衬底110和设置在其上的外延层。所述外延层包括n-层121(第一层)、p型主体层122(第二层)、n区域123(第三层)和接触区域124。外延衬底100的碳化硅优选具有六方晶体结构，更优选具有4H多型。
单晶衬底110具有n型电导率(第一电导率类型)。单晶衬底110的一个主表面(图1中的上表面)的平面取向(hklm)优选具有负值m，更优选约(000-1)平面。
N-层121具有添加在其中的供体，并因此具有n型电导率。优选地，通过在n-层121外延生长期间添加杂质而不是离子植入，将供体添加到n-层121。N-层121优选具有比单晶衬底110的供体浓度更低的供体浓度。N-层121的供体浓度优选不小于1×1015cm-3且不超过5×1016cm-3，例如为8×1015cm-3。
各个p型主体层122设置在n-层121上，具有添加在其中的受体，并因此具有p型电导率(第二电导率类型)。P型主体层122具有例如1×1018cm-3的受体浓度。
各个n区域123具有n型电导率。N区域123设置在p型主体层122上，并通过p型主体层122与n-层121隔开。各个接触区域124具有p型电导率。接触区域124形成在p型主体层122的一部分上，从而连接到p型主体层122。
参考图2和图3，外延衬底100设置有沟槽TR。沟槽TR具有侧壁SW和底部BT。各个侧壁SW延伸穿过n区域123和p型主体层122并到达n-层121。底部BT由n-层121形成。各个侧壁SW具有在p型主体层122上的沟道表面CH(图3)。底部BT是与外延衬底100的主表面基本平行的平坦表面。优选地，侧壁SW具有特别是在p型主体层122上的预定晶面(也称作“特定平面”)。后面将对特定平面的细节进行描述。
外延衬底100具有沟槽TR的事实与如下事实相对应：在单晶衬底110的上表面上面将外延层部分移除。在本实施方案中，在单晶衬底110的上表面上形成多个台式结构。具体地，各个台式结构具有两者均具有六方形状的上表面和下表面，并具有相对于单晶衬底110的上表面倾斜的侧壁。因此，沟槽TR以锥形方式向开口侧扩展。
将栅绝缘膜201设置在沟槽TR上。栅绝缘膜201在沟槽TR中将外延衬底100和栅电极202相互隔开。栅绝缘膜201具有沟槽绝缘膜201A、底部绝缘膜201B和侧壁绝缘膜201C。沟槽绝缘膜201A在其连接到底部BT的部分处覆盖侧壁SW并覆盖底部BT。底部绝缘膜201B设置在底部BT上，在所述底部绝缘膜201B和所述底部BT之间设有沟槽绝缘膜201A。底部绝缘膜201B具有位于由底部BT与侧壁SW形成的角部分处的部分。侧壁绝缘膜201C覆盖在沟槽TR的开口与沟槽绝缘膜201A之间的侧壁SW。在侧壁SW上，p型主体层122覆盖有侧壁绝缘膜201C。
各个沟槽绝缘膜201A和侧壁绝缘膜201C为碳化硅的热氧化膜。各个沟槽绝缘膜201A和侧壁绝缘膜201C由包含碳原子作为杂质的氧化硅制成。底部绝缘膜201B是硅膜的热氧化膜，并由氧化硅制成。因此，底部绝缘膜201B具有比各个沟槽绝缘膜201A和侧壁绝缘膜201C的碳原子浓度更低的碳原子浓度。
如图4中所示，侧壁绝缘膜201C在侧壁SW上具有厚度t1。沟槽绝缘膜201A在底部BT上具有厚度t2。底部绝缘膜201B在底部BT上具有厚度t3。厚度t2和厚度t3之和优选大于厚度t1。厚度t3优选大于厚度t2。厚度t2优选小于厚度t1。厚度t3优选大于100nm。
沟槽绝缘膜201A和侧壁绝缘膜201C可各自具有超过1×1015cm-3的碳原子浓度。底部绝缘膜201B优选具有小于1×1015cm-3的碳原子浓度。应注意，当碳原子浓度不均匀时，可以计算平均值。在底部BT上的沟槽绝缘膜201A的碳原子浓度通常大于约1×1017cm-3并小于约1×1020cm-3，例如为约1×1018cm-3。
栅电极202设置在沟槽TR中。具体地，栅电极202填充在沟槽TR中，在所述栅电极202和所述沟槽TR之间设有栅绝缘膜201。栅电极202与侧壁绝缘膜201C接触。更具体地，栅电极202设置在仅具有侧壁绝缘膜201C介于其间的侧壁SW上，从而面对p型主体层122的表面。换句话讲，底部绝缘膜201B不设置在侧壁绝缘膜201C与栅电极202之间。栅电极202具有与在n区域123上表面上的栅绝缘膜201部分的上表面基本上一样高的上表面。设置层间绝缘膜203以覆盖栅电极202以及n区域123上表面上的栅绝缘膜201的延伸部分。
源极221延伸穿过层间绝缘膜203并与各个n区域123和接触区域124接触。源互联222设置在源极221和与源极221接触的层间绝缘膜203上。漏极211设置在外延衬底100的与其设置有沟槽TR的表面相反的表面上。保护电极212覆盖漏极211。
接下来描述制造MOSFET 500的方法(图1)。
如图5中所示，在单晶衬底110上，利用外延生长来形成n-层121。通过使用CVD(化学气相沉积)法能够实现这种外延生长，所述CVD法例如利用硅烷(SiH4)和丙烷(C3H8)的混合气体作为原料气并利用氢气(H2)作为载气。这样做时，优选引入例如氮(N)或磷(P)作为供体。
如图6中所示，p型主体层122形成在n-层121上，且n区域123形成在p型主体层122上。具体地，将离子植入n-层121的上表面中。在用于形成p型主体层122的离子植入中，植入受体如铝(Al)的离子。同时，在用于形成n区域123的离子植入中，植入例如供体如磷(P)的离子。以此方式，制备外延衬底100，所述外延衬底100包括n-层121、设置在n-层121上的p型主体层122以及设置在p型主体层122上并通过p型主体层122与n-层121隔开的n区域123。应注意，可以使用涉及添加杂质的外延生长代替离子植入。
如图7中所示，利用离子植入，形成接触区域124。然后，实施活化加热工艺以将通过离子植入添加的杂质活化。这种热处理优选在不低于1500℃且不超过1900℃的温度如约1700℃的温度下实施。热处理持续进行例如约30分钟。热处理的气氛优选为惰性气体气氛如Ar气氛。
接下来，在外延衬底100上形成具有开口的掩模247(图8)，n区域123通过所述开口而部分露出。以与沟槽TR(图1)的位置相一致的方式形成开口。作为掩模层247，例如能够使用通过热氧化形成的氧化硅膜。
如图9中所示，在掩模247的开口中，通过腐蚀将n区域123、p型主体层122和一部分n-层121移除。一种示例性的可使用的腐蚀方法是反应离子腐蚀(RIE)，尤其是诱导耦合等离子体(ICP)RIE。具体地，例如，能够使用ICP-RIE，其使用SF6或SF6与O2的混合气体作为反应气体。利用这种腐蚀，在将要形成沟槽TR(图1)的区域中，能够形成具有侧壁的凹进TQ，所述侧壁具有的内表面SV与单晶衬底110的主表面基本垂直。
接下来，使用掩模247对外延衬底100进行腐蚀。具体地，在凹进TQ的内表面SV处对外延衬底100实施热腐蚀。通过例如在含反应气体的气氛中对外延衬底100进行加热，能够实施热腐蚀，所述反应气体具有至少一种或多种卤素原子。所述至少一种或多种卤素原子包括氯(Cl)原子和氟(F)原子中的至少一种。这种气氛为例如Cl2、BCL3、SF6或CF4。例如，在例如不低于700℃且不超过1000℃的热处理温度下，使用氯气和氧气的混合气体作为反应气体实施热腐蚀。
由于热腐蚀的结果，在外延衬底100中形成沟槽TR，如图10中所示。在形成沟槽TR期间，将外延衬底100从掩模247的开口进行侧腐蚀，如箭头SE所示。此外，在这种热腐蚀期间，在沟槽TR的侧壁SW上，尤其是在由p型主体层122形成的部分上，自发形成特定平面。
应注意，除了氯气和氧气之外，反应气体可以还包含载气。示例性的可使用的载气是氮气(N2)、氩气、氦气等。当将热处理温度设置在如上所述的不低于700℃且不超过1000℃下时，腐蚀SiC的速率为例如约70μm/小时。另外，在此情况中，在腐蚀SiC期间，由氧化硅形成并因此相对于SiC具有非常大的选择比的掩模247基本不被腐蚀。
接下来，移除掩模247(图11)。移除可以通过例如湿法腐蚀进行。
如图12中所示，通过外延衬底100的热氧化来形成沟槽绝缘膜201A，从而覆盖沟槽的各个底部BT和侧壁SW。具体地，在高达例如不低于约1300℃且不超过约1400℃的温度下在氧化气氛中对外延衬底100进行加热。
如图13中所示，形成硅膜201S以填充沟槽TR，在所述硅膜201S和所述沟槽TR之间设有沟槽绝缘膜201A。这种形成可以使用例如大气压CVD法进行。
如图14中所示，将硅膜201S变平。优选地，利用CMP(化学机械打磨)将硅膜201S变平。
如图15中所示，对硅膜201S进行部分腐蚀，从而使得覆盖侧壁SW上的p型主体层122的沟槽绝缘膜201A部分露出，并使得设置在底部BT上的硅膜201S部分保留，在所述底部BT和所述硅膜201S之间设有沟槽绝缘膜201A。换句话讲，将硅膜201S腐蚀回至比p型主体层122更深的位置。对硅膜201S优选进行部分腐蚀以具有小于300nm的厚度。
在硅膜201S的部分腐蚀期间，实施具有物理腐蚀效果的腐蚀。具有物理腐蚀效果的腐蚀的实例包括：作为除了化学腐蚀效果之外还具有物理效果的干法腐蚀的RIE；和具有物理腐蚀效果的IBE(离子束腐蚀)。作为用于干法腐蚀的气体，例如能够使用包含六氟化硫(SF6)的气体。
接下来，通过腐蚀将沟槽绝缘膜201A的露出部分移除(图16)。这移除了覆盖侧壁SW上的p型主体层122的沟槽绝缘膜201A部分。结果，p型主体层122在侧壁SW上露出。对于这种腐蚀，优选湿法腐蚀。例如，使用HF实施腐蚀。在腐蚀之后，优选实施RCA清洁。
接下来，通过将硅膜201S氧化，形成底部绝缘膜201b(图17)。在形成底部绝缘膜201B期间，优选通过在不低于900℃且不超过1100℃下对硅进行热氧化，将硅膜201S完全氧化。
如图18中所示，通过热氧化来形成侧壁绝缘膜201C，从而覆盖侧壁SW上的p型主体层122。具体地，为了热氧化外延衬底100，在高达例如不低于约1300℃且不超过约1400℃的温度下在氧化气氛中对外延衬底100进行加热。优选地，在加热外延衬底100期间在升高外延衬底100的温度的同时，将氧气供应至外延衬底100。
如图19所示，在侧壁SW上形成栅电极202，在所述侧壁SW和所述栅电极之间设有侧壁绝缘膜201C。以与p型主体层122上的侧壁绝缘膜201C直接接触的方式形成栅电极202。通过例如形成导体或掺杂的多晶硅的膜并实施CMP能够形成栅电极202。
如图20中所示，在栅电极202和栅绝缘膜201上形成层间绝缘膜203，从而覆盖栅电极202的露出表面。参考图21，实施腐蚀以在层间绝缘膜203和栅绝缘膜201中形成开口。通过所述开口，将各个n区域123和接触区域124在台式结构的上表面上露出。接下来，在台式结构的上表面上，以与各个n区域123和接触区域124接触的方式形成源极221。再次参考图1，形成源互联222、漏极211和保护电极212。以此方式，得到MOSFET 500。
根据本实施方案，如图4中所示，栅电极202与沟槽TR的底部BT之间的电绝缘通过底部绝缘膜201B得到改进。因此，MOSFET 500具有大的击穿电压而不升高阀值电压。此外，在对硅膜201S进行腐蚀之后(图15)，形成覆盖侧壁SW上的p型主体层122的侧壁绝缘膜201C，即覆盖沟道表面CH(图3)的栅绝缘膜201部分。因此，覆盖沟道表面CH的栅绝缘膜201部分不会被腐蚀损坏。以此方式，MOSFET 500的可靠性提高。
此外，通过热氧化形成侧壁绝缘膜201C(图18)。因此，能够得到薄且高度光滑的侧壁绝缘膜201C。以此方式，MOSFET 500的可靠性进一步提高。此外，通过热氧化形成沟槽绝缘膜201A(图12)。因此，易于形成沟槽绝缘膜201A。
在对硅膜201S进行部分腐蚀期间(图15)，实施具有物理腐蚀效果的腐蚀。在该腐蚀之后形成的侧壁绝缘膜(图18)不会被物理腐蚀直接损坏。以此方式，MOSFET 500的可靠性进一步提高。
在这种腐蚀期间，侧壁SW覆盖有沟槽绝缘膜201A(图15)。因此，外延衬底100的侧壁SW受到保护而抵抗具有物理效果的腐蚀。这导致侧壁绝缘膜201C的品质提高，所述侧壁绝缘膜201C是随后通过对侧壁SW进行热氧化而形成的。
在形成栅电极202(图16)之前，将沟槽绝缘膜201A移除，所述沟槽绝缘膜201A被这种腐蚀损坏并设置在侧壁SW(图15中沟槽绝缘膜201A的露出部分)上。以此方式，能够将损坏的膜从栅绝缘膜201移除(图1)。以此方式，能够提高栅绝缘膜201的总体品质。
此外，在对硅膜201S进行部分腐蚀之前(即，在图15中的所述步骤之前)，使得硅膜201S变平(图14)。因此，在硅膜201S的部分腐蚀期间，覆盖侧壁SW上的p型主体层122的沟槽绝缘膜201A部分易于露出，且设置在底部BT上的硅膜201S部分易于保留，在所述底部BT和所述硅膜201S之间设有沟槽绝缘膜201A。
在硅膜201S的部分腐蚀期间(图15)，使用包含SF6的气体实施干法腐蚀。因此，硅的腐蚀选择性相对于氧化硅腐蚀充分提高。因此，能够在抑制沟槽绝缘膜201A受到腐蚀的同时，对硅膜201S快速进行腐蚀。如果这种选择性太高，易于在腐蚀期间形成表面粗糙度，因为氧化硅少量残余提供大的掩蔽效果。在使用SF6的情况中，这种选择性不太高。因此，在腐蚀期间能够抑制表面粗糙度。
此外，优选对硅膜201S进行部分腐蚀以具有小于300nm的厚度(图15)。因此，在底部绝缘膜201B的形成中整个硅膜201S易于被氧化(图17)。
在形成底部绝缘膜201B期间，通过在不低于900℃且不超过1100℃下对硅进行热氧化，可以将硅膜201S(图16)完全氧化。使用不低于900℃的温度，能够在实际速率下实施热氧化。使用不超过1100℃的温度，能够抑制由于硅膜201S中的Si与沟槽绝缘膜201A中的SiO2之间的反应而产生SiO气体。因此，能够抑制由SiO2粒子造成的污染，所述SiO2粒子是由于SiO气体的氧化而另外产生的。
同时，在将外延衬底100加热以发生热氧化而形成侧壁绝缘膜201C(图18)期间，在升高外延衬底100的温度的同时，将氧气供应至外延衬底100。由此供应的氧气与硅膜201S的Si反应而形成SiO2。因此，能够抑制由于硅膜201S中的Si与沟槽绝缘膜201A中的SiO2之间的反应而产生SiO气体。因此，能够抑制由SiO2粒子造成的污染，所述SiO2粒子是由于SiO气体的氧化而另外产生的。在其中这样在升高温度的同时供应氧气的情况中，即使当在将整个硅膜201S(图16)热氧化之前使得外延衬底100的温度高于1100℃时，仍能够抑制SiO气体的产生。因此，能够在抑制粒子污染的同时在高速率下实现温度的升高。因此，同时形成底部绝缘膜201B和侧壁绝缘膜201C所消耗的时间短。
应注意，在本实施方案中，“第一电导率类型”是n型，且“第二电导率类型”是p型，但这些电导率类型可以相互代替。在此情况中，在上述说明中的供体和受体也可以相互代替。应注意，为了获得更高的沟道迁移率，“第一电导率类型”优选为n型。此外，所述碳化硅半导体器件不限于MOSFET，且可以为例如沟槽型IGBT(绝缘栅双极晶体管)。
(实施方案2)
如图22中所示，本实施方案的MOSFET 500v(碳化硅半导体器件)具有V形沟槽TRv而不是沟槽TR(图4)。沟槽TRv具有底部BTv而不是底部BT(图4)。当在横断面上观察时(图22)，底部BTv是相互相对的侧壁SW相互接触而形成V形的部分。应注意，除了上面，构造与实施方案1的基本相同。因此，相同或相应元件给予相同的参考符号并不再重复描述。
(具有特定平面的表面)
如上所述，沟槽TR的侧壁SW(图1)优选具有特别在p型主体层122上的预定晶面(也称作“特定平面”)。这种侧壁SW包括具有如图23中显示的{0-33-8}平面取向的平面S1(第一平面)。优选地，平面S1具有{0-33-8}的平面取向。
更优选地，侧壁SW微观上包括平面S1，且侧壁SW微观上还包括具有{0-11-1}平面取向的平面S2(第二平面)。此处，术语“微观上”指的是“精细到至少考虑约原子间间距两倍大的尺寸的程度”。作为观察这种微观结构的方法，例如能够使用TEM(透射电子显微镜)。优选地，平面S2具有(0-11-1)的平面取向。
优选地，侧壁SW的平面S1和平面S2形成具有{0-11-2}平面取向的合并平面SR。合并平面SR由周期性重复的平面S1和S2形成。通过例如TEM或AFM(原子力显微镜)能够观察这种周期性结构。在此情况中，合并平面SR在宏观上相对于{000-1}平面具有62°的偏离角。此处，术语“宏观上”指的是“不考虑尺寸约为原子间间距的精细结构”。为了测量这种宏观偏离角，例如能够采用使用普通X射线衍射的方法。优选地，合并平面SR具有(0-11-2)的平面取向。在此情况中，合并平面SR在宏观上相对于(000-1)平面具有62°的偏离角。
优选地，在沟道表面中，载体在沟道方向CD上流动，其中完成上述周期性重复。
接下来描述合并平面SR的详细结构。
通常，关于Si原子(或C原子)，当从(000-1)平面观察多型4H的碳化硅单晶时，如图24中所示重复提供层A中的原子(图中的实线)、设置在其下的层B中的原子(图中的虚线)和设置在其下的层C中的原子(图中的链线)和设置在其下的层B中的原子(图中未示出)。换句话讲，当把四个层ABCB视作一个周期时，提供周期性堆叠结构如ABCBABCBABCB...。
如图25中所示，在(11-20)平面(沿图24的直线XXV-XXV截取的横断面)中，构成上述一个周期的四个层ABCB的各个层中的原子不沿(0-11-2)平面完全对齐。在图25中，(0-11-2)平面显示穿过层B中的原子的位置。在此情况中，应理解，层A和C中的各个原子偏离(0-11-2)平面。因此，即使当将碳化硅单晶的表面的宏观平面取向，即不考虑其原子水平结构时的平面取向限制为(0-11-2)时，该表面仍能够微观上具有多种结构。
如图26中所示，通过交替设置具有(0-33-8)平面取向的平面S1和连接到平面S1并具有与各个平面S1不同的平面取向的平面S2，构造合并平面SR。各个平面S1和S2具有Si原子(或C原子)的原子间间距两倍的长度。应注意，具有平面S1和平面S2均化的平面对应(0-11-2)平面(图25)。
如图27中所示，当从(01-10)平面观察合并平面SR时，单晶结构具有周期性包括与立方体结构等价的结构(平面S1部分)的部分。具体地，通过交替设置平面S1和平面S2来构造合并平面SR，所述平面S1具有在与立方体结构等价的上述结构中的平面取向(001)且平面S2连接到平面S1并具有与各个平面S1不同的平面取向。此外在不同于4H的多型中，表面能够由具有在与立方体结构等价的结构中的(001)平面取向的平面(图27中的平面S1)和连接到前述平面并具有与各个前述平面不同的平面取向的平面(图27中的平面S2)形成。所述多型可以为例如6H或15R。
参考图28，接下来描述侧壁SW的晶面与沟道表面的迁移率MB之间的关系。在图28的图中，横轴表示由(000-1)平面与具有沟道表面的侧壁SW的宏观平面取向形成的角D1，而纵轴表示迁移率MB。图CM的组对应通过热腐蚀对侧壁SW进行精加工以与特定平面相对应的情况，而图MC的组对应其中未对侧壁SW进行热腐蚀的情况。
在图MC的组中，当沟道表面的表面具有(0-33-8)的宏观平面取向时迁移率MB最大。这推断是由于如下原因。即，在其中不实施热腐蚀的情况中，即在其中未对沟道表面的微观结构进行特别控制的情况中，其宏观平面取向对应(0-33-8)，导致(0-33-8)微观平面取向的比例，即考虑在原子水平上(0-33-8)的平面取向在统计学上变高。
另一方面，当沟道表面的表面的宏观平面取向为(0-11-2)(箭头EX)时图CM的组中的迁移率MB最大。这推断是由于如下原因。即，如图26和图27中所示，各自具有(0-33-8)平面取向的多个平面S1以其间介入平面S2的方式致密且规则地排列，由此在沟道表面的表面中(0-33-8)微观平面取向的比例变高。
应注意，迁移率MB具有取决于合并平面SR的取向。在图29中所示的图中，横轴表示沟道方向与<0-11-2>方向之间的角D2，而纵轴表示在沟道表面CH中的迁移率MB(以任意单位)。为了图的可视性将虚线补充设置在其中。根据该图，已经发现，为了提高沟道迁移率MB，沟道方向CD(图23)优选具有不小于0°且不超过60°、更优选基本0°的角D2。
如图30中所示，除了合并平面SR之外，侧壁SW可以还包括平面S3(第三平面)。更具体地，侧壁SW可以包括由周期性重复的平面S3和合并平面SR形成的合并平面SQ。在此情况中，侧壁SW相对于{000-1}平面的偏离角偏离合并平面SR的理想偏离角即62°。优选地，这种偏离小，优选在±10°的范围内。包括在这种角度范围内的表面的实例包括具有{0-33-8}平面的宏观平面取向的表面。更优选地，侧壁SW相对于(000-1)平面的偏离角偏离合并平面SR的理想偏离角即62°。优选地，这种偏离小，优选在±10°的范围内。包括在这种角度范围内的表面的实例包括具有(0-33-8)平面的宏观平面取向的表面。
通过例如TEM或AFM能够观察这种周期性结构。
本文中公开的实施方案在任何方面都是示例性的和非限制性的。本发明的范围由权利要求书的条款而不是上述实施方案限定，并倾向于包括在与权利要求书的条款等价的范围和含义内的所有变体。
附图标记列表
100：外延衬底(碳化硅衬底)；110：单晶衬底；121：n-层(第一层)；122：p型主体层(第二层)；123：n区域(第三层)；124：接触区域；201：栅绝缘膜；201A：沟槽绝缘膜；201B：底部绝缘膜；201C：侧壁绝缘膜；201S：硅膜；202：栅电极；203：层间绝缘膜；211：漏极；212：保护电极；221：源极；222：源互联；247：掩模；500、500v：MOSFET(碳化硅半导体器件)；BT、BTv：底部；SW：侧壁；TR、TRv：沟槽。

Claims (9)

1.一种制造碳化硅半导体器件的方法，所述方法包括如下步骤：
准备碳化硅衬底的步骤，所述碳化硅衬底包含：具有第一导电类型的第一层；设置在所述第一层上并具有第二导电类型的第二层；以及设置在所述第二层上、通过所述第二层与所述第一层隔开并具有所述第一导电类型的第三层；
在所述碳化硅衬底中形成沟槽的步骤，所述沟槽具有侧壁和底部，所述侧壁延伸穿过所述第三层和所述第二层并到达所述第一层，所述底部由所述第一层形成；
形成沟槽绝缘膜以覆盖各个所述底部和所述侧壁的步骤；
形成硅膜以填充所述沟槽的步骤，在所述硅膜和所述沟槽之间设有所述沟槽绝缘膜；
对所述硅膜进行部分腐蚀，从而将覆盖所述侧壁上的所述第二层的所述沟槽绝缘膜的一部分露出，以及将设置在所述底部上的所述硅膜的一部分保留的步骤，在所述底部和所述硅膜的一部分之间设有所述沟槽绝缘膜；
在对所述硅膜进行部分腐蚀的步骤之后，通过将覆盖所述侧壁上的所述第二层的所述沟槽绝缘膜的一部分移除，使所述侧壁上的所述第二层露出的步骤；
在使所述第二层露出的步骤之后，通过将所述硅膜氧化来形成底部绝缘膜的步骤；
在使所述第二层露出的步骤之后，形成侧壁绝缘膜以覆盖所述侧壁上的所述第二层的步骤；以及
在所述侧壁上形成栅电极的步骤，在所述侧壁和所述栅电极之间设有所述侧壁绝缘膜。
2.根据权利要求1的制造碳化硅半导体器件的方法，其中通过热氧化来实施所述形成侧壁绝缘膜的步骤。
3.根据权利要求1或2的制造碳化硅半导体器件的方法，其中通过热氧化来实施所述形成沟槽绝缘膜的步骤。
4.根据权利要求1～3中任一项的制造碳化硅半导体器件的方法，其中所述对所述硅膜进行部分腐蚀的步骤包括：实施具有物理腐蚀效果的腐蚀的步骤。
5.根据权利要求1～4中任一项的制造碳化硅半导体器件的方法，在所述对所述硅膜进行部分腐蚀的步骤之前，还包括：使所述硅膜变平的步骤。
6.根据权利要求1～5中任一项的制造碳化硅半导体器件的方法，其中所述形成底部绝缘膜的步骤包括：通过在不低于900℃且不超过1100℃下对硅进行热氧化而将所述硅膜完全氧化的步骤。
7.根据权利要求1～6中任一项的制造碳化硅半导体器件的方法，其中所述形成侧壁绝缘膜的步骤包括：对所述碳化硅衬底进行加热以将所述碳化硅衬底热氧化的步骤，所述对所述碳化硅衬底进行加热的步骤包括：在升高所述碳化硅衬底的温度的同时将氧气供应至所述碳化硅衬底的步骤。
8.根据权利要求1～7中任一项的制造碳化硅半导体器件的方法，其中所述对所述硅膜进行部分腐蚀的步骤包括：使用含六氟化硫的气体实施干法腐蚀的步骤。
9.根据权利要求1～8中任一项的制造碳化硅半导体器件的方法，其中实施所述对所述硅膜进行部分腐蚀的步骤以提供厚度小于300nm的所述硅膜。
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