CN111181551B - 信号采样方法、逻辑装置和网络设备 - Google Patents
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Abstract
本公开提供一种信号采样方法、逻辑装置以及网络设备，为了解决现有技术中逻辑装置进位链级数过高的问题。本公开所提供的信号采样方法，通过时钟管理模块产生多个同频不同相位的采样时钟信号，并将上述多个同频但不同相位的时钟信号输出至不同的采样模块，使得采样模块按照其接收到的时钟信号对通过延时链延时后的多个待采样信号进行采样，由于延时模块的数量由采样时钟周期、每一级延时模块产生的延时、以及采样时钟并行的数量确定，在存在多个采样时钟并行进行采样的情况下，可以使得延时链的级数得到降低。与现有技术相比，在精度不变的情况下，可以适应更低的采样时钟频率。
Description
技术领域
本公开涉及网络通信技术，特别涉及一种信号采样方法、逻辑装置和网络设备。
背景技术
通信网中，很多业务都依赖于全网的时间同步，特别是目前网络正在向5G演化，承载网需要具备大带宽、低延时、高精度时间同步、以及灵活组网等功能。其中超高精度时间同步要求单设备节点的同步精度在5ns以内。
在常用的1588时间同步协议的处理过程中，各个设备节点的时钟同步信号一般是基于全球定位***GPS(Global Positioning System，缩写为GPS)接收机产生的秒脉冲(Pulse Per Second，缩写为PPS)，设备采样到PPS沿的时候，触发时间同步。由此可见，对PPS上升沿的采样精度是影响设备整体同步精度的一个重要方面。
现有技术中比较常用的高精度信号采样是在现场可编辑门阵列FPGA(FieldProgrammable Gate Array，缩写为FPGA)上，通过进位链对信号进行延时，产生不同延时的抽头信号，进一步的通过时钟信号对抽头信号进行采样，根据采样结果确定信号边沿的位置。图1为现有技术中常用的信号采样方案的示意图，如图1所示，信号T输入至多个进位模块CARRY组成的进位链(carry chain)，其中，上一级CARRY进行输出，输入至下一级CARRY，由此共产生N+1个抽头信号T(0)、T(1)……T(N)，N+1个抽头信号输入至采样处理模块，采样处理模块根据采样时钟对N+1个抽头信号进行采样，采样处理模块根据采样结果输出信号T的边沿的位置。
但上述技术存在以下技术问题：由于信号边沿可能在一个采样时钟周期内的任意位置，因此需要进位链的延时覆盖一个采样时钟周期，假设一级进位模块的延时为Dc，采样时钟周期为T，则进位链的级数至少应为T/Dc，在采样频率较低时，例如为200MHz，若要求的采样精度又比较高，如40ps，那么需要的进位链级数为125，级数过高，在实际的FPGA内实现比较困难。
发明内容
本公开提供了一种信号采样方法，以解决现有技术中进位链级数过高的问题。
本公开第一方面提供了一种信号采样方法，该方法包括：根据采样时钟的源信号生成M个时钟信号，所述M个时钟信号与所述源信号频率相同，所述M个时钟信号的相位分布呈等差数列分布且M个时钟信号的相位分布覆盖一个时钟周期；
对待采样信号进行延时处理，输出N个延时不同的信号；
根据时钟信号对包括所述待采样信号在内的N+1个延时不同的信号进行采样，以得到采样信号；
根据采样信号确定待采样信号的边沿位置；
其中M和N均为大于等于2的整数。
该方法通过将多个同频但不同相位的时钟信号输出至不同的采样模块，使得采样模块按照其接收到的时钟信号对通过延时链延时后的多个待采样信号进行采样，由于延时模块的数量由采样时钟周期、每一级延时模块产生的延时、以及采样时钟并行的数量确定，在存在多个采样时钟并行进行采样的情况下，可以使得延时链的级数得到降低。与现有技术相比，在精度不变的情况下，可以适应更低的采样时钟频率。
本公开的第二方面还提供了一种信号采样方法，该采样方法包括：
步骤100，生成误差测量信号；
步骤102，改变所述误差测量信号的相位，执行步骤104至步骤110，直至改变的所述误差测量信号的相位覆盖所述误差测量信号的周期；
步骤104，根据采样时钟的源信号生成M个时钟信号，所述M个时钟信号与所述源信号频率相同，所述M个时钟信号的相位分布呈等差数列分布且M个时钟信号的相位分布覆盖一个时钟周期；
步骤106，对误差测量信号进行延时处理，输出N个延时不同的信号；
步骤108，根据时钟信号对包括所述误差测量信号在内的N+1个延时不同的信号进行采样，以得到第一采样信号；
步骤110，根据第一采样信号确定误差测量信号的边沿位置；其中M和N均为大于等于2的整数；
步骤112，根据改变的误差测量信号的相位以及确定的误差测量信号的边沿位置，生成校正的边沿位置与采样得到的边沿位置的映射关系。
本公开第二方面提供的一种信号采样方法，通过时钟管理模块对误差测量信号的相位进行调整，通过反复执行步骤104-步骤110，生成了包括了多个改变的相位与最终采样得到的边沿位置的映射表，该映射表中相当于存储了边沿实际位置(通过改变的相位可以确定边沿的实际位置)与采样到的边沿位置的对应关系。在第二方面所提供的方法的基础上，本公开的第三方面提供一种信号采样方法，该方法包括：
当接收到待采样信号时，对待采样信号进行延时处理，输出N个延时不同的信号；
根据采样时钟的源信号生成M个时钟信号，该M个时钟信号与所述源信号频率相同，该M个时钟信号的相位分布呈等差数列分布且该M个时钟信号的相位分布覆盖一个时钟周期；
根据时钟信号对包括所述待采样信号在内的N+1个延时不同的信号进行采样，以得到第二采样信号；
根据第二采样信号确定待采样信号的边沿位置；
根据所述待采样信号的边沿位置查找所述映射关系，当所述待采样信号的边沿位置命中所述映射关系中的采样得到的边沿位置时，则输出命中的校正的边沿位置。
通过本公开所提供的方法，在采样模式下，可以通过查找该映射表，对采样信号的边沿位置进行校正，输出校正的边沿位置，从而消除***误差，提高采样精度。
在上述第一方面至第三方面任意方面所提供的方法的基础上，本公开的第四方面提供一种信号采样方法，该方法中，延时链可以包括一个延时链，也可以包括多个延时链，多个延时链相互并联并且延时链之间的延时差不为零。
通过采用多个延时链，可以实现更高的采样精度。
本公开的第五方面，提供了一种逻辑装置，该逻辑装置可以用于执行上述第一方面至第四方面所提供的采样方法，该逻辑装置包括：时钟管理模块、延时链、采样模块以及数据处理模块；其中，时钟管理模块、延时链均与采样模块连接，数据处理模块与所述采样模块连接；
当逻辑装置运行于采样模式的情况下，
其中，时钟管理模块，用于根据接收到的采样时钟的源信号生成M个时钟信号，所述M个时钟信号与所述源信号频率相同，所述M个时钟信号的相位分布呈等差数列分布且M个时钟信号的相位分布覆盖一个时钟周期；
N个延时模块组成的延时链用于对待采样信号进行延时处理后，输出N个延时不同的信号；
M个采样模块中的每个采样模块用于接收包括所述待采样信号在内的N+1个延时不同的信号以及时钟信号；
每个采样模块根据时钟信号对接收到的N+1个延时不同的信号进行采样；
数据处理模块用于接收各个采样模块输出的采样信号，根据接收到的采样信号确定待采样信号的边沿位置；
其中M和N均为大于等于2的整数。
本公开的第五方面，提供了一种逻辑装置，该逻辑装置包括：时钟管理模块、延时链、采样模块、数据处理模块、控制模块、信号选择模块；
当逻辑装置运行在误差测量模式的情况下，
信号选择模块选择误差测量信号输入至第一延时链；
控制模块控制时钟管理模块改变误差测量信号的相位；
时钟管理模块根据采样时钟的源信号输出M个时钟信号，该M个时钟信号与源信号频率相同，该M个时钟信号的相位分布呈等差数列分布；
N个延时模块组成的第一延时链对误差测量信号E进行延时处理后，输出N个延时不同的信号；
M个采样模块中的每个采样模块接收包括误差测量信号在内的N+1个延时不同的信号以及时钟信号，每个采样模块根据时钟信号对接收到的N+1个延时不同的信号进行采样；
数据处理模块接收各个采样模块输出的采样信号，根据接收到的采样信号确定误差测量信号的边沿位置；
重复执行改变误差测量信号的相位以后的步骤，直至记录误差测量信号的一个完整周期内不同相位所确定的边沿位置。
附图说明
图1为现有技术中常用的信号采样方案的示意图；
图2为本发明一实施例提供的逻辑装置的结构示意图；
图3为本发明又一实施例提供的逻辑装置的结构示意图；
图4为本发明再一实施例提供的逻辑装置的结构示意图；
图5为本公开实施例一所提供的信号采样方法的流程图；
图6为本公开又一实施例提供的采样方法的流程图。
具体实施方式
以下将参考附图详细说明本公开的各种示例性实施例、特征和方面。附图中相同的附图标记表示功能相同或相似的元件。尽管在附图中示出了实施例的各种方面，但是除非特别指出，不必按比例绘制附图。
在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。
为了解决现有技术中进位链级数过高的问题。本公开所提供的信号采样方法，通过时钟管理模块产生多个同频不同相位的采样时钟信号，并将上述多个同频但不同相位的时钟信号输出至不同的采样模块，使得采样模块按照其接收到的时钟信号对通过延时链延时后的多个待采样信号进行采样，由于延时模块的数量由采样时钟周期、每一级延时模块产生的延时、以及采样时钟并行的数量确定，在存在多个采样时钟并行进行采样的情况下，可以使得延时链的级数得到降低。与现有技术相比，在精度不变的情况下，可以适应更低的采样时钟频率。
图2示出了可以执行本公开上述方法的一种逻辑装置的结构示意图。该逻辑装置可以包括但不限于是：专用集成电路(Application Specific IntegratedCircuit，简称ASIC)、现场可编程门阵列(Field-Programmable Gate Array，简称FPGA)、复杂可编程逻辑器件CPLD(Complex Programmable Logic Device，简称CPLD)或者其他可编程逻辑器件中的任意一种。其中，如图2所示，该逻辑装置包括：第一时钟管理模块21、第一延时链22、多个采样模块23-1至23-M以及数据处理模块24。
需要说明的是，逻辑装置可以报考多个延时链，本实施例中以一个延时链为例，即第一延时链22进行描述。
其中，延时链由多个延时模块一级一级首尾相连组成，图2中以第一延时链22包括延时模块22-1至22-N为例。延时模块的作用是将待采样信号进行延时，因此只要可以达到延时目的的资源都可以用于该模块的实现，例如可以选择逻辑装置的通用资源查找表(Look-Up-Table)实现，也可以选择用CARRY实现，同样的也可以选择用输入输出延时单元IODELAY实现。由于，每级延时模块的延时精度直接决定了理论上能达到的最小采样精度，通过不同资源实现的延时模块延时不同，但延时越小，则级数会更高，这里可以根据实际情况进行取舍。在一种优选的实施方式中，使用CARRY作为延时模块，每级CARRY的延时一致性较好。
第一时钟管理模块21可以通过混合模式时钟管理器(Mixed Mode ClockManager,缩写为MMCM)实现。
上述逻辑装置可以执行如图5所示的方法，图5为本公开实施例一所提供的信号采样方法的流程图，如图5所示，该方法包括：
步骤210，根据采样时钟的源信号生成M个时钟信号，所述M个时钟信号与所述源信号频率相同，所述M个时钟信号的相位分布呈等差数列分布且M个时钟信号的相位分布覆盖一个时钟周期；
步骤212，对待采样信号进行延时处理，输出N个延时不同的信号；
步骤214，根据时钟信号对包括所述待采样信号在内的N+1个延时不同的信号进行采样，以得到第一采样信号；
步骤216，根据第一采样信号确定待采样信号的边沿位置。其中M和N均为大于等于2的整数。
为了便于理解，本实施例结合图2的逻辑装置的具体各模块，对上述方法进行详细的阐述，具体的，该方法包括：
步骤310，第一时钟管理模块21根据接收到的采样时钟的源信号输出M个时钟信号，所述M个时钟信号与所述源信号频率相同，所述M个时钟信号的相位分布呈等差数列分布且M个时钟信号的相位分布覆盖一个时钟周期。
步骤312，N个延时模块组成的第一延时链对待采样信号进行延时处理后，输出N个延时不同的信号。
步骤314，M个采样模块中的每个采样模块接收包括所述待采样信号在内的N+1个延时不同的信号以及时钟信号，每个采样模块根据时钟信号对接收到的N+1个延时不同的信号进行采样；
步骤316，数据处理模块24接收各个采样模块输出的采样信号，根据接收到的采样信号确定待采样信号的边沿位置。
本实施例中，一方面，第一时钟管理模块21用于输出多个与采样时钟源信号同频但相位不同的时钟信号，另一方面，由第一延时链对待采样信号进行延时。最终由采样模块，按照第一时钟管理模块21输出至每个采样模块的时钟信号所指示的频率对经过延时之后的待采样信号进行边沿采样。
针对上一段中所指的第一方面，在本实施例中以M＝4为例进行说明对第一时钟管理模块21输出的时钟信号加以说明。第一时钟管理模块21接收采样时钟的源信号S_CLK，输出与源信号频率相同的4个时钟信号，CLK-1、CLK-2、CLK-3、CLK-4。CLK-1至CLK-4的相位呈等差数列分布且M个时钟信号的相位分布覆盖一个时钟周期。
一种可选的实施方式中，各时钟信号的相位差为90度：
CLK-1的相位与S_CLK一致；
CLK-2的相位与S_CLK相差90度，即将S_CLK上升沿向右移90度；
CLK-3的相位与S_CLK相差180度，即将S_CLK上升沿向右移180度；
CLK-4的相位与S_CLK相差270度，即将S_CLK上升沿向右移270度。
当然，为了进一步的减少延时模块的数量，在另一中可选的实施方式中M也可以等于8，即第一时钟管理模块21产生8个时钟信号(CLK-11、CLK-12、CLK-21、CLK-22、CLK-31、CLK-32、CLK-41、CLK42)，各时钟信号的相位差也可以为45度:
CLK-11的相位与S_CLK一致；
CLK-12的相位与S_CLK相差45度，即将S_CLK上升沿向右移45度；
CLK-21的相位与S_CLK相差90度，即将S_CLK上升沿向右移90度；
CLK-22的相位与S_CLK相差135度，即将S_CLK上升沿向右移135度；
CLK-31的相位与S_CLK相差180度，即将S_CLK上升沿向右移180度；
CLK-32的相位与S_CLK相差225度，即将S_CLK上升沿向右移225度；
CLK-41的相位与S_CLK相差270度，即将S_CLK上升沿向右移270度；
CLK-42的相位与S_CLK相差315度，即将S_CLK上升沿向右移315度。
进一步的，如图2所示，第一时钟管理模块21输出的M个时钟信号分别一一对应输出至M个采样模块，如图2所示，第一时钟管理模块21将时钟信号CLK-1输出至采样模块23-1、时钟信号CLK-2输出至采用模块23-2……时钟信号CLK-M输出至采样模块23-M。
针对前文中所指的另一方面，是通过步骤312进行实现的。具体的，将待采样信号T输入至延时模块21-1中，延时模块21-1对信号T延时之后，一方面将该延时后的信号T(1)输出至采样模块23-1至采样模块23-M，另一方面将该延时后的信号T(1)输出至下一级延时模块21-2，下一级延时模块21-2对接收到的信号T(1)进行延时处理之后，也将延时后的信号T(2)输出至下一级延时模块21-3，并将T(2)输出至采样模块23-1至采样模块23-M……以此类推，经过N个延时模块得到N个延时不同的信号：T(1)…T(N)。同时，M个采样模块中的每个采样模块均接收到了上述N个延时信号，以及未经延时的待采样信号T。每个采样模块按照第一时钟管理模块输出的采样信号对上述N+1个延时不同的信号进行采样。
采样模块23-1对N+1个延时不同的信号进行采样得到的采样数据为：
S_0(0)、S_0(1)…S_0(N)；
采样模块23-2对N+1个延时不同的信号进行采样得到的采样数据为：
S_1(0)、S_1(1)…S_1(N)；
采样模块23-3对N+1个延时不同的信号进行采样得到的采样数据为：
S_2(0)、S_2(1)…S_2(N)；
……
采样模块23-M对N+1个延时不同的信号进行采样得到的采样数据为：S_M(0)、S_M(1)…S_M(N)。
在这里需要说明的是，为了描述方便，在步骤314中的N+1个延时不同的信号实际上包括了未经过延时的待采样信号T，即需要将真正经过延时模块进行延时处理之后的信号T(1)…T(N)以及未经过延时模块处理的待采样信号T输出至采样模块中，由此即为步骤314中所指的包括待采样信号T在内的N+1个延时不同的信号。
其中，延时模块的数量N，也可称为延时的级数，需要根据采样时钟的周期TS_CLK，每级延时模块产生的延时D，以及时钟信号的并行的数量M来确定，具体计算为N＝TS_CLK/D/M。
由此可见，在采样时钟的周期确定的情况下，本实施例所采用的采样方法，由于采用了多个同频不同相位的采样时钟信号，由此可以使得采样模块可以并行的对经过延时模块处理后的信号进行采样。在资源一定的情况下(即延时模块的数量N一定的情况下)，时钟信号的并行数量M越大，则采样时钟信号的周期TS_CLK也越大(采样时钟信号的频率越小)，由此可以在精度不变的情况下，适应更低的采样时钟频率，同时时序也会更好的收敛。从另一个角度来说，在采样时钟的周期TS_CLK确定的情况下，时钟信号的并行数量M越大，则所需要的延时模块的数量N越小。
此外，由于每级延时模块的延时做不到完全相同，因此在一种可选的实施方式中，可以根据实际情况再增加几级延时模块。
针对步骤316，采样模块23-1至23-M将采样得到的采样数据输出至数据处理模块24，由数据处理模块24确定待采样信号的边沿位置。
确定边沿的位置实际是找出本次的采样数据中是否存在边沿跳变，并且该边沿相对于采样时钟上升沿的相对位置。
一种可实现的确定边沿位置的算法就是从S_0(0)、S_0(1)…S_0(N)、S_1(0)、S_1(1)…S_M(N)的采样数据中按顺序寻找，找到第一个电平跳变的位置即认为是边沿。
在实际情况中，由于每级进位链往往做不到一样的延时，最终不同版本的采样精度会不一样；另外受温度、电压等环境因素的影响，每一级进位链、内部走线等延时都会发生变化，由此造成了输出的边沿位置和实际的位置存在误差，在本公开中该误差称为***误差。
在一种可选的实施方式中，可以对***误差进行测量，进而利用测量的***误差对该误差进行纠正，以确定待采样信号准确的边沿位置。
具体的，图6为本公开又一实施例提供的采样方法的流程图，如图6所示，数据处理模块24可以根据步骤316确定的边沿位置查找存储的校正的边沿位置与采样得到的边沿位置的映射关系，当步骤316确定的边沿位置命中该映射关系中的采样得到的边沿位置时，则输出该校正的边沿位置。
上述映射关系是如何生成的，在下述实施例中描述了一种实现方式，在此不再赘述。
实施例二
在上述实施例提供的信号采样方法的基础上，为了提高确定边沿的精度，本公开还提供一种信号采样方法，纠正在确定边沿的过程中所存在的***误差。本实施例通过时钟管理模块对误差测量信号的相位进行调整，由于调整相位的多少是可以获知的，相当于事先获知了误差测量信号的边沿位置，通过多次改变相位，生成了包括了多个改变的相位与最终采样得到的边沿位置的映射表，该映射表中相当于存储了边沿实际位置(通过改变的相位可以确定边沿的实际位置)与采样到的边沿位置的对应关系。通过该映射表，可以确定校正的边沿位置，从而可以对***误差进行校正。
图3为本公开提供的一种可以执行上述可以用于进行误差纠正的逻辑装置的结构示意图，如图3所示，该逻辑装置还包括：信号选择模块31、第二时钟管理模块32、控制模块33。
其中，控制模块33用于触发进入误差测量模式，触发条件可以为以下情况的任意一种：
当获知***上电初始化时、器件温湿度的变化满足预设阈值时、电压波动范围满足预设阈值时、满足预设的误差检测周期时。
当控制模块33确定满足上述触发条件时，控制模块33触发第二时钟管理模块32根据产生误差测量信号。在一种可替换的实施方式中，也可以采用中央处理器CentralProcessing Unit来实现控制模块33的功能。
信号选择模块31用于对待输入至进位链中的信号进行选择，若选择待采样信号，则逻辑装置进入采样模式，采样模式即信号选择模块31选择待采样信号T输入至进位链，进而执行如实施例一种所描述的对待采样信号进行采样的采样模式。若选择误差测量信号，则逻辑装置进入误差测量模式，即信号选择模块31选择误差测量信号E输入至进位链，进而执行本实施例所描述的采样过程，本实施例下面会详细描述在误差测量模式下，如何获取逻辑装置在采样过程中的***误差。
第二时钟管理模块32还用于在控制模块的控制下，改变误差测量信号的相位。其中，误差测量信号的频率E与采样时钟的频率相同。
当然，在具体实现时，在误差测量模式的情况下，第一时钟管理模块21和第二时钟管理模块32可以为同一个硬件实体，从实施的简便程度上来说，可以分别采用两个时钟管理模块(两个硬件实体)，第一时钟管理模块21用于在采样模式下工作，第二时钟管理模块32用于在误差测量模式下工作。
本实施例中以第二时钟管理模块32用于改变误差测量信号的相位、第一时钟管理模块21用于根据源信号产生多个并行的时钟信号为例进行说明。
下面，本实施例以具体的示例说明具体是如何获取***误差的。
步骤410，信号选择模块31选择误差测量信号E输入至第一延时链；
步骤412，控制模块33控制第二时钟管理模块32改变误差测量信号E的相位。
初始相位与步骤S310中的源信号S_CLK的相位一致；
步骤414，第一时钟管理模块21根据采样时钟的源信号输出M个时钟信号，所述M个时钟信号与所述源信号频率相同，所述M个时钟信号的相位分布呈等差数列分布；
步骤416，N个延时模块组成的第一延时链对误差测量信号E进行延时处理后，输出N个延时不同的信号。
步骤418，M个采样模块中的每个采样模块接收包括误差测量信号E在内的N+1个延时不同的信号以及时钟信号，每个采样模块根据时钟信号对接收到的N+1个延时不同的信号进行采样。
步骤420，数据处理模块24接收各个采样模块输出的采样信号，根据接收到的采样信号确定误差测量信号E的边沿位置P0。
步骤422，控制模块33控制误差测量信号E的初始相位与S_CLK相差90度；
重复执行步骤412-步骤420，直至记录误差测量信号的一个完整周期内不同相位所确定的边沿位置为P1、P2、P3……Pr，其中，r为正整数，r的数值由采样精度确定，例如，若采样精度f是50ps，则步骤412每次改变的相位则不能超过2πf/T1，其中，T1为采样时钟的周期。
在一种可选的实施方式中，第二时钟管理模块32调整相位的精度小于延时模块的精度，从而可以避免当第二时钟管理模块32调整一个相位，实际的边沿位置跨过了多个延时模块，造成的边沿位置无法确定的问题。
在步骤412中，通过第二时钟管理模块32对误差测量信号的相位进行调整，由于调整相位的多少是可以获知的，相当于事先获知了误差测量信号的边沿位置。
由此，可以根据上述步骤412改变的相位与最终采样得到的边沿位置生成映射表，该映射表中相当于存储了边沿实际位置(通过改变的相位可以确定边沿的实际位置)与采样到的边沿位置的对应关系。表1为存储校正的边沿位置与采样得到的边沿位置对应关系的映射表。该校正的边沿位置即可以认为是边沿的实际位置。
表1
当逻辑装置运行在采样模式情况下，可以通过查找如表1所示的映射表确定校正的边沿位置，例如，当步骤316输出的边沿位置为P3时，则通过该映射表可以确定校正的边沿位置为F3，由此数据处理模块24将该校正的边沿位置F3输出，即认为待采样信号T的真实边沿位置为F3。
上述表1的映射表可以存储到存储介质中，例如写入至随机存取存储器RAM(Random Access Memory，缩写为RAM)中。
实施例三
在实施例一和实施例二的基础上，为了达到更高的采样精度，可以通过采用多个延时链的方式实现。并联的延时链之间的延时之差不为零。在一种可选的实施方式中，在实施例一和实施例二存在一个延时链，即第一延时链22的基础上，为了描述方便，本实施例中增加的延时链称为第二延时链，第二延时链可以为多个。
第二延时链还包括一延时子模块，该延时子模块将待采样信号延时D/P后再输入到该延时链后续的延时模块中，与第一延时链配合，这样虽然每级延时模块的延时并没有变化，但是理论采样精度提高了一倍。其中，P为延时链的总数量，D为每一级延时模块的延时。
例如，若第二延时链为2个，分别记为延时链43、延时链44，即延时链的总数量为3个，则通过延时子模块43-0延时D/3输入至延时链43的后续延时模块，延时子模块44-0延时2D/3输入至延时链44后续的延时模块，从而实现各个延时链延时的差值不为零。由此实现多个延时链输出延时不同的信号。
图4为逻辑装置存在两个延时链的示意图，以延时链包括3个延时模块为例进行说明，延时链包括延时模块21-1至延时模块21-3，延时链包括延时模块53-1至延时模块53-3，延时子模块53-0。其中，延时链的延时模块53-1至延时模块53-3可以与延时链的延时模块21-1至延时模块21-3完全相同。逻辑装置中共存在两个延时链，则延时子模块53-0延时D/2之后将延时后的信号输入至延时模块53-1。图4中仅以一个采用模块为例进行示意，但应当理解的是，逻辑装置中包括多个采样模块。
上述任意实施例所提供的逻辑装置可以应用于网络设备中，例如可以应用于路由器、交换机、基站等。当然也可以在测试时，应用于示波器产品，以对时间进行测量、信号进行采集。
为了进一步的明确本公开的技术方案以及所能达到的技术效果，本公开通过下面的实施例对上述信号采样方法做进一步的说明。另外，为了更好的说明本公开，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本公开同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本公开的主旨。
在本公开所提供的实施例中，应该理解到，所揭露的装置和方法，也可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，附图中的流程图和框图显示了根据本公开的实施例的装置、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分，所述模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现方式中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的***来实现，或者可以用专用硬件与计算机指令的组合来实现。
另外，在本公开各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。
以上所述仅为本公开的较佳实施例而已，并不用以限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开保护的范围之内。
Claims (9)
1.一种信号采样方法，其特征在于，所述方法包括：
根据采样时钟的源信号生成M个时钟信号，所述M个时钟信号与所述源信号频率相同，所述M个时钟信号的相位分布呈等差数列分布且M个时钟信号的相位分布覆盖一个时钟周期；
采用延时链对待采样信号进行延时处理，输出N个延时不同的信号；
根据时钟信号对包括所述待采样信号在内的N+1个延时不同的信号进行采样，以得到采样信号；
根据采样信号确定待采样信号的边沿位置；
根据所述边沿位置查找存储的校正的边沿位置与采样得到的边沿位置的映射关系，当所述边沿位置命中所述映射关系中的采样得到的边沿位置时，则输出命中的校正的边沿位置；
其中M和N均为大于等于2的整数。
2.根据权利要求1所述的方法，其特征在于，所述延时链包括一个延时链；或者所述延时链包括多个并联的延时链，并联的延时链之间的延时之差不为零。
3.一种信号采样方法，其特征在于，所述方法包括：
步骤100，生成误差测量信号；
步骤102，改变所述误差测量信号的相位，执行步骤104至步骤110，直至改变的所述误差测量信号的相位覆盖所述误差测量信号的周期；
步骤104，根据采样时钟的源信号生成M个时钟信号，所述M个时钟信号与所述源信号频率相同，所述M个时钟信号的相位分布呈等差数列分布且M个时钟信号的相位分布覆盖一个时钟周期；
步骤106，采用延时链对误差测量信号进行延时处理，输出N个延时不同的信号；
步骤108，根据时钟信号对包括所述误差测量信号在内的N+1个延时不同的信号进行采样，以得到第一采样信号；
步骤110，根据第一采样信号确定误差测量信号的边沿位置；其中M和N均为大于等于2的整数；
步骤112，根据改变的误差测量信号的相位以及确定的误差测量信号的边沿位置，生成校正的边沿位置与采样得到的边沿位置的映射关系。
4.根据权利要求3所述的方法，其特征在于，还包括：
当接收到待采样信号时，采用延时链对待采样信号进行延时处理，输出N个延时不同的信号；
根据采样时钟的源信号生成M个时钟信号，该M个时钟信号与所述源信号频率相同，该M个时钟信号的相位分布呈等差数列分布且该M个时钟信号的相位分布覆盖一个时钟周期；
根据时钟信号对包括所述待采样信号在内的N+1个延时不同的信号进行采样，以得到第二采样信号；
根据第二采样信号确定待采样信号的边沿位置；
根据所述待采样信号的边沿位置查找所述映射关系，当所述待采样信号的边沿位置命中所述映射关系中的采样得到的边沿位置时，则输出命中的校正的边沿位置。
5.根据权利要求3或4所述的方法，其特征在于，所述延时链包括一个延时链；
或者所述延时链包括多个并联的延时链，并联的延时链之间的延时之差不为零。
6.一种逻辑装置，其特征在于，包括：时钟管理模块、延时链、采样模块以及数据处理模块；
其中，时钟管理模块，用于根据接收到的采样时钟的源信号生成M个时钟信号，所述M个时钟信号与所述源信号频率相同，所述M个时钟信号的相位分布呈等差数列分布且M个时钟信号的相位分布覆盖一个时钟周期；
N个延时模块组成的延时链用于对待采样信号或者误差测量信号进行延时处理后，输出N个延时不同的信号；
M个采样模块中的每个采样模块用于接收包括所述待采样信号或者误差测量在内的N+1个延时不同的信号以及时钟信号；
每个采样模块根据时钟信号对接收到的N+1个延时不同的信号进行采样；
数据处理模块用于接收各个采样模块输出的采样信号，根据接收到的采样信号确定待采样信号的边沿位置；
所述数据处理模块还用于根据待采样信号的边沿位置查找存储的校正的边沿位置与采样得到的边沿位置的映射关系，当待采样信号的边沿位置命中所述映射关系中的采样得到的边沿位置时，则数据处理模块输出命中的校正的边沿位置；
其中M和N均为大于等于2的整数。
7.根据权利要求6所述的逻辑装置，其特征在于，所述延时链包括一个延时链；或者所述延时链包括多个并联的延时链，并联的延时链之间的延时之差不为零。
8.根据权利要求6-7任一项所述的逻辑装置，其特征在于，还包括：控制模块、信号选择模块；
所述控制模块用于在满足触发条件时触发产生误差测量信号；
信号选择模块用于在所述控制模块的控制下，对待输入至进位链中的信号进行选择，待输入至进位链包括待采样信号或者误差测量信号；
所述时钟管理模块用于在所述控制模块的控制下，改变所述误差测量信号的相位。
9.一种网络设备，其特征在于，所述网络设备包括权利要求6-8任一项所述的逻辑装置。
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