CN101915875A - 基于fpga专用延迟单元的同周期信号相位差测量方法 - Google Patents

Abstract

本发明公开了一种相同周期信号相位差测量电路，包括128个IODELAY(Xilinx FPGA专用可编程输入输出延迟单元)，1个D触发器，128个6位计数器，1个逻辑控制电路，两路被测同周期信号：第一路周期信号CLK1，第二路周期信号CLK2。本发明提出了一种高精度测量同周期信号相位差的方法：CLK1送给IODELAY的输入端，经过IODELAY逐级延迟，输入D触发器的D端；CLK2通过FPGA的全局时钟网络输入到D触发器的CLK端和计数器的CLK端；并通过检测D触发器输出端Q值的变化，得到延迟后的CLK1和CLK2的边沿重合信息，可以根据IODELAY延迟量达到测量同周期信号相位差的目的。

Description

基于FPGA专用延迟单元的同周期信号相位差测量方法

技术领域：

本发明涉及相同周期信号相位差测量方法，即就是以Xilinx FPGA为硬件平台，以Verilog HDL和Xilinx FPGA原语为硬件描述语言的一种测量高精度相同周期信号相位差的方法。

背景技术：

在现代信号测量领域，测量一个信号的频率、周期及两路相同周期信号的相位差在工程上有着极其重要的意义。高精度相同周期信号相位差测量技术，尤其是皮秒量级的测量技术更显得极其重要。近年来，频率周期测量开始向数字化方向发展，如利用FPGA器件等等，优点在于硬件简单、适应性强而且精度高。在工程实践中，主要用于时间同步技术、卫星导航定位、激光测距、通信网的同步以及通信中角度调制信号解调等。

选用一套精确的方法对于测量相同周期信号的相位差是非常重要的。相同周期信号的相位差的测量方法主要有基于相关原理的相位差测量方法、基于相位差正交变换的相位差测量方法、基于FFT的相位差测量方法以及基于FPGA、DSP实现的相位差测量方法。前三者都是对于采样信号数值计算所得，测量误差较大。而像其他的基于脉冲填充的方法，不仅要求很高的填充脉冲信号频率，而且测量精度也不高。本发明是基于抽头延迟法，利用Xilinx FPGA的IODELAY内部的抽头线对CLK1的延迟，可以达到每个对CLK1延迟78ps。

发明内容：

本发明的目的在于提供一种高精度测量相同周期信号相位差的测量方法。即使用抽头线延迟法使第一周期信号CLK1通过IODELAY内部的抽头线延迟后，输入D触发器的数据输入端，第二周期信号CLK2通过全局时钟网络输入D触发器的时钟输入端，通过D触发器触进行边沿检测，检测变化值后，使计数器输出一个值，而后经过逻辑控制电路计算可以得到同周期信号的相位差。

本发明的优点：

1：精度高。由于IODELAY的一个抽头的延迟是78ps，因此本发明可以达到较高的分辨率可以满足大多数实验以及工程实践应用的需求。

2：测量范围广。其测量范围可以达到测量1.5MHZ以上的相同周期信号的相位差。

3：结构简单。只需要一个Xilinx FPGA芯片，节省了设备体积和成本。

4：设计方便。利用设计软件就可以迅速的对电路进行修改，开发周期短。

5：性价比高。本发明采用的是价格相对比ASIC器件低很多的FPGA器件，性价比较高。

附图说明：

附图1本发明中基于IODELAY抽头线延迟法测量相同周期信号相位差原理图

附图2本发明中相同周期信号相位差测量原理框图

附图3本发明中相同周期信号起始态与触发态(1)图

附图4本发明中相同周期信号起始态与触发态(2)图

附图5本发明中IODELAY专用可编程输入输出延迟单元图

附图6本发明中IODELAY内部结构图

附图7本发明中测量相同周期信号相位差的时序图

具体实施方式：

本发明提出了基于Xilinx FPGA的高精度相同周期信号相位差的测量方法。本发明采用的测量方法是利用IODELAY的抽头线，对CLK1进行精确延迟，并输入D触发器的D端；CLK2通过FPGA的全局时钟网络输入到D触发器的CLK端和计数器的CLK端；通过D触发器输出Q端值的变化，检测延迟后的CLK1和CLK2的边沿重合信息，触发逻辑控制电路，从而控制、计算得到同周期信号的相位差。

Xilinx Virtex-4和Virtex-5 FPGA器件在每一个IOB里都有一个可编程输入输出延迟单元IODELAY。IODELAY是一个可变的64位延迟链。使用时与IDELAYCTRL联合使用时，IODELAY可以提供一个精确地时间增量延迟，而且不受工艺、温度、电压变化的影响。每个抽头可以精确地将输入信号延迟78ps。附图5为其基本输入输出信号图，附图6为其内部结构图。

IODELAY管脚说明：

IDATAIN：数据输入端。此端口应用于对外部输入的数据进行延迟。

ODATAIN：数据输入端。此端口应用于对输出的数据进行延迟。

DATAIN：数据输入端。此端口应用于对内部输入的数据进行延迟。

DATAOUT：数据输出端。经过IODELAY延迟后的数据输出端。

T：输入端口，三态的输入控制，高电平时用于输入或者内部延迟，低电平时只可用于输出路径。

CE：输入端口，高有效，使能增加/减少延迟功能。

INC：输入端口，增加/减少抽头延迟线的数量。

C：输入端口，时钟输入，只可以在可变延迟模式下连接。

RST：输入端口，高电平有效，复位到IDELAY_VALUE/ODELAY_VALUE的指定抽头延迟线数目，如果没有指定数据，默认为0。

IDELAYCTRL管脚说明：

REFCLK：参考时钟输入信号。

RST：复位输入信号。

RDY：准备好输出信号，可表明时钟参考频率输入是否有效。

IDELAYCTRL是对单个抽头延迟值的控制模块。IDELAYCTRL模块使用一个固定频率的参考时钟为每一个抽头延迟线提供一个不受工艺，电压和温度变化影响的偏置电压，所以可以提供准确的延迟调整。如果IODELAY_TYPE属性设置为FIXED或VARIABLE，则必须在代码中例化IDELAYCTRL模块。IDELAYCTRL模块在其区域内连续标定每个延迟单元以减少随工艺、电压和温度变化的影响，该模块使用用户提供的REFCLK标定IODELAY。为了保证数据手册中指定的每一个抽头的延迟值为78ps，参考时钟的频率必须保证在200MHz。

IODELAY可以被用在组合输入通路、寄存输入通路、组合输出通路或寄存输出通路，还可以在内部资源中直接使用。IODELAY可用做IDELAY、ODELAY或组合延迟。

(1)当用作IDELAY时，T端必须被置高，数据可从管脚输入或从内部信号输入。

IDELAY三种工作方式：

1：当设置成默认(DEFAULT)时，选择零保持模式。在这种模式下使用时，不需要例化IDELAYCTRL单元。

2：当被设置成固定模式(FIXED)，选择固定延迟模式。延迟数目的值被固定成通过IOBDELAY_VALUE设置的一个固定值。这个值是预先设置好的的而且不可以被动态地改变。这种方式下必须例化IDELAYCTRL。

3：当被设置成可变模式(VARIABLE)，选择可变延迟模式。初始的延迟值由IOBDELAY_VALUE设置一个固定的值。可变的延迟数目可以通过置位CE＝1，INC＝1设置为增加模式和可以通过置位CE＝1，INC＝0设置为减小模式。增加减少的数目对于时钟信号而言是同步的，即每经过一个有效的CLK，则延迟值会加1或减1。这种方式下必须例化IDELAYCTRL。

(2)当用作ODELAY时，T端必须被置为低电平。这种方式有一种可用的操作模式，即固定输出延迟模式。在这种延迟模式下，配置时将延迟值预设置成由属性ODELAY_VABLUE确定的抽头延迟值，此值配置后不可更改。在这种模式下使用时，必须例化IDELAYCTRL单元。

(3)当用作双向延迟时，可以将IOB配置成双向模式。此时此刻，IODELAY交替延迟输入通路和输出通路上的数据。有如下两种可操作模式：

·固定IDELAY和固定ODELAY模式：在这种模式下。IDELAY和ODELAY的值都是在配置时预设置，分别由IDELAY_VABLUE和ODELAY_VABLUE属性确定，此值配置后不可更改。在这种模式下使用时，必须例化IDELAYCTRL单元。

·可变IDELAY和固定ODELAY模式：在这种模式下，只有IDELAY值可以在配置后通过操控控制信号CE和INC来动态更改。IODELAY基元中T引脚的逻辑级别动态确定模块是IDELAY模式还是ODELAY模式，当T为高电平时为IDELAY模式，当T为低电平时为ODELAY模式。当在这种模式下使用时，必须例化IDELAYCTRL单元。

本发明采用的是IODELAY在IDELAY方式下的可变延迟增模式，因此应该将IOBDELAY_TYPE设置成“VARIABLE”，INC设置为高电平，T设置为高电平。如附图2所示为相同周期信号相位差基本测量原理框图，第一周期信号CLK1和第二周期信号CLK2由外部输入，从FPGA芯片管脚进入测量***。CLK1信号直接进入IODELAY，由于CLK1信号是从外部管脚输入的，故而CLK1信号必须从IODELAY的IDATAIN管脚输入，并且DATAIN必须设置为0。而进入下一级时，输入信号是内部的输出信号，因此必须从DATAIN管脚进入IODELAY，IDATAIN和ODATAIN必须被设置成0。CLK2由全局时钟网络进入D触发器时钟信号输入端，目的是减少CLK2信号到达计数器时钟端和D触发器时钟端的延迟和抖动。

同周期信号的相位差测量过程包括四个阶段，如下所述：

第一阶段：***初始化

将测量***全部复位：所有IODELAY复位，所有计数器清零，D触发器输出初始化为低电平。IODELAY工作在IDELAY方式下的可变延迟增模式，则IOBDELAY_TYPE设置成“VARIABLE”，INC＝1，T＝1。

第二阶段：信号延迟阶段

如附图7所示，当有一定相位差的第一周期信号CLK1和第二周期信号CLK2输入后，通过逻辑控制电路使IODELAY(1)的CE＝1。IODELAY(1)在CE＝1时，开始在CLK2驱动下对延迟值在每一个时钟周期加1，而计数器(1)也在同样的时钟信号CLK2下对计数器加1。因此延迟值的增加与计数器计数值的增加是同步的，有多少个延迟抽头就会计多少个数。

第三阶段：触发停止阶段

CLK1进入IODELAY(1)进行可变延迟，CLK2进入全局时钟网络进入D触发器和计数器的时钟端。当计数器值(1)记满时(抽头数＝63)，且Q输出的值未出现由高变低的情况时，此时，计数器(1)会使逻辑控制电路触发下一级的IODELAY(2)的CE＝1，并控制下一计数器(2)开始进行计数，同时使IODELAY(1)的CE＝0，使延迟值保持在63。这样，就可以继续对CLK1信号进行63个抽头以后的延迟。以此类推，若相位差很大，可以将CLK1信号逐级进行每级0-63的抽头精确延迟，并记下经过几级的延迟，直到D触发器的输出值Q由高变低为止。

这样的触发有两种情况：第一种是CLK2上升沿在CLK1的低电平，如附图3所示。这种情况下，要测量周期信号的相位差，则直到Q输出由高电平变为低电平为止。第二种是CLK2上升沿在CLK1的高电平，如附图4所示：此时由于D触发器初始值是0，故而会变高，之后当在D触发器的Q值出现由高变低的情况时，表明测量结束。

第四阶段：结束测量阶段

如附图7所示，当检测到D触发器的Q端输出由高变为低电平时，逻辑控制电路使这一级IODELAY的CE＝0，停止增加延迟值，与此同时控制这一级的计数器停止计数并保持计数结果M。逻辑控制电路内部存储着经过多少级才使D触发器出现由高变低的值N。则在不考虑FPGA内部信号延迟情况下，相同周期信号之间相位差ΔT为：

                ΔT＝(N-1)×63×78+M×78(ps)。

而实际上，***存在FPGA内部的信号延迟。分析表明，信号CLK1通过一个IODELAY器件、除抽头线延迟之外的固定延迟为1.338ns，同时IODELAY之间也会存在延迟，设CLK1从FPGA器件管脚到D触发器的D端的信号延迟为A。CLK2虽然进入全局时钟网络，但是到D触发器的时钟端之间也会存在信号延迟，设为B。A和B为测量***的***误差，通过***自校可以得到得到A-B的准确值，因此在测量结束后只需对测量结果进行修正即可得到正确的相位差，并且不会影响测量分辨率。修正后的测量相位差ΔT为：

                ΔT＝(N-1)×63×78+M×78+(A-B)(ps)。

综上所述：本发明公开了一种新颖的相同周期信号的测量方法，克服了原有测量相同周期信号测量分辨率大的不足。IODELAY抽头线延迟时间决定了相同周期信号相位差的测量精度。本发明中的延迟单元采用的是Xilinx Virtex-5FPGA中的IODELAY，每个抽头可以精准延迟78ps，且不受外界条件的影响，测量非常稳定。

Claims (4)

1.一种相同周期信号相位差的测量方法，其特征在于包括128个IODELAY专用可编程输入输出延迟单元，128个6位计数器，1个D触发器，两路相同周期信号：第一路周期信号CLK1，第二路周期信号CLK2；

所述的128个IODELAY作为CLK1的延迟器件，每个能够实现0-63个抽头延迟；

所述128个6位计数器存储相关IODELAY的抽头延迟值，并通过逻辑控制电路计算，能够得到相同周期信号的相位差；

所述D触发器用于检测CLK1与CLK2的边沿重合；

所述两个相位差为ΔT的同周期信号CLK1与CLK2输入测量***，CLK1经过IODELAY的逐级延迟，送入D触发器的数据端，CLK2经过全局时钟网络直接输入D触发器的CLK端和计数器的CLK端，当D触发器检测到CLK1与CLK2相重合时，输出值Q触发逻辑控制电路，并控制计数器记录下延迟的级数N和目前延迟的抽头数M，那么同周期信号相位差ΔT＝(N-1)×63×78+M×78。

2.如权利要求1所述测量方法，是一种基于Xilinx FPGA的相同周期信号相位差测量方法，其特征在于使用抽头线延迟法：即通过对第一周期信号CLK1经过IODELAY内部抽头，实现精确延迟，并实现与第二触发信号CLK2的边沿对齐，D触发器实现对CLK1与CLK2信号的边沿检测。

3.如权利要求1所述测量方法，是一种基于Xilinx FPGA的相同周期信号相位差测量方法，其特征在于CLK1输入IODELAY专用可编程抽头输入输出延迟基本单元，IODELAY的每一个抽头能精确对信号CLK1延迟78ps。

4.如权利要求1所述测量方法，是一种基于Xilinx FPGA的相同周期信号相位差测量方法，其特征在于CLK1经过每个IODELAY时，均能够进行0-63个抽头延迟，共有128个IODELAY，因此能够实现频率为1.5MHz～500MHz的周期信号相位差的测量，适合高精度测量高频信号的相位差。

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