CN104241386A - 具有低特征导通电阻的功率mosfet器件及其制造方法 - Google Patents
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Abstract
本发明涉及一种具有低特征导通电阻的功率MOSFET及其制造方法，其元件区包括第一沟槽及第二沟槽；第一沟槽与第二沟槽交替相邻设置，第二沟槽在第一导电类型漂移层内的深度不超过第一沟槽在第一导电类型漂移层内的深度；在覆盖有绝缘氧化层的第一沟槽内填充有第一导电多晶硅；在覆盖有绝缘栅氧化层的第二沟槽内填充有第二导电多晶硅；在第二沟槽槽口外的两侧设置第一导电类型注入区；第二沟槽的槽口上覆盖有绝缘介质层；第一主面金属层同时与第一主面下方的第一导电类型注入区以及第二导电类型阱层电连接。本发明导通电阻低，栅极充电电荷（Qg）小，制造工艺简单并且器件具有高可靠性。
Description
技术领域
本发明涉及一种功率MOSFET及其制造方法，尤其是一种具有低特征导通电阻的功率MOSFET及其制造方法，属于功率半导体器件的技术领域。
背景技术
特征导通电阻（Rsp）是评价MOSFET器件电流导通能力的最重要的指标之一，通常特征导通电阻与栅极充电电荷（Qg）或栅漏电极充电电荷（Qgd）的乘积（即Rsp*Qg或Rsp*Qgd）作为器件的品质因子（FOM），品质因子成为判断一款MOSFET产品综合性能最直接最重要的技术指标，FOM越小，代表器件工作的功率损耗越低。
对于500V至900V的中高压MOSFET器件，使用超结技术（Super Junction）可以有效地降低器件的特征导通电阻，其原理是在器件耐压的漂移区内设置了与漂移区相反掺杂类型的柱形区，从而与漂移区形成了能够水平耗尽耐压的P-N柱对，这样就可以大大降低漂移区的电阻率来实现在获得相同耐压水平的条件下降低器件的特征导通电阻。超结功率MOSFET器件目前已成为500V-900V电压段的主要器件品种。
对于200V以内的中低压MOSFET器件，尤其是20V至100V的低压MOSFET器件，由于器件的沟道电阻占总的导通电阻的比重相较于中高压MOSFET器件有了明显的增加，因此，传统降低器件特征导通电阻的方法主要是围绕如何增加器件元胞密度（Cell Density）来展开的，有报道目前最小的单个元胞pitch尺寸为0.6μm，然而增加元胞密度虽然可以降低特征导通电阻，但是同时也会大大增加器件的栅源充电电荷（Qgs）和栅漏充电电荷（Qgd），不利于产品在高频领域内的应用，如同步整流。
近些年来，一种新的技术在中低压MOSFET器件领域得到了验证与推广，该技术使用沟槽结构的元胞，并且在元胞沟槽内设置了两部分导电多晶硅，两部分导电多晶硅分别连接器件的栅极金属与源极金属，并且之间由绝缘氧化层所隔离，连接栅极的导电多晶硅位于沟槽内上部，其与沟槽侧壁之间为绝缘栅氧化层，用于形成器件的沟道，连接源极的导电多晶硅位于沟槽内下部，其与沟槽侧壁和底部之间是较厚的绝缘氧化层，在器件耐压工作时，其用于在漂移区内耦合电荷，耦合的电荷与漂移区内相反类型的掺杂杂质耗尽来支持耐压，类似于超结MOSFET器件，这种结构的MOSFET器件可以将漂移区的电阻率大大降低，从而在获得相同耐压水平的条件下降低器件的特征导通电阻，在沟槽内，连接源极的导电多晶硅可以完全位于沟槽内下部，也可以部分位于沟槽内下部，如图1和图2所示。除此以外，该结构由于沟槽内下部填充的是连接源极的导电多晶硅，使得栅极导电多晶硅与连接漏极的漂移区之间的交叠区面积明显减少，因此，MOSFET器件的Qgd也比普通沟槽MOSFET器件的Qgd要小很多。
然而，虽然这种低压MOSFET器件的结构可以有效的降低器件的Rsp和Qgd，但仍然存在以下缺点：
1、由于在元胞沟槽内同时设置了分别连接栅极和源极的导电多晶硅，并且之间由一层绝缘氧化层所间隔，因此，该结构器件又引入了这部分的栅源电容（Cgs），增加了器件的栅源充电电荷（Qgs），不利于降低器件的驱动损耗和开关损耗。
2、由于在元胞沟槽内连接栅极的导电多晶硅与连接源极的导电多晶硅是通过一层绝缘氧化层所隔离，因此，隔离的可靠性就必须考虑，而在实际的制造过程中，这两部分导电多晶硅都是需要经过多晶刻蚀的，刻蚀后的多晶硅形貌很难做到平滑整齐，通常都会存在一些尖角或“V”型浅槽，所以，绝缘氧化层生长以后也很难实现均匀平整的厚度，这就为日后的可靠性带来了巨大的隐患，事实证明，该问题已成为这类结构的主要风险点之一。
3、由于要在同一个沟槽内形成相互隔离的两部分导电多晶硅，因此，沟槽刻蚀、厚氧化层生长及腐蚀、多晶硅的淀积与刻蚀等工艺步骤之间经常会彼此制约工艺窗口，从而大大增加了工艺的复杂度，不但降低了产品的可靠性，同时也增加了制造成本。
4、由于连接源极的导电多晶硅位于沟槽的下半部分，且需要将这部分导电多晶硅设法引出与源极相连，因此，该结构也增加了器件的设计难度和窗口，也会一定程度增加器件的芯片面积和制造复杂度。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种具有低特征导通电阻的功率MOSFET器件及其制造方法，其导通电阻低，栅极充电电荷（Qg）小，制造工艺简单并且器件具有高可靠性。
按照本发明提供的技术方案，所述具有低特征导通电阻的功率MOSFET器件，在所述MOSFET器件的俯视平面上，包括位于半导体基板的元件区和终端保护区，所述元件区位于半导体基板的中心区，终端保护区环绕包围元件区；在所述MOSFET器件的截面上，半导体基板具有第一主面以及与所述第一主面相对应的第二主面，第一主面与第二主面间包括第一导电类型漂移层以及位于所述第一导电类型漂移层下方的第一导电类型衬底层，第一导电类型衬底层与第一导电类型漂移层邻接，第一导电类型漂移层的表面形成第一主面，第一导电类型衬底的表面形成第二主面；在第一导电类型漂移层内的上部设置第二导电类型阱层；其创新在于：
在所述MOSFET器件的截面上，所述元件区包括第一沟槽及第二沟槽；第一沟槽与第二沟槽交替相邻设置，第二沟槽在第一导电类型漂移层内的深度不超过第一沟槽在第一导电类型漂移层内的深度；
在所述MOSFET器件的截面上，第一沟槽由半导体基板的第一主面垂直向下延伸，深度至第二导电类型阱层下方的第一导电类型漂移层内；第一沟槽的内壁上生长覆盖有绝缘氧化层，在所述覆盖有绝缘氧化层的第一沟槽内填充有第一导电多晶硅；
在所述MOSFET器件的截面上，第二沟槽有半导体基板的第一主面垂直向下延伸，深度至第二导电类型阱层下方的第一导电类型漂移层内；第二沟槽的内壁上生长覆盖有绝缘栅氧化层，在覆盖有绝缘栅氧化层的第二沟槽内填充有第二导电多晶硅；在第二沟槽槽口外的两侧设置第一导电类型注入区，第一导电类型注入区与第二沟槽的外壁相接触；第二沟槽的槽口上覆盖有绝缘介质层；
在所述MOSFET器件的截面上，半导体基板的第一主面上设置有第一主面金属层，所述第一主面金属层与第一沟槽内填充的第一导电多晶硅电连接，第一主面金属层通过绝缘介质层与第二沟槽内填充的第二导电多晶硅隔离，第一主面金属层同时与第一主面下方的第一导电类型注入区以及第二导电类型阱层电连接。
在所述MOSFET器件的截面上，所述第一沟槽的槽口宽度大于第二沟槽的槽口宽度；两个相邻第一沟槽之间的距离不大于两个相邻第二沟槽之间的距离。
所述第一沟槽内的绝缘氧化层的厚度大于第二沟槽内绝缘栅氧化层的厚度。
所述半导体基板的第二主面上覆盖有第二主面金属层，第二主面金属层与第一导电类型衬底层电连接。
一种具有低特征导通电阻的功率MOSFET器件的制造方法，所述功率MOSFET器件的制造方法包括如下步骤：
a、提供具有两个相对主面的第一导电类型半导体基板，所述主面包括第一主面以及与所述第一主面相对应的第二主面，第一主面与第二主面间包括第一导电类型衬底以及位于所述第一导电类型衬底上方的第一导电类型漂移层；
b、在上述半导体基板的第一主面上设置第一硬掩膜层，选择性地掩蔽和刻蚀所述第一硬掩膜层，以在半导体基板的第一主面上方形成用于刻蚀得到第一沟槽的第一硬掩膜层窗口；
c、利用上述第一硬掩膜层窗口，通过各向异性干法刻蚀半导体基板的第一主面，以在半导体基板内得到所需的第一沟槽，所述第一沟槽从半导体基板的第一主面垂直向下延伸，且第一沟槽的深度不超过第一导电类型漂移层的厚度；
d、去除上述半导体基板上的第一硬掩膜层，并在半导体基板的第一主面上设置第一绝缘氧化层体，所述第一绝缘氧化层体覆盖半导体基板的第一主面，且第一绝缘氧化层体覆盖第一沟槽的内壁；
e、在上述半导体基板的第一主面上设置第一导电多晶硅层，所述第一导电多晶硅层填充在第一沟槽内并覆盖在第一主面的第一绝缘氧化层体上；
f、去除上述半导体基板第一主面上的第一导电多晶硅层，以得到位于第一沟槽内的第一导电多晶硅；
g、去除上述半导体基板第一主面上的第一绝缘氧化层体，以得到位于第一沟槽内的绝缘氧化层；
h、在上述半导体基板的第一主面上设置第二硬掩膜层，选择性地掩蔽和刻蚀所述第二硬掩膜层，以在半导体基板的第一主面上方形成用于刻蚀得到第二沟槽的第二硬掩膜层窗口；
i、利用第二硬掩膜层窗口，通过各向异性干法刻蚀半导体基板的第一主面，以在半导体基板内得到所需的第二沟槽，所述第二沟槽从半导体基板的第一主面垂直向下延伸，且第二沟槽的深度不超过第一沟槽的深度；
j、去除上述第一主面上的第二硬掩膜层，并在半导体基板的第一主面上设置第二绝缘氧化层体，所述绝缘氧化层体覆盖在半导体基板的第一主面，并覆盖在第二沟槽的内壁；
k、在上述半导体基板的第一主面上设置第二导电多晶硅层，所述第二导电多晶硅层覆盖在第二绝缘氧化层体并填充在第二沟槽内；
l、去除上述半导体基板第一主面上方的第二导电多晶硅层，以得到位于第二导电多晶硅；
m、在上述半导体基板的第一主面上，自对准离子注入第二导电类型杂质离子，并通过高温推结形成位于第一导电类型漂移层上部的第二导电类型阱层，所述第二导电类型阱层在第一导电类型漂移层的深度小于第二沟槽的深度；
n、在上述半导体基板的第一主面上，进行源区光刻，并注入高浓度的第一导电类型杂质离子，并通过高温推结形成第一导电类型注入区，所述第一导电类型注入区位于第二沟槽槽口的外侧，第一导电类型注入区与第二沟槽的外壁相接触；
o、在上述半导体基板的第一主面上设置绝缘介质层体，并选择性地刻蚀所述绝缘介质层体，以得到覆盖第二沟槽槽口的绝缘介质层；同时去除半导体基板第一主面上的第二绝缘氧化层体，得到位于第二沟槽内的绝缘栅氧化层，所述绝缘栅氧化层位于第二导电多晶硅与第二沟槽的内壁间；
p、在上述半导体基板的第一主面上淀积第一主面金属层，所述第一主面金属层同时与第二导电类型阱层、第一导电类型注入区以及第一沟槽内的第一导电多晶硅电连接；
q、在半导体基板的第二主面上淀积第二主面金属层，第二主面金属层与第一导电类型衬底层电连接。
所述绝缘氧化层的厚度为1000à~10000à。
所述绝缘栅氧化层的厚度为100à~150à。
所述第一硬掩膜层、第二硬掩膜层为LPTEOS、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅。
所述绝缘介质层为硅玻璃（USG）、硼磷硅玻璃（BPSG）或磷硅玻璃（PSG）。
所述第一沟槽的槽口宽度大于第二沟槽的槽口宽度；两个相邻第一沟槽之间的距离不大于两个相邻第二沟槽之间的距离。
所述“第一导电类型”和“第二导电类型”两者中，对于N型MOSFET器件，第一导电类型指N型，第二导电类型为P型；对于P型MOSFET器件，第一导电类型与第二导电类型所指的类型与N型半导体器件正好相反。
本发明的优点：
1、在元件区，包括第一沟槽和第二沟槽，其中第二沟槽包含绝缘栅氧化层和连接栅电极的第二导电多晶硅，第二沟槽的作用是在器件导通工作时形成导电沟道，其中第一沟槽包含较厚的绝缘氧化层和连接源电极的第一导电多晶硅，第一沟槽的作用是在器件耐压工作时，在漂移层内耦合出与漂移层掺杂类型相反的载流子从而与漂移层耗尽耐压。对比原有结构中将两部分导电多晶硅设置在一个沟槽内，通过设置第一沟槽和第二沟槽，这样避免了原有结构中两部分导电多晶硅交叠的部分，从而消除了这部分结构所形成的栅源电容（Cgs），有效地降低了器件的开关损耗和驱动损耗。
2、避免两部分多晶硅在同一个沟槽内还解决了原有结构中两部分多晶硅之间的绝缘隔离问题，大大增加了器件的栅氧耐压质量和器件整体的可靠性，使得产品在进行栅氧生长工艺、多晶硅淀积工艺以及多晶硅刻蚀工艺时的工艺窗口更大，明显的降低了制造难度和成本。
3、只有第二沟槽槽口覆盖有绝缘介质层，因此当元件区第一主面上方淀积覆盖金属层时，该金属层可直接与第一沟槽内的第一导电多晶硅电性连接，而不需要通过其他途径来特别引出第一导电多晶硅，这样可以降低设计版图时的难度并且增加制造时的工艺窗口，更加利于产品的大生产。
附图说明
图1为现有沟槽型功率MOSFET器件的一种实施结构示意图。
图2为现有沟槽型功率MOSFET器件的另一种实施结构示意图。
图3为本发明功率MOSFET器件的俯视图。
图4为本发明功率MOSFET元件区的剖面图。
图5~图19为本发明功率MOSFET器件具体实施工艺步骤剖视图，其中
图5为得到第一硬掩膜层窗口后的剖视图。
图6为得到第一沟槽后的剖视图。
图7为得到第一绝缘氧化层体后的剖视图。
图8为得到第一多晶硅层后的剖视图。
图9为得到第一多晶硅后的剖视图。
图10为得到绝缘氧化层后的剖视图。
图11为得到第二硬掩膜层窗口后的剖视图。
图12为得到第二沟槽后的剖视图。
图13为得到第二多晶硅层后的剖视图。
图14为得到绝缘栅氧化层以及第二多晶硅层后的剖视图。
图15为得到第二导电类型阱区后的剖视图。
图16为得到第一导电类型注入区后的剖视图。
图17为得到绝缘介质层后的剖视图。
图18为得到第一主面金属层后的剖视图。
图19为得到第二主面金属层后的剖视图。
附图标记说明：1-元件区、2-终端保护区、3-N型漂移层、4-N+衬底层、5-第二主面金属层、6-P型阱层、7-第一沟槽、8-第二沟槽、9-绝缘氧化层、10-第一导电多晶硅、11-绝缘栅氧化层、12-第二导电多晶硅、13-N+注入区、14-绝缘介质层、15-第一主面金属层、16-第一硬掩膜层、17-第一硬掩膜层窗口、18-第一绝缘氧化层体、19-第一多晶硅体、20-第二硬掩膜层、21-第二硬掩膜层窗口、22-第二导电多晶硅层、100-N型漂移区、101-N+衬底区、102-沟槽绝缘氧化层、103-沟槽多晶硅、104-P型阱区、105-N+元胞注入区、106-沟槽绝缘介质层、107-源极金属、108-源电极、109-栅电极以及110-漏电极。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
如图1所示：为现有具有低特征导通电阻的沟槽型功率MOSFET器件的实施结构图，其中，在功率MOSFET器件的截面上，功率MOSFET器件的元件区采用沟槽结构，元胞沟槽位于N型漂移区100内，元胞沟槽的深度小于N型漂移区100的厚度，N型漂移区100与N+衬底区101邻接。在N型漂移区100内的上部设置P型阱区104，所述P型阱区104贯穿N型漂移区100。在元胞沟槽内设置有沟槽绝缘氧化层102以及沟槽多晶硅103，在元胞沟槽槽口的外侧设置N+元胞注入区105，N+元胞注入区105位于P型阱区104内，且N+元胞注入区105与元胞沟槽的外壁相接触。元胞沟槽的槽口设置沟槽绝缘介质层106，绝缘介质层106覆盖元胞沟槽的槽口且覆盖在元胞沟槽两侧部分的N+元胞注入区105上。在N型漂移区100的上方设置源极金属107，所述源极金属107与P型阱区104、N+元胞注入区105电连接。元胞沟槽内一部分的沟槽多晶硅103通过与源极金属103的电连接能够形成源电极108，元胞沟槽内的另一部分沟槽多晶硅103能形成栅电极109，在N+衬底区101上能形成漏电极110。元胞沟槽内用于形成源电极108的导电多晶硅与用于形成栅电极109的导电多晶硅之间通过沟槽绝缘氧化层绝缘隔离。
图2中的结构与图1类似，仅仅在于元胞沟槽内用于形成源电极108的导电多晶硅与用于形成栅电极109的导电多晶硅之间的位置不同。图1和图2实施结构的功率MOSFET存在的缺点如上述所述，此处不再赘述。
如图3、图4和图19所示，为了使得功率MOSFET器件的导通电阻低，栅极充电电荷（Qg）小，制造工艺简单并且器件具有高可靠性，以N型功率MOSFET器件为例，本发明在所述MOSFET器件的俯视平面上，包括位于半导体基板的元件区1和终端保护区2，所述元件区1位于半导体基板的中心区，终端保护区2环绕包围元件区1；在所述MOSFET器件的截面上，半导体基板具有第一主面以及与所述第一主面相对应的第二主面，第一主面与第二主面间包括N型漂移层3以及位于所述N型漂移层3下方的N型衬底层4，N型衬底层4与N型漂移层3邻接，N型漂移层3的表面形成第一主面，N型衬底4的表面形成第二主面；在N漂移层3内的上部设置P型阱层6；
在所述MOSFET器件的截面上，所述元件区1包括第一沟槽7及第二沟槽8；第一沟槽7与第二沟槽8交替相邻设置，第二沟槽8在N型漂移层3内的深度不超过第一沟槽7在N型漂移层3内的深度；
在所述MOSFET器件的截面上，第一沟槽7由半导体基板的第一主面垂直向下延伸，深度至P型阱层6下方的N型漂移层3内；第一沟槽7的内壁上生长覆盖有绝缘氧化层9，在所述覆盖有绝缘氧化层9的第一沟槽7内填充有第一导电多晶硅10；
在所述MOSFET器件的截面上，第二沟槽8有半导体基板的第一主面垂直向下延伸，深度至P型阱层6下方的N型漂移层3内；第二沟槽8的内壁上生长覆盖有绝缘栅氧化层11，在覆盖有绝缘栅氧化层11的第二沟槽8内填充有第二导电多晶硅12；在第二沟槽8槽口外的两侧设置N+型注入区13，N+注入区13与第二沟槽8的外壁相接触；第二沟槽8的槽口上覆盖有绝缘介质层14；
在所述MOSFET器件的截面上，半导体基板的第一主面上设置有第一主面金属层15，所述第一主面金属层15与第一沟槽7内填充的第一导电多晶硅10电连接，第一主面金属层15通过绝缘介质层14与第二沟槽8内填充的第二导电多晶硅12隔离，第一主面金属层15同时与第一主面下方的N+注入区13以P型阱层6电连接。
具体地，终端保护区可以采用现有常用的结构，只要能实现有效地保护即可。第二沟槽8在N型漂移层3内的深度不超过第一沟槽7在N型漂移区3内的深度是指，第二沟槽8在N型漂移层3内的深度小于或等于第一沟槽7在N型漂移区3内的深度。第一沟槽7、第二沟槽8均穿过P型阱层6，第一沟槽7的槽底与第二沟槽8的槽底均位于P型阱层6的下方，P型阱层6贯穿位于元件区1内的N型漂移区3。
在所述MOSFET器件的截面上，所述第一沟槽7的槽口宽度大于第二沟槽8的槽口宽度；两个相邻第一沟槽7之间的距离不大于两个相邻第二沟槽8之间的距离。两个相邻第一沟槽7之间的距离小于或等于两个相邻第二沟槽8之间的距离。
所述第一沟槽7内的绝缘氧化层9的厚度大于第二沟槽8内绝缘栅氧化层11的厚度。所述半导体基板的第二主面上覆盖有第二主面金属层5，第二主面金属层5与N型衬底层4电连接。
如图5~图19所示，上述具有低特征导通电阻的功率MOSFET器件可以通过下述工艺制备得到，所述制造方法包括如下步骤：
a、提供具有两个相对主面的N型半导体基板，所述主面包括第一主面以及与所述第一主面相对应的第二主面，第一主面与第二主面间包括N型衬底层4以及位于所述N型衬底层4上方的N型漂移层3；
半导体基板的材料可以采用硅，也可以为其他的半导体材料。N型漂移层3的表面用于形成半导体基板的第一主面，N型衬底层4的表面用于形成半导体基板的第二主面，第一主面与第二主面呈相对分布。
b、在上述半导体基板的第一主面上设置第一硬掩膜层16，选择性地掩蔽和刻蚀所述第一硬掩膜层16，以在半导体基板的第一主面上方形成用于刻蚀得到第一沟槽7的第一硬掩膜层窗口17；
如图5所示，所述第一硬掩膜层16为LPTEOS、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅。第一硬掩膜层窗口17贯通第一硬掩膜层16，通过第一硬掩膜层窗口17能使得半导体基板的第一主面暴露，第一硬掩膜层窗口17外的第一硬掩膜层16覆盖在半导体基板的第一主面上，能对所覆盖的第一主面进行遮挡保护。
c、利用上述第一硬掩膜层窗口17，通过各向异性干法刻蚀半导体基板的第一主面，以在半导体基板内得到所需的第一沟槽7，所述第一沟槽7从半导体基板的第一主面垂直向下延伸，且第一沟槽7的深度不超过N型漂移层3的厚度；
如图6所示，由于与第一硬掩膜层窗口17相对应的第一主面被暴露，利用各向异性干法刻蚀半导体基板的第一主面后，能够得到第一沟槽7，第一沟槽7的槽口宽度与第一硬掩膜层窗口17相对应，第一沟槽7的深度可以根据需要进行选择，但第一沟槽7的深度不能超过N型漂移层3，即第一沟槽7的槽底要位于N型漂移区3内。
d、去除上述半导体基板上的第一硬掩膜层16，并在半导体基板的第一主面上设置第一绝缘氧化层体18，所述第一绝缘氧化层体18覆盖半导体基板的第一主面，且第一绝缘氧化层体18覆盖第一沟槽7的内壁；
如图7所示，利用现有常用的半导体工艺对第一硬掩膜层16进行刻蚀与去除，在去除第一硬掩膜层16后，在半导体基板的第一主面上生长第一绝缘氧化层体18，第一绝缘氧化层体18一般可以为二氧化硅，第一绝缘氧化层体18的厚度为1000à~10000à。第一绝缘氧化层体18会同时生长覆盖在第一主面与第一沟槽7的内壁上，位于第一沟槽7内壁上的第一绝缘氧化层体18能够用于形成所需的绝缘氧化层9。
e、在上述半导体基板的第一主面上设置第一导电多晶硅层19，所述第一导电多晶硅层19填充在第一沟槽7内并覆盖在第一主面的第一绝缘氧化层体18上；
如图8所示，由于第一绝缘氧化层体18的存在，在淀积填充导电多晶硅时，势必会在第一主面的第一绝缘氧化层体18以及第一沟槽7内均得到第一导电多晶硅层19，通过第一导电多晶硅层19能够用于形成第一导电多晶硅10。
f、去除上述半导体基板第一主面上的第一导电多晶硅层19，以得到位于第一沟槽7内的第一导电多晶硅10；
如图9所示，采用干法刻蚀去除上述第一绝缘氧化层体18上的第一导电多晶硅层19，保留位于第一沟槽7内的导电多晶硅，得到位于第一沟槽7内的第一导电多晶硅10。
g、去除上述半导体基板第一主面上的第一绝缘氧化层体18，以得到位于第一沟槽7内的绝缘氧化层9；
如图10所示，采用湿法腐蚀或干法刻蚀去除第一主面上的第一绝缘氧化层体18，同时保留位于第一沟槽7内壁上的第一绝缘氧化层18，得到覆盖第一沟槽7内壁的绝缘氧化层9，绝缘氧化层9的厚度与第一绝缘氧化层18的厚度一致。
h、在上述半导体基板的第一主面上设置第二硬掩膜层20，选择性地掩蔽和刻蚀所述第二硬掩膜层20，以在半导体基板的第一主面上方形成用于刻蚀得到第二沟槽8的第二硬掩膜层窗口21；
如图11所示，第二硬掩膜层窗口21贯通第二硬掩膜层20，第二硬掩膜层20的材料选择与第一硬掩膜层16可以一致，通过第二硬掩膜层窗口21能够使得第一主面相对应的区域暴露。
i、利用第二硬掩膜层窗口21，通过各向异性干法刻蚀半导体基板的第一主面，以在半导体基板内得到所需的第二沟槽8，所述第二沟槽8从半导体基板的第一主面垂直向下延伸，且第二沟槽8的深度不超过第一沟槽7的深度；
如图12所示，第二沟槽8槽口的宽度与第二硬掩膜层窗口21相对应一致，第二沟槽8的深度不超过第一沟槽7，即第二沟槽8的槽底位于第一沟槽7槽底的上方，或第二沟槽8的槽底与第一沟槽7的槽底位于同一水平面上。在截面上，第一沟槽7与第二沟槽8间交替分布。
j、去除上述第一主面上的第二硬掩膜层20，并在半导体基板的第一主面上设置第二绝缘氧化层体，所述第二绝缘氧化层体覆盖在半导体基板的第一主面，并覆盖在第二沟槽8的内壁；
去除第二硬掩膜层20的方法与去除第一硬掩膜层16的方法相一致，第二绝缘氧化层体一般也为二氧化碳层，第二绝缘氧化层体主要用于形成绝缘栅氧化层11。在形成第二绝缘氧化层体后，第二绝缘氧化层体会覆盖第一主面、第一导电多晶硅10、绝缘氧化层9以及第二沟槽8的内壁。
k、在上述半导体基板的第一主面上设置第二导电多晶硅层22，所述第二导电多晶硅层22覆盖在第二绝缘氧化层体并填充在第二沟槽8内；
如图13所示，通过第二导电多晶硅层22主要用于在第二沟槽8内形成第二导电多晶硅12；在半导体基板的第一主面淀积填充第二导电多晶硅层22后，第二导电多晶硅层22会覆盖在第二绝缘氧化层体上，并将第二沟槽8填充满。
l、去除上述半导体基板第一主面上方的第二导电多晶硅层22，以得到位于第二导电多晶硅12；
如图14所示，去除第二绝缘氧化层体上的第二导电多晶硅层22，保留位于第二沟槽8内的导电多晶硅，从而得到位于第二沟槽8内的第二导电多晶硅12。
m、在上述半导体基板的第一主面上，自对准离子注入P型杂质离子，并通过高温推结形成位于N型漂移层3上部的P型阱层6，所述P型阱层6在N型漂移层3的深度小于第二沟槽8的深度；
如图15所示，P型阱层6在N型漂移层3的深度小于第二沟槽8的深度，即保证P型阱层6位于第二沟槽8槽底的上方，也即能保证P型阱层6位于第一沟槽7槽底的上方。当形成P型阱层6后，P型阱层6贯穿N型漂移层3，在截面上，第一沟槽7与第二沟槽8均要穿过P型阱层6。本发明实施例中，高温推结的温度一般为900℃~1200℃。
n、在上述半导体基板的第一主面上，进行源区光刻，并注入高浓度的N型杂质离子，并通过高温推结形成N+注入区13，所述N+注入区13位于第二沟槽8槽口的外侧，N+注入区13与第二沟槽8的外壁相接触；
如图16所示，N+注入区13的浓度要高于N型漂移层3的浓度，N+注入区13位于P型阱层6内，N+注入区13也从第一主面垂直向下延伸，且小于P型阱层6的厚度，N+注入区13只与第二沟槽8的外壁相接触。本发明实施例中，离子注入浓度一般在5E14-1E16，温度一般在800℃-1100℃。
o、在上述半导体基板的第一主面上设置绝缘介质层体，并选择性地刻蚀所述绝缘介质层体，以得到覆盖第二沟槽8槽口的绝缘介质层14；同时去除半导体基板第一主面上的第二绝缘氧化层体，得到位于第二沟槽8内的绝缘栅氧化层11，所述绝缘栅氧化层11位于第二导电多晶硅12与第二沟槽8的内壁间；
如图17所示，具体地，所述绝缘栅氧化层的厚度为100à~150à。所述绝缘介质层为硅玻璃（USG）、硼磷硅玻璃（BPSG）或磷硅玻璃（PSG）。在第一主面上淀积绝缘介质层体主要用于形成绝缘介质层14。在对绝缘介质层体进选择性地刻蚀时，保留第二槽口8上方以及槽口两侧附近的绝缘介质层体，在去除绝缘介质层体时能形成接触孔，并且在刻蚀绝缘介质层体的同时能去除第一沟槽7内覆盖第一导电多晶硅10顶部的第二绝缘氧化层体。形成的绝缘介质层14会覆盖部分的N+注入区13。在具体实施时，第二绝缘氧化层体也可以在去除第二导电多晶硅层22后进行去除，具体工艺可以根据需要进行选择，此处不再赘述。
p、在上述半导体基板的第一主面上淀积第一主面金属层15，所述第一主面金属层15同时与P型阱层6、N+注入区13以及第一沟槽7内的第一导电多晶硅电10连接；
如图18所示，在第一主面上淀积金属材料，得到第一主面金属层15，第一主面金属层15填充在上述的接触孔内，并覆盖绝缘介质层14、第一主面上，从而第一主面金属层15同时与P型阱层6、N+注入区13以及第一沟槽7内的第一导电多晶硅电10连接。第一主面金属层15采用现有常用的金属材料即可。
q、在半导体基板的第二主面上淀积第二主面金属层5，第二主面金属层5与N型衬底层4电连接。
如图19所示，通过在第二主面淀积金属材料，得到第二主面金属层5后，第二主面金属层5与N型衬底层4电连接，能用于形成漏电极。
本发明MOSFET器件的工作机理为：第二沟槽8内部的绝缘栅氧化层11、第二导电多晶硅12与第二沟槽8外侧的P型阱层6和N+注入区13共同形成器件的MOS结构，第二导电多晶硅12在元件区1边缘引出连接器件的栅电极，P型阱层6和N+注入区13与其上方的第一主面金属层相连引出为器件的源电极，器件第二主面金属层5引出为漏电极。
当器件工作于导通状态时，所述MOS结构提供由栅电极控制的导电沟道并形成电流流通的通路。所述P型阱层6和N+注入区13上方的第一主面金属层15还与第一沟槽7内的第一导电多晶硅10相连接，所述第一导电多晶硅10与第一沟槽7内壁上的厚绝缘氧化层9和第一沟槽7外测的N型漂移层3形成一个电容场板结构，当器件工作于截止耐压状态时，器件的漏电极会施加一个正向的电压，此时，所述电容场板结构就会在其周围的N型漂移层3内耦合出正电荷，所述正电荷会与N型漂移层3内的电子形成耗尽层，随着漏极电压的升高，耗尽层不断向周围扩展，当相邻两个第一沟槽7间的耗尽层接触在一起时，就会建立起一个承受器件漏极电压的耐压层，从而支撑器件的漏极电压，而在上述耗尽层接触在一起之前，器件漏极电压是由P型阱层6与N型漂移层3所形成的耗尽层来承担的。
由于引入了第一沟槽7和由其所形成的电容场板结构，使得器件在原有的P阱-N型外延层耐压结构基础上又在N型漂移层3体内增加了电荷耦合出的耐压层，电场在耐压层中的分布由原有的三角形结构变为梯形结构，器件的耐压能力大大增加，另一方面，若要保持器件原有的耐压需求，那么器件的N型漂移层3电阻率就可以显著地减小，从而有效的降低器件导通电阻。
在本发明实施例中，第一沟槽7与第二沟槽8相互独立，这样就不存在原有结构中连接栅极的第二导电多晶硅12与连接源极的第一导电多晶硅10相互交叠的情况，从而去除了由这部分结构所引入的器件栅源电荷（Qgs），使得器件的栅极充电电荷（Qg）明显降低，提升了器件的开关特性；同时，避免两部分导电多晶硅在同一个沟槽内还解决了原有结构中两部分多晶硅之间的绝缘隔离问题，大大增加了器件的栅氧耐压质量和器件整体的可靠性，使得产品在进行栅氧生长工艺、多晶硅淀积工艺以及多晶硅刻蚀工艺时的工艺窗口更大，有效地降低了器件制造成本，提升了器件的可靠性。
Claims (10)
1.一种具有低特征导通电阻的功率MOSFET器件，在所述MOSFET器件的俯视平面上，包括位于半导体基板的元件区和终端保护区，所述元件区位于半导体基板的中心区，终端保护区环绕包围元件区；在所述MOSFET器件的截面上，半导体基板具有第一主面以及与所述第一主面相对应的第二主面，第一主面与第二主面间包括第一导电类型漂移层以及位于所述第一导电类型漂移层下方的第一导电类型衬底层，第一导电类型衬底层与第一导电类型漂移层邻接，第一导电类型漂移层的表面形成第一主面，第一导电类型衬底的表面形成第二主面；在第一导电类型漂移层内的上部设置第二导电类型阱层；其特征是：
在所述MOSFET器件的截面上，所述元件区包括第一沟槽及第二沟槽；第一沟槽与第二沟槽交替相邻设置，第二沟槽在第一导电类型漂移层内的深度不超过第一沟槽在第一导电类型漂移层内的深度；
在所述MOSFET器件的截面上，第一沟槽由半导体基板的第一主面垂直向下延伸，深度至第二导电类型阱层下方的第一导电类型漂移层内；第一沟槽的内壁上生长覆盖有绝缘氧化层，在所述覆盖有绝缘氧化层的第一沟槽内填充有第一导电多晶硅；
在所述MOSFET器件的截面上，第二沟槽有半导体基板的第一主面垂直向下延伸，深度至第二导电类型阱层下方的第一导电类型漂移层内；第二沟槽的内壁上生长覆盖有绝缘栅氧化层，在覆盖有绝缘栅氧化层的第二沟槽内填充有第二导电多晶硅；在第二沟槽槽口外的两侧设置第一导电类型注入区，第一导电类型注入区与第二沟槽的外壁相接触；第二沟槽的槽口上覆盖有绝缘介质层；
在所述MOSFET器件的截面上，半导体基板的第一主面上设置有第一主面金属层，所述第一主面金属层与第一沟槽内填充的第一导电多晶硅电连接，第一主面金属层通过绝缘介质层与第二沟槽内填充的第二导电多晶硅隔离，第一主面金属层同时与第一主面下方的第一导电类型注入区以及第二导电类型阱层电连接。
2.根据权利要求1所述的具有低特征导通电阻的功率MOSFET器件，其特征是：在所述MOSFET器件的截面上，所述第一沟槽的槽口宽度大于第二沟槽的槽口宽度；两个相邻第一沟槽之间的距离不大于两个相邻第二沟槽之间的距离。
3.根据权利要求1所述的具有低特征导通电阻的功率MOSFET器件，其特征是：所述第一沟槽内的绝缘氧化层的厚度大于第二沟槽内绝缘栅氧化层的厚度。
4.根据权利要求1所述的具有低特征导通电阻的功率MOSFET器件，其特征是：所述半导体基板的第二主面上覆盖有第二主面金属层，第二主面金属层与第一导电类型衬底层电连接。
5.一种具有低特征导通电阻的功率MOSFET器件的制造方法，其特征是，所述功率MOSFET器件的制造方法包括如下步骤：
（a）、提供具有两个相对主面的第一导电类型半导体基板，所述主面包括第一主面以及与所述第一主面相对应的第二主面，第一主面与第二主面间包括第一导电类型衬底以及位于所述第一导电类型衬底上方的第一导电类型漂移层；
（b）、在上述半导体基板的第一主面上设置第一硬掩膜层，选择性地掩蔽和刻蚀所述第一硬掩膜层，以在半导体基板的第一主面上方形成用于刻蚀得到第一沟槽的第一硬掩膜层窗口；
（c）、利用上述第一硬掩膜层窗口，通过各向异性干法刻蚀半导体基板的第一主面，以在半导体基板内得到所需的第一沟槽，所述第一沟槽从半导体基板的第一主面垂直向下延伸，且第一沟槽的深度不超过第一导电类型漂移层的厚度；
（d）、去除上述半导体基板上的第一硬掩膜层，并在半导体基板的第一主面上设置第一绝缘氧化层体，所述第一绝缘氧化层体覆盖半导体基板的第一主面，且第一绝缘氧化层体覆盖第一沟槽的内壁；
（e）、在上述半导体基板的第一主面上设置第一导电多晶硅层，所述第一导电多晶硅层填充在第一沟槽内并覆盖在第一主面的第一绝缘氧化层体上；
（f）、去除上述半导体基板第一主面上的第一导电多晶硅层，以得到位于第一沟槽内的第一导电多晶硅；
（g）、去除上述半导体基板第一主面上的第一绝缘氧化层体，以得到位于第一沟槽内的绝缘氧化层；
（h）、在上述半导体基板的第一主面上设置第二硬掩膜层，选择性地掩蔽和刻蚀所述第二硬掩膜层，以在半导体基板的第一主面上方形成用于刻蚀得到第二沟槽的第二硬掩膜层窗口；
（i）、利用第二硬掩膜层窗口，通过各向异性干法刻蚀半导体基板的第一主面，以在半导体基板内得到所需的第二沟槽，所述第二沟槽从半导体基板的第一主面垂直向下延伸，且第二沟槽的深度不超过第一沟槽的深度；
（j）、去除上述第一主面上的第二硬掩膜层，并在半导体基板的第一主面上设置第二绝缘氧化层体，所述绝缘氧化层体覆盖在半导体基板的第一主面，并覆盖在第二沟槽的内壁；
（k）、在上述半导体基板的第一主面上设置第二导电多晶硅层，所述第二导电多晶硅层覆盖在第二绝缘氧化层体并填充在第二沟槽内；
（l）、去除上述半导体基板第一主面上方的第二导电多晶硅层，以得到位于第二导电多晶硅；
（m）、在上述半导体基板的第一主面上，自对准离子注入第二导电类型杂质离子，并通过高温推结形成位于第一导电类型漂移层上部的第二导电类型阱层，所述第二导电类型阱层在第一导电类型漂移层的深度小于第二沟槽的深度；
（n）、在上述半导体基板的第一主面上，进行源区光刻，并注入高浓度的第一导电类型杂质离子，并通过高温推结形成第一导电类型注入区，所述第一导电类型注入区位于第二沟槽槽口的外侧，第一导电类型注入区与第二沟槽的外壁相接触；
（o）、在上述半导体基板的第一主面上设置绝缘介质层体，并选择性地刻蚀所述绝缘介质层体，以得到覆盖第二沟槽槽口的绝缘介质层；同时去除半导体基板第一主面上的第二绝缘氧化层体，得到位于第二沟槽内的绝缘栅氧化层，所述绝缘栅氧化层位于第二导电多晶硅与第二沟槽的内壁间；
（p）、在上述半导体基板的第一主面上淀积第一主面金属层，所述第一主面金属层同时与第二导电类型阱层、第一导电类型注入区以及第一沟槽内的第一导电多晶硅电连接；
（q）、在半导体基板的第二主面上淀积第二主面金属层，第二主面金属层与第一导电类型衬底层电连接。
6.根据权利要求5所述具有低特征导通电阻的功率MOSFET器件的制造方法，其特征是：所述绝缘氧化层的厚度为1000à~10000à。
7.根据权利要求5所述具有低特征导通电阻的功率MOSFET器件的制造方法，其特征是：所述绝缘栅氧化层的厚度为100à~150à。
8.根据权利要求5所述具有低特征导通电阻的功率MOSFET器件的制造方法，其特征是：所述第一硬掩膜层、第二硬掩膜层为LPTEOS、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅。
9.根据权利要求5所述具有低特征导通电阻的功率MOSFET器件的制造方法，其特征是：所述绝缘介质层为硅玻璃（USG）、硼磷硅玻璃（BPSG）或磷硅玻璃（PSG）。
10.根据权利要求5所述具有低特征导通电阻的功率MOSFET器件的制造方法，其特征是：所述第一沟槽的槽口宽度大于第二沟槽的槽口宽度；两个相邻第一沟槽之间的距离不大于两个相邻第二沟槽之间的距离。
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