CN106941114A - 沟槽栅igbt - Google Patents

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Abstract

本发明提供一种沟槽栅IGBT，包括：半导体衬底和第一结构，所述第一结构包括位于所述半导体衬底表面内的第一沟槽栅结构及第二沟槽栅结构；其中，第二沟槽栅结构位于两个第一沟槽栅结构之间，第一沟槽栅结构为真栅，第二沟槽栅结构为假栅；发射极金属与第二沟槽栅结构相接触。由于现有技术中的发射极金属接触区设置在沟槽之间，而本发明中的发射极金属接触区不限于沟槽之间，即发射极金属接触区包含了与假栅接触部分，增大了发射极金属接触区，使用此种结构并没有使沟槽间距增大，相反，还可以将第一沟槽栅结构与第二沟槽栅结构之间的距离适当缩小，使真栅与假栅之间的间距不再受发射极最小接触面积的影响，显著降低沟槽栅IGBT的导通压降。

Description

沟槽栅IGBT
技术领域
本发明涉及半导体器件领域，尤其涉及一种沟槽栅IGBT。
背景技术
当前，沟槽栅双极型晶体管(Insulated Gate Bipolar Transistor，简称IGBT)的导通压降与阻断电压的折中关系已接近极限。降低沟槽栅IGBT导通压降的相关设计结构包括IEGT(Injection enhanced gate transistor)、PNM-IGBT(Partiallynarrow mesa IGBT)、假栅IGBT等，它们主要通过减小沟槽间距以改善沟槽IGBT的导通特性。然而在传统的设计中，发射极金属接触区只能被放置在沟槽之间，提高沟槽密度的同时也会减小发射极接触面积，而为保证沟槽栅IGBT的安全可靠工作，又必须增大发射结接触面积。因此，减小沟槽栅IGBT的沟槽间距与增大发射结接触面积之间存在矛盾关系。
图1所示为IEGT的结构简图，与传统沟槽栅IGBT相比，它通过缩小沟槽间距D来减小沟槽栅IGBT的导通压降。但是在减小D的同时，发射极欧姆接触面积也会减小，会使IGBT的安全工作区变窄。而PNM-IGBT在IEGT的基础上进一步缩减了关键区域的沟槽间距，将沟槽栅IGBT的导通压降降至接近极限。不过由于该沟槽通过复杂的各向同性刻蚀形成，虽然保证了一定的发射极接触面积，但增大发射极接触面积与减小沟槽间距之间依然存在矛盾关系。
上述的沟槽栅IGBT在增大发射极接触面积与减小沟槽间距之间存在矛盾，即现有技术的沟槽栅IGBT由于发射极金属接触区被放置在沟槽之间，在增大发射极接触面积的同时，会相应增大沟槽间距。
发明内容
本发明提供一种沟槽栅IGBT，用以解决现有技术中的沟槽栅IGBT在增大发射极接触面积的同时，会相应增大沟槽间距的技术问题。
本发明提供一种沟槽栅IGBT，包括：半导体衬底和第一结构，第一结构包括位于半导体衬底表面内的第一沟槽栅结构及第二沟槽栅结构；其中，第二沟槽栅结构位于两个第一沟槽栅结构之间，第一沟槽栅结构为真栅，第二沟槽栅结构为假栅；发射极金属与第二沟槽栅结构相接触。
进一步的，第二沟槽栅结构包括第一掺杂区、覆盖在沟槽内表面的氧化层及填充在沟槽中的多晶硅，其中，第一掺杂区覆盖在第二沟槽栅结构上表面的多晶硅上，第一掺杂区的掺杂类型与半导体衬底的掺杂类型相反。
进一步的，第一结构还包括半导体衬底表面内位于第一沟槽栅结构靠近第二沟槽栅结构的一侧的与第一掺杂区的掺杂类型相反的第二掺杂区，第二掺杂区与发射极金属相接触。
进一步的，第一沟槽栅结构包括覆盖在沟槽内表面和上表面的氧化层及填充在沟槽中的多晶硅，第一沟槽栅结构与发射极金属之间设置有钝化层。
进一步的，还包括与第一结构相邻的第二结构，第二结构包括位于半导体衬底表面内的第三沟槽栅结构及第四沟槽栅结构；其中，第四沟槽栅结构位于两个第三沟槽栅结构之间，第三沟槽栅结构为真栅，第四沟槽栅结构为假栅；第一沟槽栅结构与第三沟槽栅结构的沟槽相通，第二沟槽栅结构与第四沟槽栅结构的沟槽相通，发射极金属与第四沟槽栅结构相接触；
第二结构还包括半导体衬底表面内位于第三沟槽栅结构与第四沟槽栅结构之间的与第一掺杂区的掺杂类型相反的第三掺杂区，第三掺杂区与发射极金属相接触。
进一步的，第一结构还包括半导体衬底表面内位于第一沟槽栅结构与第二沟槽栅结构之间的与第一掺杂区的掺杂类型相同的第四掺杂区。
进一步的，第一结构与第二结构均有多个，第一结构与第二结构沿垂直于第一结构所在面的方向交替设置。
本发明另一方面提供一种沟槽栅IGBT，包括：半导体衬底、位于半导体衬底表面内的第一沟槽栅结构及第二沟槽栅结构；其中，第一沟槽栅结构位于两个第二沟槽栅结构之间，第一沟槽栅结构为真栅，第二沟槽栅结构为假栅；发射极金属与第二沟槽栅结构相接触。
进一步的，还包括半导体衬底表面内位于第一沟槽栅结构靠近第二沟槽栅结构的一侧且与半导体衬底的掺杂类型相同的第一掺杂区，第一掺杂区与发射极金属相接触。
进一步的，第二沟槽栅结构包括覆盖在沟槽内表面的氧化层及填充在沟槽中的多晶硅，第一沟槽栅结构与发射极金属之间设置有钝化层。
本发明提供的沟槽栅IGBT，发射极金属与第二沟槽栅结构相接触，即发射极金属与假栅相接触，由于现有技术中的发射极金属接触区设置在沟槽之间，而本发明中的发射极金属接触区不限于沟槽之间，还与假栅相接触，即发射极金属接触区包含了与假栅接触部分，增大了发射极金属接触区，使用此种结构并没有使沟槽间距增大，相反，还可以将第一沟槽栅结构与第二沟槽栅结构之间的距离适当缩小，使真栅与假栅之间的间距不再受发射极最小接触面积的影响，显著降低沟槽栅IGBT的导通压降，同时，将假栅的栅电极与发射极金属相接触，可使假栅实现良好接地。
附图说明
在下文中将基于实施例并参考附图来对本发明进行更详细的描述。其中：
图1为现有技术中的IEGT的结构示意图；
图2为本发明的沟槽栅IGBT的实施例一的一结构示意图；
图3为本发明的沟槽栅IGBT的实施例一的另一结构示意图；
图4为本发明的沟槽栅IGBT的实施例二的一结构示意图；
图5为本发明的沟槽栅IGBT的实施例二的另一结构示意图；
图6为本发明的沟槽栅IGBT的实施例二的又一结构示意图；
图7为本发明的沟槽栅IGBT的实施例二的再一结构示意图；
图8为本发明的沟槽栅IGBT的实施例三的一结构示意图。
在附图中，相同的部件使用相同的附图标记。附图并未按照实际的比例绘制。
具体实施方式
下面将结合附图对本发明作进一步说明。
实施例一
图2为本发明的沟槽栅IGBT的一实施例的结构示意图，如图2所示，本实施例提供一种沟槽栅IGBT，包括：半导体衬底1和第一结构2，所述第一结构2包括位于所述半导体衬底1表面内的第一沟槽栅结构21及第二沟槽栅结构22；其中，第二沟槽栅结构22位于两个第一沟槽栅结构21之间，第一沟槽栅结构21为真栅，第二沟槽栅结构22为假栅；发射极金属3与第二沟槽栅结构22相接触。
本说明书中的“半导体衬底1表面内”是指由半导体衬底1表面向下延伸的一定深度的区域，该区域属于半导体衬底1的一部分。
其中，半导体衬底1可以包括半导体元素，例如单晶、多晶或非晶结构的硅或硅锗，也可以包括混合的半导体结构，例如碳化硅、合金半导体或其组合，在此不做限定。在本实施例中的半导体衬底1优选采用硅衬底，可采用N型或P型硅衬底，在本实施例中以N型衬底为例进行说明。
半导体衬底1由两部分构成，包括位于底层的通过对半导体衬底1进行N型掺杂的N型掺杂区12，和位于底层之上的通过向半导体衬底1表层注入P型杂质形成的P型掺杂区11。
第一沟槽栅结构21及第二沟槽栅结构22为开口位于半导体衬底1的上表面，贯穿P型掺杂区11，且底部位于N型掺杂区12中的U型沟槽。第二沟槽栅结构22位于两个第一沟槽栅结构21之间，第二沟槽栅结构22与两个第一沟槽栅结构21之间均保留一定的距离，第一沟槽栅结构21为真栅，第二沟槽栅结构22为假栅。真栅即为沟槽栅IGBT元胞中起控制作用的栅极，对地电压可在15V到-15V之间变化；假栅即为沟槽栅IGBT元胞中不起控制作用的栅极，通常浮空或者接地。
发射极金属3与第二沟槽栅结构22相接触，即发射极金属3与假栅相接触，由于现有技术中的发射极金属3接触区设置在沟槽之间，而本发明中的发射极金属接触区不限于沟槽之间，还与假栅相接触，即发射极金属接触区包含了与假栅接触部分，增大了发射极金属接触区，使用此种结构并没有使沟槽间距增大，相反，还可以将第一沟槽栅结构21与第二沟槽栅结构22之间的距离适当缩小，使真栅与假栅之间的间距不再受发射极最小接触面积的影响，显著降低沟槽栅IGBT的导通压降，同时，将假栅的栅电极与发射极金属3相接触，可使假栅实现良好接地。
本实施例中的上述沟槽栅IGBT结构仅为该器件一个元胞的基本结构，所谓元胞是指在整个沟槽栅IGBT芯片上的最小重复单元，即本发明提供的沟槽栅IGBT是由多个上述结构的元胞构成的。
进一步的，图3为本发明的沟槽栅IGBT的另一实施例的结构示意图，如图3所示，第二沟槽栅结构22包括第一掺杂区221、覆盖在沟槽内表面的氧化层222及填充在沟槽中的多晶硅223，其中，第一掺杂区221覆盖在第二沟槽栅结构22上表面的多晶硅上，第一掺杂区221的掺杂类型与半导体衬底1的掺杂类型相反。
具体的，覆盖在沟槽内表面的氧化层222具体可为二氧化硅或者氮氧化硅，氧化层222起隔离作用，可有效的将沟槽内填充的多晶硅223与沟槽外的物质隔离开。在沟槽中填充多晶硅形成栅电极，第一掺杂区221覆盖在第二沟槽栅结构22上表面的多晶硅223上，与发射极金属3相接触，使假栅实现良好接地。第一掺杂区221还覆盖在真栅与假栅之间的P型掺杂区11表层上，然后与发射极金属3相接触，以形成欧姆接触。
进一步的，如图3所示，第一结构2还包括半导体衬底1表面内位于第一沟槽栅结构21靠近第二沟槽栅结构22的一侧的与第一掺杂区221的掺杂类型相反的第二掺杂区23，第二掺杂区23与发射极金属3相接触。
具体的，第一结构2还包括第二掺杂区23，该第二掺杂区23位于第一沟槽栅结构21靠近第二沟槽栅结构22的一侧，并与第一沟槽栅结构21的侧壁相接触，第二掺杂区23的掺杂类型与第一掺杂区221的相反，即第二掺杂区23为N型掺杂区，第二掺杂区23与发射极金属3相接触，形成源区。
进一步的，如图3所示，第一沟槽栅结构21包括覆盖在沟槽内表面和上表面的氧化层211及填充在沟槽中的多晶硅212，第一沟槽栅结构21与发射极金属3之间设置有钝化层A。
具体的，覆盖在沟槽内表面的氧化层211具体可为二氧化硅或者氮氧化硅，氧化层211起隔离作用，可有效的将沟槽内填充的多晶硅212与沟槽外的P型掺杂区11和N型掺杂区12隔离开；沟槽中填充多晶硅212形成栅电极，第一沟槽栅结构21与发射极金属3之间设置有钝化层A，钝化层A用于将第一沟槽栅结构21与发射极金属3隔离开。
本实施例中的沟槽栅IGBT的正面按照上述方式进行设置，背面可采用现有技术中的方式进行设置，在此不做赘述。
实施例二
本实施例是在上述实施例的基础上进行的补充说明。
图4为本发明的沟槽栅IGBT的实施例二的一结构示意图；如图4所示，本实施例提供一种沟槽栅IGBT，包括：半导体衬底1和第一结构2，所述第一结构2包括位于所述半导体衬底1表面内的第一沟槽栅结构21及第二沟槽栅结构22；其中，第二沟槽栅结构22位于两个第一沟槽栅结构21之间，第一沟槽栅结构21为真栅，第二沟槽栅结构22为假栅；发射极金属3与第二沟槽栅结构22相接触。
第二沟槽栅结构22包括第一掺杂区221、覆盖在沟槽内表面的氧化层222及填充在沟槽中的多晶硅223，其中，第一掺杂区221覆盖在第二沟槽栅结构22上表面的多晶硅上，第一掺杂区221的掺杂类型与半导体衬底1的掺杂类型相反。
进一步的，图5为本发明的沟槽栅IGBT的实施例二的另一结构示意图，如图5所示，本发明提供的沟槽栅IGBT还包括与第一结构2相邻的第二结构4，第二结构4包括位于半导体衬底1表面内的第三沟槽栅结构41及第四沟槽栅结构42；其中，第四沟槽栅结构42位于两个第三沟槽栅结构41之间，第三沟槽栅结构41为真栅，第四沟槽栅结构42为假栅；第一沟槽栅结构21与第三沟槽栅结构41的沟槽相通，第二沟槽栅结构22与第四沟槽栅结构42的沟槽相通，发射极金属3与第四沟槽栅结构42相接触；第二结构4还包括半导体衬底1表面内位于第三沟槽栅结构41与第四沟槽栅结构42之间的与第一掺杂区221的掺杂类型相反的第三掺杂区43，第三掺杂区43与发射极金属3相接触，这样的设计可提高沟槽栅IGBT元胞的抗闩锁能力。优选的，第三掺杂区43为N型重掺杂。
上述结构的沟槽栅IGBT的立体图可参见图6所示。优选地，第一沟槽栅结构21与第三沟槽栅结构41形状大小相等，第二沟槽栅结构22与第四沟槽栅结构42形状大小相等。
进一步的，第一结构2还包括半导体衬底1表面内位于第一沟槽栅结构21与第二沟槽栅结构22之间的与第一掺杂区221的掺杂类型相同的第四掺杂区224。即第四掺杂区224为P型掺杂区。
进一步的，图7为本发明的沟槽栅IGBT的实施例二的再一结构示意图，如图7所示，图7为沟槽栅IGBT元胞结构的俯视图，截面AB的横截面图如图4所示，截面CD的横截面图如图5所示。优选的，第一结构2与第二结构4均有多个，第一结构2与第二结构4沿垂直于第一结构2所在面的方向交替设置。优选的，在一个沟槽栅IGBT元胞结构中，第二结构4所占体积为第一结构2所占体积的2倍。
实施例三
图8为本发明的沟槽栅IGBT的实施例三的一结构示意图；如图8所示，本实施例提供一种沟槽栅IGBT，包括：半导体衬底5、位于半导体衬底5表面内的第一沟槽栅结构71及第二沟槽栅结构72；其中，第一沟槽栅结构71位于两个第二沟槽栅结构72之间，第一沟槽栅结构71为真栅，第二沟槽栅结构72为假栅；发射极金属6与第二沟槽栅结构72相接触。
其中，半导体衬底5可以包括半导体元素，例如单晶、多晶或非晶结构的硅或硅锗，也可以包括混合的半导体结构，例如碳化硅、合金半导体或其组合，在此不做限定。在本实施例中的半导体衬底5优选采用硅衬底，可采用N型或P型硅衬底，在本实施例中以N型衬底为例进行说明。
半导体衬底5由两部分构成，包括位于底层的通过对半导体衬底5进行N型掺杂的N型掺杂区52，和位于底层之上的通过向半导体衬底5表层注入P型杂质形成的P型掺杂区51。
第一沟槽栅结构71及第二沟槽栅结构72为开口位于半导体衬底5的上表面，贯穿P型掺杂区51，且底部位于N型掺杂区52中的U型沟槽。第一沟槽栅结构71位于两个第二沟槽栅结构72之间，第一沟槽栅结构71与两个第二沟槽栅结构72之间均保留一定的距离，第一沟槽栅结构71为真栅，第二沟槽栅结构72为假栅。真栅即为沟槽栅IGBT元胞中起控制作用的栅极，对地电压可在15V到-15V之间变化；假栅即为沟槽栅IGBT元胞中不起控制作用的栅极，通常浮空或者接地。
发射极金属6与第二沟槽栅结构72相接触，即发射极金属6与假栅相接触，由于现有技术中的发射极金属6接触区设置在沟槽之间，而本发明中的发射极金属6接触区不限于沟槽之间，还与假栅相接触，即发射极金属6接触区包括了与假栅接触的部分，增大了发射极金属6接触区，可以将第一沟槽栅结构71与第二沟槽栅结构72之间的距离适当缩小，使真栅与假栅之间的间距不再受发射极最小接触面积的影响，显著降低沟槽栅IGBT的导通压降，同时，将假栅的栅电极与发射极金属6相接触，可使假栅实现良好接地。
进一步的，第二沟槽栅结构72包括覆盖在沟槽内表面的氧化层721及填充在沟槽中的多晶硅722，第一沟槽栅结构71与发射极金属6之间设置有钝化层A。具体的，第二沟槽栅结构72的沟槽内表面覆盖有氧化层721，第二沟槽栅结构72的沟槽上表面可有部分被氧化层721覆盖，其中，靠近第一沟槽栅结构71的那部分没有被氧化层721覆盖，而是被与P型掺杂区51具有相同掺杂类型的第二掺杂区723覆盖，第二掺杂区723与发射极金属6相接触，可增大发射极金属6接触区，且将第一沟槽栅结构71与第二沟槽栅结构72之间的距离适当缩小，同时还能使假栅实现良好接地。
进一步的，本实施例提供的沟槽栅IGBT还包括半导体衬底5表面内位于第一沟槽栅结构71靠近第二沟槽栅结构72的一侧且与半导体衬底5的掺杂类型相同的第一掺杂区7，第一掺杂区7与发射极金属6相接触。
具体的，第二掺杂区位于第一沟槽栅结构71靠近第二沟槽栅结构72的一侧，并与第一沟槽栅结构71的侧壁相接触，第一掺杂区7的掺杂类型与半导体衬底5的掺杂类型相同，即第一掺杂区7为N型掺杂区，第一掺杂区7与发射极金属6相接触，形成源区。在第一沟槽栅结构71与第二沟槽栅结构72之间设置有第三掺杂区8，第三掺杂区8的掺杂类型与第一掺杂区7的相反。
本实施例中的沟槽栅IGBT的正面按照上述方式进行设置，背面可采用现有技术中的方式进行设置，在此不做赘述。
虽然已经参考优选实施例对本发明进行了描述，但在不脱离本发明的范围的情况下，可以对其进行各种改进并且可以用等效物替换其中的部件。尤其是，只要不存在结构冲突，各个实施例中所提到的各项技术特征均可以任意方式组合起来。本发明并不局限于文中公开的特定实施例，而是包括落入权利要求的范围内的所有技术方案。

Claims (10)

1.一种沟槽栅IGBT，其特征在于，包括：半导体衬底和第一结构，所述第一结构包括位于所述半导体衬底表面内的第一沟槽栅结构及第二沟槽栅结构；其中，第二沟槽栅结构位于两个第一沟槽栅结构之间，第一沟槽栅结构为真栅，第二沟槽栅结构为假栅；发射极金属与第二沟槽栅结构相接触。
2.根据权利要求1所述的沟槽栅IGBT，其特征在于，所述第二沟槽栅结构包括第一掺杂区、覆盖在沟槽内表面的氧化层及填充在沟槽中的多晶硅，其中，第一掺杂区覆盖在第二沟槽栅结构上表面的多晶硅上，第一掺杂区的掺杂类型与所述半导体衬底的掺杂类型相反。
3.根据权利要求1所述的沟槽栅IGBT，其特征在于，第一结构还包括所述半导体衬底表面内位于所述第一沟槽栅结构靠近第二沟槽栅结构的一侧的与第一掺杂区的掺杂类型相反的第二掺杂区，所述第二掺杂区与发射极金属相接触。
4.根据权利要求1所述的沟槽栅IGBT，其特征在于，所述第一沟槽栅结构包括覆盖在沟槽内表面和上表面的氧化层及填充在沟槽中的多晶硅，所述第一沟槽栅结构与发射极金属之间设置有钝化层。
5.根据权利要求2所述的沟槽栅IGBT，其特征在于，还包括与第一结构相邻的第二结构，所述第二结构包括位于所述半导体衬底表面内的第三沟槽栅结构及第四沟槽栅结构；其中，第四沟槽栅结构位于两个第三沟槽栅结构之间，第三沟槽栅结构为真栅，第四沟槽栅结构为假栅；第一沟槽栅结构与第三沟槽栅结构的沟槽相通，第二沟槽栅结构与第四沟槽栅结构的沟槽相通，发射极金属与第四沟槽栅结构相接触；
第二结构还包括所述半导体衬底表面内位于所述第三沟槽栅结构与第四沟槽栅结构之间的与第一掺杂区的掺杂类型相反的第三掺杂区，所述第三掺杂区与发射极金属相接触。
6.根据权利要求5所述的沟槽栅IGBT，其特征在于，第一结构还包括所述半导体衬底表面内位于所述第一沟槽栅结构与第二沟槽栅结构之间的与第一掺杂区的掺杂类型相同的第四掺杂区。
7.根据权利要求5所述的沟槽栅IGBT，其特征在于，第一结构与第二结构均有多个，第一结构与第二结构沿垂直于第一结构所在面的方向交替设置。
8.一种沟槽栅IGBT，其特征在于，包括：半导体衬底、位于所述半导体衬底表面内的第一沟槽栅结构及第二沟槽栅结构；其中，第一沟槽栅结构位于两个第二沟槽栅结构之间，第一沟槽栅结构为真栅，第二沟槽栅结构为假栅；发射极金属与第二沟槽栅结构相接触。
9.根据权利要求8所述的沟槽栅IGBT，其特征在于，还包括所述半导体衬底表面内位于所述第一沟槽栅结构靠近第二沟槽栅结构的一侧且与半导体衬底的掺杂类型相同的第一掺杂区，所述第一掺杂区与发射极金属相接触。
10.根据权利要求8所述的沟槽栅IGBT，其特征在于，所述第二沟槽栅结构包括覆盖在沟槽内表面的氧化层及填充在沟槽中的多晶硅，所述第一沟槽栅结构与发射极金属之间设置有钝化层。
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