CN1042067C - 半导体集成电路器件 - Google Patents

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Abstract

本发明提供一种即使选择数据多也能高速选择的半导体集成电路器件。该器件具有并接在电源端子VDD与公共节点X之间的数据传送PMOS2-1、2-2，以及接在接地端子GND与公共节点X之间的预充电用NMOS4。PMOM2-1、2-2的控制极分别连接读写数据线RWD1、RWD2，利用PMOS2-1、2-2的通断将上述数据线所提供的数据传送到公共节点X。此结构可使公共节点X所带寄生电容中的结电容仅为PMOS2-1、2-2和NMOS4的漏极结电容，因而能减小寄生电容。

Description

半导体集成电路器件
本发明涉及半导体集成电路器件，尤其涉及用来将多根信号线汇集为单根信号线的半导体集成电路器件。
目前，用来将多根信号线汇集为单根信号线的半导体集成电路器件有复接器。此复接器从多根信号线中选择一根，并使所选的信号线与上述单根信号线电气连接。
作为CMOS型晶体管电路组成的复接器，已考虑图23所示的传输门型或图24所示的定时“非”门型。这两种类型均在a、Ba、b、Bb、C、Bc、d、Bd(前缀B表示反相信号)中，选择与高电平对应的数据传送到X。
然而，任何类型在所选数据多的情况下，存在的弊病都是结电容、门电容等X节点上所带的寄生电容变大，妨碍高速动作。
本发明是鉴于上述情况而试验成功的，其目的在于提供所选数据多时也能作高速选择的半导体集成电路器件。
为了达到上述目的，本发明具有：在第1电源端子与公共节点之间***电流通路，相互并联且至少两个的第1、第2绝缘栅型FET；在第2电源端子与上述公共节点之间***电流通路，并对上述公共节点的电位预充电用的预充电手段；而且，其特征在于上述第1、第2绝缘栅型FET的栅极分别连接不同的第1、第2数据信号线，利用上述第1、第2绝缘栅型FET的导通与非导通，将第1、第2数据信号线提供的第1、第2数据传至上述公共节点。
本发明的另一形态中，还具有选择手段。其特征在于此选择手段具有选择上述第1、第2数据信号线中的任一根，将上述第1数据和第2数据中的任一个传至上述公共节点的复接功能，以及同时全部选择上述第1、第2数据信号线，运算上述第1数据与第2数据的逻辑和的逻辑和运算功能。
本发明的再一形态中，特征是进一步具有连接公共节点，且将该节点的电位固定于规定电位的电位固定手段。
若为上述结构的半导体集成电路器件，则公共节点所带寄生电容，尤其是结电容，至少可降至第1、第2绝缘栅型FET漏极的结电容，因而可使寄生电容减小。此外，第1、第2数据从第1、第2数据信号线的电位达到第1、第2绝缘栅型FET的阈值时起，开始传至公共节点。根据上述，所选数据多时也能进行高速选择动作。
根据另一形态的半导体集成电路器件，则具有选择手段，该选择手段又有选择上述第1、第2数据信号线中任一根的复接功能和同时全部选择上述第1、第2数据信号线且对上述第1、第2数据进行逻辑和运算的逻辑和运算功能。这样的结构可并行读出，而且能作逻辑和运算，因而适合诸如具有并行读出缩短测试时间的工作模式的半导体集成电路器件。
根据再一形态的半导体集成电路器件，则可固定公共节点的电位，能防止公共节点的电漂移状态。因此，即使噪声进入公共节点，该节点的电位也不会变动，可防止数据错读等差错动作。
图1为有关本发明第1实施例的半导体集成电路器件的电路图。
图2为有关本发明第2实施例的DRAM方框图。
图3为图2所示16兆位存储单元阵的方框图。
图4为图3所示256千位存储单元阵的方框图。
图5为图2所示复接器的方框图。
图6为图5所示复接信号生成电路的电路图。
图7为图5所示读出复接器的方框图。
图8为图7所示第1级复接电路的电路图。
图9为图8所示第2级复接电路的电路图。
图10为表示图7所示读出复接器的动作的定时图。
图11为表示图7所示读出复接器的动作的定时图。
图12为图2所示测试电路的电路图。
图13为图2所示选择电路的电路图。
图14为图5所示写入复接器的电路图。
图15为有关本发明第3实施例的DRAM方框图。
图16为图15所示16兆位存储单元阵的方框图。
图17为有关第3实施例的DRAM所具有第1级复接电路的电路图。
图18为有关本发明第3实施例的DRAM所具有第2级复接电路的电路图。
图19为有关本发明第4实施例的半导体集成电路器件的电路图。
图20为有关本发明第5实施例的半导体集成电路器件的电路图。
图21为表示有关本发明第5实施例半导体集成电路器件动作的定时图。
图22为有关本发明第6实施例的半导体集成电路器件的电路图。
图23为以往的复接器的电路图。
图24为另一以往的复接器的电路图。
下面通过实施例说明本发明。进行说明时，全部附图在相同的部分标注相同的参照符号，以免重复说明。
图1为有关本发明第1实施例的半导体集成电路的电路图。
如图1所示，此电路有高电位电源端子VDD和接地端子GND，在该VDD和GND之间配置接线1，并在其中设公共节点X。公共节点X为本实施例有关器件的输出端，可提取输出信号BQ(前缀B表示反相信号。图中在符号上方加横线“-”)。
端子VDD与公共节点X之间串接2个P沟道型MOSFET(下文称为PMOS)2-1和3-1。本实施例中，此PMOS串联电路设有4组。其他3组PMOS串联电路分别由PMOS2-2和3-2、PMOS2-3和3-3、PMOS2-4和3-4组成。PMOS2-1～2-4的控制极分别馈入数据信号A～D。PMOS2-1～2-4在数据信号A～D为低电平时导通。PMOS3-1～3-4的控制极分别馈入选择信号Ba～Bd电位。PMOS3-1～3-4在选择信号Ba～Bd电位为低电平时导通。
端子GND与公共节点之间连接一个N沟道型MOSFET(下文称为NMOS)4。NMOS 4的控制极馈入预充电信号PRCH。NMOS4在信号PRCH为低电平的期间阻断，PRCH为高电平则导通，将公共节点X预充电为地电位。
下面说明图1所示器件的动作。
图1所示器件中，对应于选择信号Ba、Bb、Bc、Bd中有低电平的数据信号A、B、C、D传至公共节点。也就是说，先将预充电信号PRCH设为高电平，将公共节点X固定为低电平(地电位)。然后，使预充电信号PRCH降为低电平，公共节点X为浮动低电平。假设选择信号Ba、Bb、Bc、Bd中只有Ba为低电平，则根据数据信号A是否从高电平跃迁到低电平，来决定公共节点X是充电到高电平，还是保持原来的低电平。复接的方式是数据信号A～D的预充电状态为高电平(高电平预充电)，则根据是否迁移到低电平，将数据信号A～D传至公共节点X。
在有关第1实施例的器件中，公共接点X所带的寄生电容仅为控制极输入选择信号Ba、Bb、Bc、Bd的4个PMOS3-1～3-4的漏极结电容和控制极输入预充电信号PRCH的1个NMOS4的漏极结电容。因此，有关本实施例的器件能作为复接器起作用，从多根数据信号线中选择一根信号线，并使所选的这根信号线与单极接线1电气连接，同时与图23和图24所示的复接器相比，寄生电容可大幅度减小。
再者，数据信号A、B、C、D从高电平(预充电状态)变化到低电平，因而这些信号只要从电源电压VCC下降至PMOS阈电压Vth的绝对值，PMOS 2(2-1～2-4)就导通，数据信号就传至公共节点X。因此，数据信号A、B、C、D非常快地传送到公共节点X。
基本结构和动作如上文所述。
下面说明本发明的第2实施例。
第2实施例是具体应用例，详细地说，是本发明用于动态RAM(DRAM)的数据复接电路。
图2为有关本发明第2实施例的DRAM的简略方框图，图3为图2所示一个16兆位存储单元阵的较详细说明框图，图4为图3所示一个256千位存储单元阵的较详细说明框图。
图2所示DRAM为64兆位DRAM(结构为64兆字×1位的器件)。如图2所示，64兆位DRAM由A、B、C、D等4个16兆位存储单元阵组成。各16兆位存储单元阵又如图3所示，分别在其正中间配置输入A0R～A12R、BA0R～BA12R等13对行地址的行译码器。各16兆位存储单元阵再细分为64个256千位的存储单元阵。各16兆位存储单元阵的端部均配置输入8对列地址(A0C～A7C、BA0C～BA7C)的列译码器。各256千位存储单元阵之间配置放大位线BL的数据的读出放大器和DQ门电路，该门电路按列译码器输出信号CSL(流过列选择线CSL的信号)，从读出放大器所放大的数据中选择数据传至数据线对DQ。如图4所示，一个256千位存储单元阵的两端分别有4对数据线对DQ在运转。
常规读出动作时，读出放大器所放大的读出数据输入图2所示4个DQ缓冲器后再放大，并传送到读写线对RWD。有关本实施例的DRAM中，配置成中间夹有行译码器的2个256千位存储单元阵同时激活，利用图2所示列选择信号CSL，选择性地将数据传送至其两端各4对(共8对)DQ线对上。然后，由8个DQ缓冲器进行放大，再将信号传送到8对RWD线。这种读出动作在全部4个16兆位存储单元阵同时并行进行，结果对整个集成电路片相当于8×4＝32位的数据沿RWD线对传送，并输入到该电路片中央的读出复接器和写入复接器。此复接器中，根据5对地址(A7C～A12C，BA7C～BA12C)选择一对读写数据线对RWD的数据，并输出到读出线对RD。此数据经选择电路输入到输出缓冲器，再对输出端Dout输出。
常规写入时，则与上述过程相反，外部写入的数据从输入端Din输入到输入缓冲器，再输出到写入数据线对WD、BWD。然后，在读出复接器和写入复接器中，根据5对地址(A7C～A12C、BA7C～BA12C)选择一对读写数据线RWD，并经DQ缓冲器通过数据线对DQ和DQ门电路，对位线对BL写入。
后文讲述测试读出时的动作。
下面说明上述DRAM中应用本发明的读出复接器和写入复接器。
图5为图2所示复接器的简略框图。
如图5所示，读出复接器和写入复接器主要由复接信号生成电路10、读出复接器11和写入复接器12组成。
信号生成电路10根据5对列地址(A8C～A12C、BA8C～BA12C)，共生成12个复接信号(BMUL1～BMUL8、BMULA～BMULD)。
读出复接器11在常规读出和测试读出动作时使用。常规读出动作时，用12个复接信号BMUL1～BMUL8、BMULA～BMULD，从32对读写数据线对(RWD1～RWD32、BRWD1～BRWD12)中选择一对，并将所选的这一对电气连接到一对读出数据线对(RD、BRD)。
测试读出动作时，选择全部32对读写数据线对(RWD1～RWD32、BRWD1～BRWD32)，将此32对全部电气连接至一对读出数据线对(RD、BRD)。而且，取全部读写数据线对中信号的逻辑和。
写入复接器12也在常规写入和测试写入动作对使用。常规写入动作时，用12个复接信号BMUL1～BMUL8、BMULA～BMULD，从32对读写数据线对(RWD1～RWD32、BRWD1～BRWD32)中选出一对，并将所选的这一对电气连接一对写入数据线对(WD、BWD)。
测试写入动作时，选择全部32对读写数据线对(RWD1～RWD32、BRWD1～BRWD32)，将此32对全部电气连接一对读出数据线对(WD、BWD)。
下面参照各部分的结构说明其动作。
图6为说明复接信号生成电路10内部结构的电路图。
如图6所示，从电路结构考虑，信号生成电路10大致可分为8个复接信号生成门电路14-1～14-8和4个复接信号生成门电路14-9～14-12，前8个门电路根据3对列地址A8C～A10C、BA8C～BA10C生成8个复接信号BMUL1～BMUL8，后4个门电路根据2对列地址A11C、A12C、BA11C、BA12C生成4个复接信号BMULA～BMULD。上述12个门电路14-1～14-12的结构均相同，因而仅就生成复接信号BMUL1的门电路14-1说明其结构。
门电路14-1包含以3个列地址BA8C、BA9C、BA10C为输入的“与”门15和将“与”门15的输出作为一个输入，而其输出为复接信号BMUL1的“或非”门16。
“或非”门16的另一输入端输入测试工作模式信号TEST。此信号TEST在常规工作模式时为低电平，测试工作模式时为高电平。因此，常规工作模式时，“或非”门16将“与”门15的输出反相后输出，复接信号BMUL1的输出电平取决于“与”门15的输出电平。反之，测试工作模式时，“或非”门16和“与”门15的输出电平无关，总是使复接信号BMUL1为低电平。
如上生成的12个复接信号BMUL1～BMUL8、BMULA～BMULD分别提供给读出复接器11和写入复接器12。
图7为概略说明读出复接器11内部结构的方框图。
如图7所示，读出复接器11包含4个第1级复接电路17-1、17-2、17-3、17-4，用来将存储单元阵A、B、C、D的各8对读写数据线对分别复接一对内部读出线对，共得RDA、BRDA、RDB、BRDB、RDC、BRDC、RDD、BRDD等4对内部读出线对。此外，还包含第2级复接电路18，用采将4对内部读出线对RDA～RDD、BRDA～BRDD复接成一对读出数据线对RD、BRD。
图8为第1级复接电路17-1的电路图。
第1级复接电路17-1～17-4仅输入的读写数据线对不同，其他电路结构均相同。因此，仅就复接电路17-1说明此电路的结构。
复接电路17-1包含将8根读写数据线RWD1～RWD8汇总为一根内部读出数据线RDA的正相信号复接电路19，以及将8根反相读写数据线BRWD1～BRWD8汇总为一根反相内部读出数据线BRDA的反相信号复接电路20。
正相信号复接电路19具有与图1所示器件相同的结构。突出的不同点有：传送数据信号的PMOS群2与选择输出的PMOS群3串联的电路从4组并接变为8组并接；数据信号A～D变为读写数据信号RWD1～RWD8；选择信号Ba～Bd变为复接信号BMUL1～BMUL8。此外，其公共节点X0连接“非”门21的输入端，该“非”门21输出内部读出数据信号RDA作为输出信号。
再者，图8中，标号VD表示集成电路内的高电位电源(本实施例中为VDD电位)，标号VS表示集成电路内的低电位电源(本实施例中为地电位)。
反相信号复接电路20与正相信号复接电路19结构相同。但用于反相信号，所以数据信号A～D变为反相读写数据信号BRWD1～BRWD8。反相信号复接电路20的电路元件中，还分别将数据信号传送用PMOS群标为2’-1～2’-8，将输出选择用PMOS群标为3’-1～3’-8，将对公共节点BX0预充电用NMOS标为4’，进而将输入端连接公共节点的“非”门标为21’。因此，这些元件与正相信号复接电路19的电路元件相对应，省略其说明。
图9为第2复接电路18的电路图。
第2级复接电路18与第1级复接电路群17-1～17-4相同，也包含将4根内部读出数据线RDA～RDD汇总为一根读出数据线RD的正相信号复接电路22，以及将4根反向内部读出数据线BR-DA～BRDD汇总为一根反相读出数据线BRD的反相信号复接电路23。
正相信号复接电路22具有与图1所示器件相同的结构。突出的不同点是：数据信号传送用PMOS群2(2-9～2-12)分别馈入内部读出数据信号RDA～RDD；输出选择用PMOS群3(3-9～3-12)分别馈入复接信号BMULA～BMULD。此外，其公共节点X1连接“非”门24的输入端，而“非”门24输出读出数据信号RD作为输出信号。
反相信号复接电路23与正相信号复接电路22结构相同。但用于反相信号，所以数据信号传送用PMOS2-9～2-12的控制极上分别馈入反相内部读出数据信号BRDA～BRDD。此外，反相信号复接电路23的电路元件中，还分别将数据信号传送用PMOS群标为2’-9～2’-12，将输出选择用PMOS群标为3’-9～3’-12，将对公共节点BX1预充电用的NMOS标为4’，进而将输入端连接公共节点的“非”门标为21’。因此，这些元件与正相信号复接电路22的电路元件相对应，省略其说明。
上述读出复接器中，复接电路分为多级进行设置。这种结构与用一级复接电路将32对读写数据线RWD选择到一对读出数据线对RD的结构相比，可进一步减小读出数据线对RD所附加的寄生电容。
又做成将第1级复接电路17-1～17-4的输出信号线(即读出数据线对RDA～RDD)分别连接4个输出缓冲器。然后，如果使第2级复接电路18为非激活状态，上述4个输出缓冲器代替第2级复接电路18，分别接受读出数据(RDA～RDD)的输入，则可组成×4位结构的DRAM。若借助DRAM片所附加×1位结构、×4位结构切换功能选择或改变布线图案做成上述结构，则一块DRAM片可得多种DRAM。
下面说明读出复接器的常规动作。
图10和图11分别为说明读出复接器11的动作用的定时图。
如图10所示，开始时，读写数据线对RWD1～RWD8全为高(H)电平。其原因在于读写数据线对RWD1～RWD8全由未图示的预充电电路预先充电到高电位VCC(高电平预充电)。使读出复接器预先充好电的预充电信号PRCH也为高电平。复接信号BMUL1～BMUL8只有BMUL2为低(L)电平，其他7个全为高电平。
上述状态之后，预充电信号PRCH从高电平转变为低电平。这时，读出复接器11激活。接着，在读写数据线对RWD1～RWD8上读出存储单元的数据。于是，线对中只有某一方的电位降至低电平。例如，图10中，读写数据线对RWD1保持原来的高电平，仅其反相读写数据线对BRWD1降为低电平，而读写数据线对RWD2的电位降为低电平，其反相读写数据线对BRWD2却保持原来的高电平。
这样，读写数据线对RWD出现电位差，因而数据可读出到读写数据线对RWD。
一读出到读写数据线对RWD上，就将数据输入读出复接器11中的第1级复接电路群17-1～17-4。这里若仅就读写数据线对RWD1、RWD2这两对进行说明，则图8所示第1级复接电路群17-1的PMOS2-1因数据信号RWD1为高电平而阻断，反之，PMOS2’-1因数据信号BRWD1为低电平而导通。PMOS2-2因数据信号RWD2为低电平而导通，反之，PMOS2’-2因数据信号BR-WD2为高电平而阻断。又，第1级复接信号BMUL1～BMUL8输入到第1级复接电路群17-1。这里若仅说明复接信号BMUL1、BMUL2，则PMOS3-1和3’-1因信号BMUL1为高电平而阻断，反之，PMOS3-2和3’-2因信号BMUL2为低电平而导通。因此，8对读写数据线对RWD中，只选择RWD2一对电气连接到内部读出数据线对RDA。
读写数据线对RWD2的数据根据公共节点X0和BX0中之一是否充电，传送到内部读出数据线对RDA。若为图10所示的情况，则读写数据线对RWD2为低电平，反相读写数据线对BRWD2为高电平，所以公共节点X0充电为高电平，公共节点BX0保持原来的低电平。此二公共节点X0、BX0的电位分别输入到“非”门21和21’。仅“非”门21使输出信号的电位反相，所以如图11所示，仅内部读出数据线对RDA降至低电平，反相内部读出数据线对BRDA的电位保持原来的高电平。
其他三组复接电路17-2～17-4也并行进行上述动作，因而内部读出数据线对RDA～RDD分别出现电位差。这时，将数据读出到内部读出数据线对RDA～RDD。
数据一读出到内部读出数据线对RDA～RDD，则读出复接器11中的第2级复接电路18输入数据。第2级复接电路18已输入有第2级复接信号BMULA～BMULD。如图11所示，上述4个复接信号中仅信号BMULA为低电平，其他均为高电平。也就是说，图9所示PMOS3-9和3’-9分别导通，其他输出选择用PMOS群3全部阻断。因此，4对内部读出数据线对中，只选择一对RDA电气连接到读出数据线对RD。
内部读出数据线对RDA的数据也根据公共节点X1和BX1中之一是否充电，传送到读出数据线对RD。若为图11所示的情况，则内部读出数据线对RDA为低电平，反相内部读出数据线对BRDA为高电平，所以公共节点X1充电到高电平，公共节点BX1保持原来的低电平。此二公共节点X1、BX1的电位分别输入“非”门24、24’。仅“非”门24使输出信号的电位反相，因而如图11所示，仅读出数据线RD降至低电平，另一读出数据线BRD保持原来的高电平。
这样一来，读出数据线对RD上出现电位差，将数据读出到读出数据线对RD上。
下面说明测试电路。
首先，如图2所示，测试电路(T.C)置于“读出复接器和写入复接器”与输出缓冲器之间。又，在测试电路(T.C)和输出缓冲器之间配置选择电路(S.C)。常规读出动作时，选择电路(S.C)将读出数据线RD和反相读出数据线BRD分别直接电气连接到输出缓冲器的输入端。测试读出动作时，读出数据线RD和反相读出数据线BRD分别输入到测试电路(T.C)，并使表示测试电路(T.C)测试结果的输出结果电气连接到输出缓冲器的输入端。
图12为测试电路(T.C)的电路图。
如图12所示，测试电路包括分别输入读出数据线RD和反相读出数据线BRD的双输入型“与非”门25、分别输入读出数据线RD和反相读出数据线BRD的双输入型“或非”门26、分别输入“与非”门25的输出和“或非”门26的输出的“异”门27。“异”门27的输出接至测试读出数据线TRD，同时又经“非”门28接至反相测试读出数据线BTRD。图13为选择电路(S.C)的电路图。
如图13所示，选择电路包括输入端连接读出数据线RD的CMOS型传输门29、输入端连接反相读出数据线BRD的CMOS型传输门29’、输入端连接测试读出数据线TRD的CMOS型传输门30、输入端连接反相测试读出数据线BTRD的CMOS型传输门30’。传输门29的PMOS控制极和传输门29’的PMOS控制极分别输入测试信号TEST，传输门29的NMOS控制极和传输门29’的NMOS控制极分别输入反相测试信号BTEST。反之，传输门30的PMOS控制极和传输门30’的PMOS控制极分别输入反相测试信号BTEST，传输门30的NMOS控制极和传输门30’的NMOS控制极分别输入测试信号TEST。传输门29和29’仅在常规动作时(即测试信号TEST为低电平时)导通。传输门30和30’只在测试动作时(即测试信号TEST为高电平时)导通。因此，选择电路在常规动作时，将读出数据线RD电气连接输出线对OUT，在测试动作时，将测试读出数据线对TRD电气连接测试读出数据线对OUT。
下面说明测试模式时的动作。
测试读出时，32位输到读写数据线对RWD后，第1级复接电路17-1～17-4，进而第2级复接电路18分别取逻辑和运算。其原因在于如图6所示，12个复接信号BMUL1～BMUL8、BMULA～BMULD因TEST信号为高电平而全部处于低电平(全选择状态)。于是，数据输出到测试读出数据线对TRD和反相测试读出数据线对BTRD。上述32位中写入同一数据，因而若无差错，则读出数据线RD和反相读出数据线BRD中，一种线为高电平，另一种线为低电平，测试读出数据线TRD为高电平，反向测试读出数据线BTRD为低电平，最后经选择电路从输出端Dout输出高电平数据。反之，即便存在一差错，读出数据线RD和反相读出数据线BRD也会同时变成低电平，所以测试读出数据线TRD为低电平，反相测试读出数据线BTRD为高电平，最后从输出端Dout输出低电平数据。
下面说明写入复接器。
图14为写入复接器的电路图。
如图14所示，写入复接器12包括设于各读写数据线对的读写数据线对选择电路群31。在有关本实施例的DRAM中，设置有32对读写数据线对RWD1～RWD32，所以集成有选择电路31-1～31-32共32组。这里仅就选择电路31-1，说明其主要部分。选择电路31-1包括由分别输入复接信号BMUL1、BMULA和写入定时信号WRT的三输入型“或”门33、分别输入“或”门33的输出和反相测试信号的双输入型“与非”门34等逻辑门组成的驱动电路选择门电路32-1。“与非”门34的输出就是门电路32-1的输出，连接到接于后级的读写数据线对驱动电路35-1的输入端。
常规模式时，反相测试信号BTEST为高电平，因而“或”门33的输出由“与非”门34加以反相作为门电路32-1的输出，其输出电平取决于“或”门33的输出电平。反之，测试模式时，反相测试信号BTEST为低电平，所以“与非”门34和“或”门33的输出电平无关，其输出总为高电平。也就是说，门电路32-1具有与图6所示门电路14-1～14-12相同的功能。
下面说明写入动作。
常规写入时，门电路群32-1～32-32中的任一组输出高电平的电位，激活驱动电路群35-1～35-32中的一组。因此，一对写入数据线对WD与一对读写数据线对RWD电气连接。于是，输入数据经上述所选的一对读写数据线对RWD和DQ缓冲器，通过数据线对DQ和DQ门电路，传送到位线对BL。这样就将数据写入对应的存储单元。
测试写入时，门电路群32-1～32-32全部输出高电平的电位，激活所有的驱动电路群35-1～35-32。因此，一对写入数据线对WD与全部读写数据线对RWD电气连接。于是，由输入端Din输入的数据传送到所有的读写数据线对RWD后，经DQ缓冲器，通过32对的数据线对DQ和DQ门电路，又传送到32对的位线对BL。这样就将同一数据写入对应的所有存储单元。
下面说明有关本发明第3实施例的64兆位DRAM(结构为64兆字×1位的器件)。
图15为有关本发明第3实施例的DRAM的简略方框图，图16为图15所示的一个16兆位存储单元阵的较详细说明框图。
有关第3实施例的DRAM基本上与第2实施例的DRAM相同，但不同点是第2实施例的DRAM中输入到复接器的5对列地址(A8C～A12C、BA8C-BA12C)，在第3实施例的DRAM中不是输入到复接器，而是输入到存储单元阵和DQ缓冲器，而且测试模式时为高电平的测试信号TEST也输入到DQ缓冲器。
第3实施例DRAM在读出时，DQ缓冲器仅所选的一个动作，其余31个连接在RWD线对上的DQ缓冲器不动作，非所选的读写数据线对RWD、反相读写数据线对BRWD均保持高电平。因此，如图17和图18所示的复接电路那样，与图8、图9所示的复接电路不同，第3实施例中不需要输入按地址译码的信号MULi。于是，并接个个PMOS即可，在电路规模和选择速度方面都有利。测试模式时的运算功能也能与第2实施例中相同。也就是做成测试模式时32个DQ缓冲器同时动作，在32对读写数据线RWD上全部出现数据可进行运算。写入时的动作与第2实施例没有差别，写入复接器13的结构也不变。
根据上述第2、第3实施例的DRAM，可获得如下效果。
首先，与第1实施例相同，仅借助使数据信号传送用PMOS群导通或阻断，就可获得带有复接电路功能的半导体集成电路，因而能减小复接电路公共节点X0、X1、BX0、BX1等所带的寄生电容，数据可从读写数据线对RWD高速传至读出数据线对RD。
此外，借助使读写数据线对RWD的预充电电平为高电位VCC，上述高速数据信号传送还能进一步加快。其原因可从下列的角度来看。读写数据线对RWD一般是沿存储单元阵布线很长的信号线。这些读写数据线对因为进行数据读出的DQ缓冲器的晶体管的结电容，所以带有非常大的寄生电容，电位变化非常慢，要将这些线对中的数据信号高速传至读出数据线对RD，图23、图24所示的复接器(以往示于图1、图2)是困难的。
这方面，在图8、图9、图17、图18所示的器件中，数据信号传送用PMOS群2在其控制极电位仅下降VCC-|Vthp|时就导通，可缩短从数据信号输入到充电开始的时间。因此，从数据信号输入到公共节点X0、X1、BX0、BX1充电完毕所需的时间可缩短。
此外，上述器件还具有测试时本身兼备运算操作的优点。DRAM的测试模式装有标准并行读出的测试时间缩短模块。
有关上述实施例的器件中，同时测试各存储单元阵所对应的32位。在测试写入时，将同一数据分别写入上述的32位。然后，将这些数据全部并行读出来，如果这些数据一致，就在输出端输出“1”，如果不一致，就输出“0”。这样，测试时间比通常逐位进行的方式可缩短至1/32。此测试模式在读出时，复接信号BMUL1～BMUL8、BMULA～BMULD全部均为低电平。于是，可将所有读写数据线对WRD上读出的信号都以线“或”的形式运算，并把运算结果传送到读出数据线对RD。
也就是说，如果32位数据完全一致，则可象通常动作模式那样，将一致的数据传送到读出数据线对RD；如果发生差错而数据不一致，则读出数据线对RD同时变为高电平，从而与无差错时有区别，可将信息传至输出电路。
这样，第2、第3实施例的DRAM中，不仅在常规动作模式时具有高速数据选择能力，而且在测试动作模式时，不改变电路，只增加选择信号控制方法，就能简便地与之对应。
下面说明有关本发明第4实施例的半导体集成电路器件。图19为该器件的电路图。
图19所示第4实施例的器件，其结构和动作原理基本上与第1实施例中相同，但在公共节点X上增加微闩锁(小さなラツチ)电路36。
公共节点X在预充电信号PRCH切入，使预充电用NMOS4阻断时，变成浮动低电平。在公共节点X为浮动低电平的期间，微闩锁电路36将X点的电位固定为低电平(本实施例中为地电位)，使该电位不因噪声等而变动。
图19等有关本发明的电路中，在从数据信号A、B、C、D中选择的信号为高电平时，数据信号传输后还必须使公共节点X长时间保持低电平。因此，从动作稳定和防止数据读出差错等差错动作的角度来看，上述在公共节点X连接微闩锁电路36的方法是有用的。
又，微闩锁电路意指微弱敏感的闩锁电路，即闩锁电路36的输出电平可快速反相。也就是说，若公共接点X的电位因PMOS群2、PMOS群3分别导通而开始上升，则闩锁电路36快速检测出此情况，使其输出电平反相。
将固定上述公共节点X的电位的闩锁(锁存)电路36做成上述微闩锁电路，因而数据一提供给公共节点X，就可立即使输出电平反相，无损于高速数据传送。
下面说明有关本发明第5实施例的半导体集成电路器件。图20为该器件的电路图。
图20所示第5实施例的器件是将图1所示器件的MOSFET导电型结构完全倒置的。图20中还将数据传送NMOS群标为2N-1～2N-4，将输出选择PMOS群标为3P-1～3P-4，将公共节点X预充电用的PMOS标为4P，因而与图1所示的器件对应，省略其说明。
此第5实施例的器件，其动作原理和优点同第1实施例。图21为说明第5实施例器件动作的定时图。
下面说明有关本发明第6实施例的半导体集成电路器件。图22为该器件的电路图。
图22所示第6实施例的器件是在图20所示器件的公共节点X上增加图19所示的微闩锁电路36的。
此第6实施例的器件，其动作原理和优点同第1实施例，而且可获得图19所示第4实施例器件所具有的动作稳定和防止误动作的效果。
由上述各实施例说明的本发明，可选择多个数据，传送到下一级，从而减小寄生电容，又能将传送阈值设得较低，从而可高速传送。尤其是所选数据越多，上述效果越大。
此外，在DRAM等测试动作模式中，常规动作模式时的选择电路不做任何改变，就可判定多个读出数据的一致或不一致，因而还具有能实现理想测试电路的效果，该电路体积紧凑，而且常规动作和测试动作时的访问时间无差别。
综上所述，根据本发明，可提供选择数据多时也能作高速选择的半导体集成电路器件。

Claims (11)

1.一种半导体集成电路器件，具有：在第1电源端子与公共节点之间***电流通路且至少2个相互并接的第1、第2绝缘栅型FET；其特征在于，该器件还包括，在第2电源端子与上述公共节点之间***电流通路且对上述公共节点的电位预充电用的预充电装置；上述第1、第2绝缘栅型FET各自的控制极分别连接互不相同的第1、第2数据信号线，并利用上述第1、第2绝缘栅型FET的导通和非导通，将第1、第2数据信号线中所提供的第1、第2数据传送到上述公共节点。
2.如权利要求1所述的半导体集成电路器件，其特征在于该器件还具有从上述第1、第2数据信号线选择应传送数据的信号线的选择装置。
3.如权利要求2所述的半导体集成电路器件，其特征在于上述选择装置为分别在上述公共节点与上述第1绝缘栅型FET之间、上述公共节点与上述第2绝缘栅型FET之间***电流通路的第3、第4绝缘栅型FET。
4.如权利要求2或3所述的半导体集成电路器件，其特征在于上述选择装置具有：选择上述第1、第2数据信号线中的任一根，将上述第1数据和第2数据中的任一个传送到上述公共节点的复接功能；同时全部选择上述第1、第2数据信号线，并对上述第1数据和第2数据进行逻辑和运算的逻辑和运算功能。
5.如权利要求2或3所述的半导体集成电路器件，其特征在于该器件还具有连接上述公共节点且将上述公共节点的电位固定于规定电位的电位固定装置。
6.如权利要求4所述的半导体集成电路器件，其特征在于该器件还具有连接上述公共节点且将上述公共节点的电位固定于规定电位的电位固定装置。
7.如权利要求5所述的半导体集成电路器件，其特征在于上述电位固定装置为锁存电路。
8.如权利要求6所述的半导体集成电路器件，其特征在于上述电位固定装置为锁存电路。
9.如权利要求1至3中任一项所述的半导体集成电路器件，其特征在于上述第1数据和上述第2数据分别具有预充电电位电平，该电平为二值逻辑电平之一。
10.如权利要求1至3中任一项所述的半导体集成电路器件，其特征在于上述第1、第2数据信号线的另一端分别电气连接动态型随机存取存储器的存储单元，上述第1、第2数据分别为从上述存储单元读出的数据。
11.如权利要求10所述的半导体集成电路器件，其特征在于：上述选择装置具有选择上述第1、第2数据信号线中的任一根，将上述第1数据和第2数据中的任一个传送到上述公共节点的复接功能；还具有同时全部选择上述第1、第2数据信号线，对上述第1数据和第2数据进行逻辑和运算的逻辑和运算功能；常规动作时，利用上述复接功能选择上述存储单元读出数据中的任一个；测试动作时，利用上述逻辑和运算功能并行读出上述存储单元的读出数据。
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