CN1954497A - 降压预充电多路复用器 - Google Patents

Abstract

一种电子器件(200)选择多个输入信号(I0，I1)中的一个，以耦合到输出通道(OUT)。单独的下拉电路为每个输入(I0，I1)提供单独的路径，并被耦合到预充电到低于***电压的电压的公共节点。每个下拉电路都被耦合到选择线，以选通相关联的输入信号。

Description

降压预充电多路复用器

技术领域

本发明涉及半导体集成电路器件，尤其涉及包含使用预充电节点来提高信号吞吐速度的多路复用器电路的半导体集成电路器件。

背景技术

参考图1，授予Ohsawa的美国专利第5,701,095号中的现有技术的多路复用器电路100包括数据选择电路110和NMOS预充电晶体管120。输入数据信号A到D以及选择信号 到 (a杠到d杠)通过偏置PMOS晶体管2-1到2-4及3-1到3-4的栅极端，来控制***电源电势VDD到提供输出信号 (Q杠)的公共节点X的连接。通过设置预充电信号PRCH为高，由此将NMOS预充电晶体管120偏置为导通，公共节点X就被充电到***接地电势GND。在完成充电操作以后，预充电信号PRCH变为低，并且公共节点X浮置。’095专利公开了一种在低于电源电压VDD的电平设置输入数据信号A-D，以加速输入数据信号A-D到公共节点X的传送的方法。但是，’095专利没有公开对公共节点X处预充电电势的控制以作为加速输入数据信号A-D到公共节点x的传送的方法。

发明概述

现有技术的多路复用器由于诸如1)公共节点上的重负载，以及2)路径中级的深度(“级深”)等因素而为速度慢所苦。这两个因素中每一个产生不同类型的延迟。公共节点上的重负载引起选择输出延迟。级深引起输入输出延迟。

本发明具有低输入输出延迟和低选择输出延迟。该多路复用器是带有用于由选择信号选通的每个输入的单独的下拉电路(pulldown)的公共线。公共线上的降压预充电允许对下拉的迅速响应。

本发明的降压预充电多路复用器显著地降低了通过大型多路复用器的路径延迟。该多路复用器使用具有输入和选择选通放电路径的公共预充电节点。预充电电平被降低到低于全压，以进一步减少路径延迟。较低的预充电电压显著减少使公共节点到达多路复用器的经缓冲的输出的切换点所需的时间。

此外，本发明对于给定路径具有减少的级深，从而通过减少公共线上的负载，使用预充电/放电方法来提高路径速度，而提供提高的操作速度。与现有技术相比，降压预充电在预充电/放电方法上显著提高了操作速度。

附图简述

图1是现有技术中已知的多路复用器电路的示意图。

图2是根据本发明的一个示例性实施例的多路复用器电路的示意图。

图3是比较在现有技术下传播的信号与根据图3的示例性实施例传播的信号的电压-时间图。

图4是脉宽调制器(PWM)的一个示例性实施例的示意图。

图5是示出根据本发明的预充电控制电路的操作的定时图。

实现发明的最佳模式

参考图2，低预充电电压多路复用器200的一个示例性实施例由PMOS预充电晶体管P1、第一NMOS输入晶体管NI0、第一NMOS选择晶体管NS0、第二NMOS输入晶体管NI1、以及第二NMOS选择晶体管NS1组成。输入信号I0被耦合到第一NMOS输入晶体管NI0的栅极端。第一输入晶体管NI0的漏极端被耦合到公共电路节点COMMON。第一NMOS输入晶体管NI0的源极端被耦合到第一NMOS选择晶体管NS0的漏极端。选择信号S0被耦合到第一NMOS选择晶体管NS0的栅极端。第一NMOS选择晶体管NS0的源极端被耦合到***接地电势GND。输入信号I1被耦合到第二NMOS输入晶体管NI1的栅极端。第二输入晶体管NI1的漏极端被耦合到公共电路节点COMMON。第二NMOS输入晶体管NI1的源极端被耦合到第二NMOS选择晶体管NS1的漏极端。选择信号S1被耦合到第二NMOS选择晶体管NS1的栅极端。第二NMOS选择晶体管NS1的源极端被耦合到***接地电势GND。

PMOS预充电晶体管P1的源极端被耦合到预充电电源电势VPCHG，其栅极端被耦合到预充电控制信号CHG，而其漏极端被耦合到公共信号节点COMMON。输出缓冲器250的输入端被耦合到公共信号节点COMMON，而其输出端被耦合到输出信号OUT。在该示例性实施例中，输出缓冲器250是倒相器。输出缓冲器250的作用所产生的输出信号OUT是公共信号节点COMMON上所呈现的信号的逻辑逆。***电源电势VDD和***接地电势GND被耦合到输出缓冲器250，来为其操作供电。

将低预充电电压多路复用器200的操作概念化为具有两个阶段：预充电阶段和求值阶段是有用的。

在低预充电电压多路复用器200的预充电阶段期间，选择信号S0和S1都被保持在逻辑低，这将防止第一输入选择晶体管NS0和第二输入选择晶体管NS1中的导通。预充电控制信号CHG被设为逻辑低，并将PMOS预充电晶体管偏置为导通。这导致预充电电源电势VPCHG被耦合到公共信号节点COMMON。选择预充电电源电势VPCHG使之小于***电源电势VDD，但大于输出缓冲器250的切换点。在该示例性实施例中，预充电电源电势VPCHG大约是1.8伏，而***电源电势大约是2.85伏。在公共信号节点COMMON上的电势到达预充电电源电势VPCHG左右之后，预充电控制信号CHG被设为逻辑高，并将PMOS预充电晶体管偏置为关断，从而浮置公共信号节点COMMON。一经充电，公共信号节点COMMON就保持在预充电电源电势VPCHG左右，直至被放电，这将在以下进行解释。

在操作的求值阶段，选择信号S0和S1中的一个信号被设为逻辑高，由此使相关联的输入信号(分别为I0和I1)能够控制公共节点COMMON通过NMOS输入晶体管NI0和NI1的放电路径。例如，假定S0被设为逻辑高，从而将第一NMOS选择晶体管NS0偏置为导通。公共信号节点COMMON的状态如今取决于输入信号I0的值。如果输入信号I0是在逻辑高，则第一NMOS输入晶体管NI0被偏置为导通。第一NMOS选择晶体管NS0与第一NMOS输入晶体管NI0的串联组合为公共信号节点COMMON的放电提供了路径，从而将其状态改为逻辑低。逻辑低随即被输出缓冲器250倒相为输出信号OUT上的逻辑高，这与输入信号I0相匹配。降低的预充电电压通过允许对下拉的快速响应，显著减少使公共信号节点COMMON到达输出缓冲器250的切换点所需的时间。大体而言，速度增益取决于预充电电源电势VPCHG多接近输出缓冲器250的切换点。

如果输入信号I0在电路操作的求值阶段期间是逻辑低，则不发生公共信号节点COMMON的下拉。公共信号节点COMMON保持在逻辑高，并且输出信号OUT保持在逻辑低，这与I0相匹配。输出信号OUT在概念上可被视为以很小的传播时延匹配输入信号I0。

本领域技术人员将能容易地意识到，通过实例化NMOS输入晶体管与相关联的NMOS选择晶体管的另外的串联组合，以扩展图2中所示的电路，就可增加低预充电电压多路复用器200所处理的信号个数。

在本发明的一个替换实施例中，可用替换的NMOS预充电晶体管来代替PMOS预充电晶体管P1，该替换的NMOS预充电晶体管的源极端被耦合到***电源电势VDD，其漏极端被耦合到公共信号节点COMMON，而其栅极端被耦合到预充电控制信号CHG。如此配置的NMOS器件将产生大约一个二极管电势(大约0.6到0.7伏)的电压降，这将导致公共信号节点COMMON上所呈现的预充电电势的期望的降低。相对于PMOS预充电晶体管P1的情形，控制NMOS的操作的预充电控制信号CHG的逻辑极性将通过本领域技术人员易知的方式被倒相，以便由NMOS晶体管提供适当的开/关功能。

参考图3，一电压-时间图将本发明的性能与基于现有技术的多路复用器设计相比较。降压预充电曲线310表示根据本发明的示例性实施例的多路复用器的公共信号节点COMMON的时间-电压特性。正常电压预充电曲线320表示根据现有技术的公共信号节点COMMON的时间-电压特性，其中预充电电压等于***电源电势VDD。切换点电势直线330表示输出缓冲器250切换逻辑状态的阈值电平。在预充电间隔340期间，两条预充电曲线都在它们的初始值上保持恒定。但是，在求值间隔350期间，预充电曲线随时间推移而下降。降压预充电曲线310和正常预充电曲线320与切换点电势直线330相交的点确定了多路复用器的输出何时跃变到其期望值。交点之间的差由减少的延迟间隔360给出，它表示与本发明相关联的性能提高。

图4是使用本发明的脉宽调制器(PWM)400电路的一个示例性实施例的示意图。脉宽调制器400由低预充电电压多路复用器200、流控延迟链420、状态机460、抽头选择寄存器480、预充电控制电路440、以及输出缓冲器250组成。流控延迟链420还包括多个时钟延迟元件422、以及相关联的时钟延迟链抽头424。时钟延迟元件422可以是本领域技术人员已知的多种信号延迟配置中的任何一种，其一个示例是串联的两个倒相器。在该示例性实施例中，每个时钟延迟元件422和相关联的时钟延迟链抽头424被实例化48次，并被串联以产生多个延迟值作为沿流控延迟链420传播的时钟信号clk。为清楚起见，仅示出48次实例化中的一部分。

这48个延迟链抽头424的实例中的每一个被耦合到低预充电电压多路复用器200的一个输入信号端。在图4中，为避免混淆本发明的本质特征，仅示出输入信号I0和输入信号I1的耦合。状态机460被耦合到经编码的脉冲串输出端，并被耦合到抽头选择寄存器480。抽头选择寄存器480被耦合到选择信号端。在图4中，仅示出选择信号S0和选择信号S1，但是实际上每一个输入信号端都有一个选择信号与其相关联。基于经编码的脉冲串输出的值，状态机460配置抽头选择寄存器480从48次实例化中选择启用提供时钟信号clk的期望延迟的相关联输入信号的一个特定选择信号。延迟的时钟到达特定的选择信号就允许公共信号节点COMMON的放电，这导致被延迟的时钟被传播到输出信号OUT。

预充电控制电路440被耦合到经编码的脉冲串输出，并被耦合到预充电控制节点CHG。在该示例性实施例中，预充电控制电路440是多路复用器电路输出信号OUT简单的延迟倒相和反馈。在操作中，输出信号OUT的上升沿信号使状态机460使由抽头选择寄存器480所选择的特定选择信号超前，从而断开放电路径，并触发预充电过程。预充电过程的启动升高公共信号节点COMMON上的电势，从而将输出信号OUT返回到逻辑低，并使脉宽调制器(PWM)400电路为下一个所选择的抽头处的经延迟时钟的到来作准备。以此方式产生的输出信号OUT上的信号被称为自定时时钟脉冲。本领域技术人员将能容易地意识到，自定时时钟脉冲仅需宽到足以使抽头选择寄存器超前即可。

参考图5，根据本发明的预充电控制电路440的定时图包括公共信号节点定时曲线510、输出信号节点定时曲线520、以及预充电控制信号定时曲线530。在事件A5，起初被充到预充电电源电势VPCHG的公共信号节点COMMON在低预充电电压多路复用器200的操作的求值阶段其间被拉到逻辑低。结果是，在与通过输出缓冲器250的传播延迟相关联的时间段t1之后，输出信号OUT从逻辑低跃变为逻辑高。注意，与输出信号节点定时曲线520相关联的逻辑高的值是***电源电势VDD。这是因为输出缓冲器250是由***电源电势VDD和***接地电势GND供电，并且有跨度为这些电源电势之间的电势差的逻辑摆幅。输出信号OUT在时间段t2由预充电控制电路440倒相并延迟，这使预充电控制信号CHG跃变到逻辑低。这使得PMOS预充电晶体管P1被偏置为导通，从而通过将COMMON耦合到预充电电源电势VPCHG启动了公共信号节点COMMON上的充电过程。本领域技术人员将能很容易地意识到，信号倒相是必需的，因为PMOS晶体管的操作特性使得它们在栅极端被偏置在逻辑低时进入导通，并且还使它们在其栅极端被偏置在逻辑高时被关断。在时间段t3之后，公共信号节点COMMON充到预充电电源电势VPCHG。在事件B5，公共信号节点COMMON的上升沿使输出信号OUT在与通过输出缓冲250的传播延迟相关联的时间段t4之后跃变为逻辑低。输出信号OUT在时间段t5由预充电控制电路440倒相并延迟，这使预充电控制信号CHG跃变为逻辑高。这使PMOS预充电晶体管P1被关断。公共信号节点COMMON被允许浮置，从而保持在预充电电源电势VPCHG。公共信号节点COMMON在时间段t6继续浮置。在时间段t6结束时，公共信号节点COMMON被拉到逻辑低，从而重新启动在事件A5处开始的过程。

对公共信号节点定时曲线510、输出信号定时曲线520和预充电控制信号定时曲线530的检查证明，预充电控制电路440的操作中的新颖点是预充电定时是从脉宽调制器(PWM)400的输出信号OUT自动生成的。

在以上说明书中，参考了本发明的特定实施例对其进行描述。但是，显然可对本发明进行各种修改和改变，而不会偏离所附权利要求书中所述的本发明更加宽泛的精神和范围。例如，在该示例性实施例中，一次只允许一个选择是有效的(高)。但是，已设想一次有一个以上的选择可以是有效的其它实施例。由此，本说明书和附图应被视为是示例性的，而不是限制性的。

Claims (17)

1.一种用于选择多个输入信号中的一个以耦合到输出通道的电子器件，所述电子器件包括：

被配置成为所述多个输入中的每一个提供单独路径的单独的下拉电路，每个下拉电路被耦合到一公共预充电节点；

被耦合到每个下拉电路、并被配置成选通所述多个输入中的每一个的选择电路；以及

被配置成为所述公共预充电节点提供电压的预充电器件，所述电压低于***电压。

2.如权利要求1所述的电子器件，其特征在于，所述公共预充电节点的电压大于被耦合到所述公共预充电节点的电路的切换电压。

3.如权利要求2所述的电子器件，其特征在于，所述预充电器件还包括被耦合到预充电电源电势的PMOS晶体管，所述预充电电源电势低于所述***电压。

4.如权利要求3所述的电子器件，其特征在于，所述***电源电势是2.85伏左右，且所述预充电电源电势是1.8伏左右。

5.如权利要求2所述的电子器件，其特征在于，所述预充电器件还包括被耦合到所述***电压的NMOS晶体管。

6.一种将多个输入信号中的一个耦合到集成电路中的输出通道的方法，所述方法包括：

将具有栅极端的NMOS输入晶体管与具有栅极端的NMOS选择晶体管串联地耦合，以创建下拉电路；

创建多个下拉电路；

通过将所述NMOS输入晶体管的栅极端耦合到多个输入信号之一，来将一单独的下拉电路与该输入相关联；

将多个选择信号中的一个耦合到所述NMOS选择晶体管中的一个的栅极端；

将所述多个下拉电路耦合到一公共预充电节点；

将PMOS预充电晶体管耦合到所述预充电节点，并耦合到预充电电源电势，所述预充电电势低于***电源电势；

通过将所述PMOS预充电晶体管偏置为导通，来将所述公共节点预充到所述预充电电源电势；

响应于单个下拉电路的NMOS选择晶体管上的有效的选择信号、以及所述下拉电路的NMOS输入晶体管的栅极端上所呈现的逻辑高，通过将所述单个下拉电路偏置为导通，来启动所述公共节点的下拉。

7.一种从***电源电压操作、并具有输出端的电子脉宽调制器电路，所述电路包括：

多路复用器，它具有多个选择端、多个输入端、公共预充电节点、以及被配置成为所述公共预充电节点提供电压的预充电器件，所述电压低于***电源电压；

状态机，它被耦合到所述输出端，并被耦合到抽头选择寄存器，所述抽头选择寄存器还被耦合到多路复用器选择端；

时钟延迟链，它具有多个延迟链元件和延迟链抽头，每个延迟链抽头被耦合到所述输入端中的一个；以及

预充电控制电路，它被耦合到所述预充电器件，并被耦合到所述输出端，所述预充电控制电路被配置成通过延迟来自所述输出端的输出信号，调整经延迟的输出信号的逻辑极性，并将经延迟和调整的输出信号耦合到所述预充电器件来进行操作。

8.如权利要求7所述的电子脉宽调制器，其特征在于，所述状态机响应于所述输出端上的上升沿，使由所述抽头选择寄存器控制的选择信号超前。

9.一种从***电源电压操作、并具有输出端的电子脉宽调制器电路，所述电路包括：

多路复用器，它具有多个选择端、多个输入端、公共预充电节点、以及被配置成为所述公共预充电节点提供电压的预充电器件，所述电压低于***电源电压；

状态机，它被耦合到所述输出端，并被耦合到抽头选择寄存器，所述抽头选择寄存器还被耦合到多路复用器选择端，其中所述状态机响应于所述输出端上的上升沿，使由所述抽头选择寄存器控制的选择信号超前，从而使所述公共预充电节点的下拉终止；

时钟延迟链，它具有多个延迟链元件和延迟链抽头，每个延迟链抽头被耦合到所述输入端中的一个；以及

预充电控制电路，它被耦合到所述预充电器件，并被耦合到所述输出端，所述预充电控制电路被配置成通过延迟来自所述输出端的输出信号，调整经延迟的输出信号的逻辑极性，并将经延迟和调整的输出信号耦合到所述预充电器件来进行操作。

10.一种控制公共信号节点的预充电的方法，所述方法包括：

在具有***电压的脉宽调制器中，通过预充电晶体管将预充电电压耦合到所述公共信号节点，所述预充电电压低于所述***电压；以及

将所述脉宽调制器的经延迟和逻辑调整的输出信号耦合到所述预充电晶体管的栅极端。

11.一种在从***电源电压操作、并具有输出端的脉宽调制器电路中创建自定时时钟脉冲的方法，所述方法包括：

通过从所述***电源电压操作的缓冲器电路，将所述输出端耦合到公共节点；

将所述公共节点预充到低于所述***电源电压的电压；

响应于多个选择信号和多个经延迟的时钟脉冲中的一个，通过下拉对所述公共节点放电；

响应于所述输出端上的信号边沿，使所述选择信号超前，由此终止所述公共端的下拉；

响应于所述输出端上的信号边沿，启动所述公共节点的预充电；以及

响应于与所述输出端上启动所述公共节点的预充电的信号边沿相反方向的所述输出端上的信号边沿，终止所述公共节点的预充电。

12.如权利要求11所述的方法，其特征在于，所述输出端上负责使所述选择信号超前和启动所述公共节点的预充电的信号边沿是上升沿，而所述输出端上终止所述公共节点的预充电的信号边沿是下降沿。

13.一种用于选择多个输入信号中的一个以耦合到输出通道的电子器件，所述电子器件包括：

用于为所述多个输入中的每一个提供单独路径的单独的下拉装置，所述下拉装置被耦合到一公共预充电节点；

被耦合到每个所述下拉装置、用于选通所述多个输入中的每一个的选择装置；以及

用于为所述公共预充电节点提供电压的预充电装置，所述电压低于***电压。

14.如权利要求13所述的电子器件，其特征在于，所述公共预充电节点的电压高于被耦合到所述公共预充电节点的电路的切换电压。

15.如权利要求13所述的电子器件，其特征在于，所述预充电装置还包括被耦合到预充电电源电势的PMOS晶体管，所述预充电电源电势低于所述***电压。

16.如权利要求15所述的电子器件，其特征在于，所述***电源电势是2.85伏左右，且所述预充电电源电势是1.8伏左右。

17.如权利要求14所述的电子器件，其特征在于，所述预充电装置还包括被耦合到所述***电压的NMOS晶体管。

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