KR101882435B1

KR101882435B1 - 시프트 레지스터

Info

Publication number: KR101882435B1
Application number: KR1020160128387A
Authority: KR
Inventors: 김기중; 유진형; 허지호
Original assignee: 실리콘 디스플레이 (주)
Priority date: 2016-10-05
Filing date: 2016-10-05
Publication date: 2018-08-24
Also published as: US20180096733A1; CN107919159B; US10410734B2; KR20180037778A; CN107919159A

Abstract

본 발명은 순차적으로 발생되는 4개의 클럭 신호 중 연속하는 2개의 클럭신호를 입력으로 하고 스타트신호를 입력으로 하는 복수의 스테이지로 구성되는 시프트 레지스터에 관한 것으로, 스타트 신호는 제1 스테이지의 P-node에 충전됨과 동시에 제1 스테이지 및 제 2 스테이지의 P제어노드를 리셋하며 또한 동시에 제2 스테이지의 P-node에 미리충전되고, 제1 스테이지는 제1 클럭신호가 인가될 때 P-node의 전압을 구동전압으로 하여 제1 출력신호 및 제1 캐리신호를 출력하며 제2 클럭신호가 인가될 때 P-node를 리셋시키고, 제1 캐리신호는 제2 스테이지의 P-node에 충전됨과 동시에 제 3스테이지의 P-제어노드를 리셋하며 동시에 제3 스테이지의 P-node에 미리충전되고, 제2 스테이지는 제2 클럭신호가 인가될 때 상기 P-node의 전압을 구동전압으로 하여 제2 출력신호 및 제2 캐리신호를 출력하며 제3 클럭신호가 인가될 때 P-node를 리셋시키고, 제3 스테이지 및 이후의 스테이지는 제 2스테이지와 동일하게 이전 스테이지의 캐리신호를 현재 스테이지의 P-node에 충전함과 동시에 다음 스테이지의 P 제어노드를 리셋하며 또한 동시에 다음 스테이지의 P-node에 미리충전되게 하며 이전 스테이지에 두번째로 입력되는 입력클럭신호가 입력될 때 P-node의 전압을 구동전압으로하여 출력신호 및 캐리신호를 출력하며, 입력클럭신호 다음으로 발생되는 클럭신호에 따라 P-node를 리셋시킨다.

Description

시프트 레지스터{SHIFT REGISTER}

본 발명은 표시장치의 구동 회로에 이용되는 시프트 레지스터(shift register)에 관한 것이다.

지문인식센서 및 이미지센서, 액정표시장치(Liquid Crystal Display; LCD), 유기전계발광표시장치(Organic Light Emitting Display; OLED) 등의 표시장치에는 복수의 데이터 라인과 복수의 게이트 라인을 포함하는 표시패널을 구비하며, 표시패널을 구동하기 위한 구동 회로는 게이트 라인을 구동하기 위한 게이트 드라이버를 가진다.

이러한 게이트 드라이버는 게이트 라인들에 순차적으로 스캔 신호를 공급하기 위하여 시프트 레지스터를 이용한다. 시프트 레지스터는 복수의 스테이지로 구성되고, 각 스테이지는 순차적으로 스캔 신호를 출력하도록 구성된다.

그런데 시프트 레지스터에서 임의의 하나의 스테이지가 이상이 발생하게 되면, 이상이 발생된 이후의 모든 스테이지 또한 이상이 발생한 시프트 레지스터의 출력에 영향을 받아 오동작을 하는 문제가 발생한다.

이러한 시프트 레지스터의 단점을 해결하기 위한 방법으로 디코더(decoder)를 이용하는 방법이 있다. 디코더는 각 스테이지의 출력이 이전 스테이지의 출력에 독립적으로 자신의 출력을 생성하여 출력하는 특성이 있으며, 이러한 특성에 의해 게이트의 동작전압 변화를 방지하고 일관된 낮은 임피던스 출력을 제공함으로써 시프터 레지스터를 사용하였을 때의 문제점을 방지할 수 있다.

그러나 디코더는 구동 회로의 크기 즉, 센서 또는 표시 패널의 면적에 따라 입력 신호의 수가 달라지는데, 센서 또는 표시패널의 면적이 큰 경우에 이용하는 경우에는 많은 입력 신호를 필요로 한다. 그러므로 센서 또는 표시패널의 면적이 큰 경우에는 디코더의 사용이 적합하지 않다.

그러므로 센서 또는 표시패널의 면적이 커져도 구동에 필요한 입력 신호의 수에 영향을 주지 않으면서 임의의 하나의 스테이지가 이상이 발생하게 되더라도 상기 이상이 있는 스테이지와 관계없이 시프트레지스터가 구동 될 수 있도록 하여 수율을 높일 수 있는 기술이 요구된다.

본 발명의 하나의 실시 예는 센서 또는 표시패널의 면적이 커져도 구동에 필요한 입력 신호의 수에 영향을 주지 않으면서 수율을 높일 수 있는 시프트 레지스터를 제공하는 것이다.

상기 과제 이외에도 구체적으로 언급되지 않은 다른 과제를 달성하는 데 본 발명에 따른 실시 예가 사용될 수 있다.

본 발명의 하나의 실시 예에 따른 시프트 레지스터는 순차적으로 발생되는 4개의 클럭 신호 중 연속하는 2개의 클럭신호를 입력으로 하고 스타트신호를 입력으로 하는 복수의 스테이지로 구성되고, 제1 스테이지는 상기 스타트신호를 부트스트랩 캐패시터와 연결된 P-node에 충전하고 제1 클럭신호가 인가될 때 상기 P의 전압을 구동전압으로 하여 제1 출력신호 및 제1 캐리신호를 출력하며, 제2 클럭신호가 인가될 때 상기 P-node를 리셋시키고, 제2 스테이지는 상기 제1 스테이지에 입력되는 상기 스타트신호를 P-node에 미리충전하고, 상기 제1 캐리신호를 P-node에 충전하며, 상기 제2 클럭신호가 인가될 때 상기 P-node의 전압을 구동전압으로 하여 제2 출력신호 및 제2 캐리신호를 출력하고, 제3 클럭신호가 인가될 때 상기 P-node를 리셋시키며, 제3 스테이지 및 이후의 스테이지는 제1스테이지 및 제2스테이지와 같은 동작원리로 전전 스테이지의 캐리신호를 P-node에 미리충전하고, 이전 스테이지의 캐리신호를 P-node에 충전하며, 이전 스테이지에 두번째로 입력되는 입력클럭신호가 입력될 때 상기 P-node의 전압을 구동전압으로 하여 출력신호 및 캐리신호를 출력하며, 상기 입력클럭신호 다음으로 발생되는 클럭신호에 따라 충전된 상기 P-node를 리셋시킨다.

상기 복수의 스테이지 중 각각의 스테이지는 이전 스테이지의 캐리신호를 입력으로 하고 이전 스테이지가 없는 경우에 상기 스타트신호를 입력으로 하는 스타트부, 상기 스타트단자에 입력단이 연결되고 출력단이 다음 스테이지의 P-node에 커플링되어 있는 프리차징부, 상기 현재단의 스타트단자 또는 이전 스테이지의 스타트단자로부터 입력되는 신호에 따라 P-node의 미리충전 또는 충전된 신호를 유지시키거나 P-node를 리셋시키는 P-node 제어부, 그리고 상기 P-node에 미리 충전된 신호 및 상기 스타트부의 출력을 입력으로 하고 상기 제1 입력클럭 바로 전에 입력되는 제2 입력클럭이 인가 될 때 P-node에 충전된 전압을 부트스트랩하여 동작전압을 더 높이거나 또는 더 낮춰서 안정적으로 출력신호를 출력하며 상기 리셋부의 출력에 따라 P전압 및 출력 신호를 리셋전압으로 리셋시키는 출력부를 포함한다.

상기 스타트부는 스타트단자에 다이오드 연결된 제1 트랜지스터를 포함하고, 상기 프리차징부는 상기 제1 트랜지스터의 게이트 전극 및 소스전극에 연결되고 드레인 전극이 다음 스테이지의 P-node에 커플링된 제10 트랜지스터를 포함하며, 상기 P-node 제어부는 상기 제1 트랜지스터의 드레인 전극에 드레인 전극이 연결되고 상기 리셋전압이 소스 전극에 연결되며, 상기 출력부의 입력단에 게이트 전극이 연결되어 상기 출력부의 입력단과 게이트 전극 사이에 P- 제어노드를 형성하는 제2 트랜지스터, 상기 제1 입력클럭이 입력되는 클럭단자에 게이트 전극 및 소스전극이 전기적으로 연결되고 드레인 전극에 상기 P-제어노드가 연결되며 상기 제1 입력클럭이 인가되는 경우에 P-node를 상기 리셋전압으로 리셋시키는 제3 트랜지스터, 스타트단자로부터 입력되는 신호 또는 전전 스테이지의 캐리신호를 게이트 전극의 입력으로 하고 드레인 전극이 상기 P-제어노드에 연결되며 소스 전극이 상기 리셋전압에 연결된 제4 트랜지스터 및, 스타트단자로부터 입력되는 신호를 게이트 전극의 입력으로 하며 드레인 전극이 P-제어노드와 상기 제1 입력클럭에 커플링되고 소스 전극이 상기 리셋전압에 연결된 제5 트랜지스터를 포함한다. 그리고 상기 출력부는 상기 제2 입력클럭과 상기 리셋전압이 인가되고 부트스트랩 캐패시터와 연결된 P-node에 전전 스테이지의 캐리신호와 전 스테이지의 캐리신호가 충전 되며 상기 P-node에 충전된 캐리신호들을 부트스트랩하여 구동전압으로 하며 상기 출력신호 및 캐리신호를 생성하여 출력하는 제6 및 제8 트랜지스터와, 상기 제6 및 제8 트랜지스터에 의해 생성되는 출력신호 및 캐리신호을 P-제어노드 전압에 따라 리셋전압(Vreset)으로 리셋시켜 주는 제7 및 제9 트랜지스터를 포함한다.

상기 부트스트랩 캐패시터는는 P-node와 상기 출력부의 캐리신호의 출력단 사이에 형성되거나 상기 P-node와 출력부의 출력신호의 출력단 사이에 형성될 수 있다.. 상기 제1 내지 제10 트랜지스터는 P 타입의 박막트랜지스터이거나 N 타입의 박막트랜지스터이다.

본 발명의 실시예에 따르면, 지문인식센서 및 이미지센서 또는 표시패널의 면적이 커져도 구동에 필요한 입력 신호의 수에 영향을 주지 않으면서 임의의 하나의 스테이지가 이상이 발생하게 되더라도 상기 이상이 있는 스테이지와 관계없이 시프트레지스터가 구동 될 수 있도록 하여 수율을 높일 수 있는 시프트 레지스터를 제작할 수 있게 한다.

도 1은 본 발명의 실시 예에 따른 시프트 레지스터의 개략적 구성도이다.
도 2는 본 발명의 실시 예에 따른 각 스테이지의 블록 구성도이다.
도 3은 본 발명의 실시 예에 따른 하나의 스테이지에 대한 회로도이다.
도 4는 본 발명의 실시 예에 따른 연속하는 2개의 스테이지에 대한 시프트레지스터의 회로도이다.
도 5는 본 발명의 실시 예에 따른 2개의 스테이지에 대한 시프트레지스터의 구동 타이밍도이다.
도 6은 본 발명의 실시 예에 따른 연속하는 4개의 스테이지에 대한 시프트 레지스터의 회로도이다.
도 7은 본 발명의 실시 예에 따른 4개의 스테이지에 대한 시프트레지스터의 구동 타이밍도이다.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대해 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 도면부호가 사용되었다. 또한 널리 알려져 있는 공지기술의 경우 그 구체적인 설명은 생략한다.

명세서 전체에서 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "...부"의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.

또한, 명세서 전체에서 어떤 부분이 다른 부분과 “연결”되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 부분을 사이에 두고 연결된 것도 포함한다. 또한, 명세서 전체에서 어떤 부분이 다른 부분과 “커플링”되어 있다고 할 때, 이는 그 중간에 다른 부분을 사이에 두고 연결된 것을 의미한다.

이하에서는 도 1 내지 도 5를 참조로 하여 본 발명의 실시 예에 따른 시프트 레지스터를 설명한다.

도 1은 본 발명의 실시 예에 따른 시프트 레지스터의 개략적 구성도이다. 도 1을 참고하면, 본 발명의 실시 예에 따른 시프트 레지스터는 스타트 신호(START) 및 4개의 클럭 신호(CLK1 내지 CLK4)를 입력으로 하며, 스타트단자(STR), P-node 단자(P), 2개의 클럭단자(CLK), 리셋 단자(reset), 출력신호단자(Buffer out) 및 캐리단자(carry out)를 가진 복수개의 스테이지(100)를 포함하여 구성된다.

이하에서는 설명을 편의를 위해 시프트 레지스터를 구성하는 복수개의 스테이지(100) 중 첫번째 스테이지인 n 스테이지부터 4번째 스테이지인 (n+3) 스테이지까지만을 대상으로 하여 설명한다. 물론 (n+4) 스테이지 및 이후의 스테이지는 (n+1) 스테이지, (n+2) 스테이지, 또는 (n+3) 스테이지와 동일한 동작을 수행한다. 그리고 이하에서는 n 스테이지(100)를 제1 스테이지(100a)라 하고, (n+1) 스테이지(100)를 제2 스테이지(100b)라 하며, 나머지 또한 동일한 방법으로 (n+2) 스테이지(100)를 제3 스테이지(100c), (n+3) 스테이지(100)를 제4 스테이지(100d) 등으로 명명한다.

제1 스테이지(100a) 내지 제4 스테이지(100d)는 4개의 클럭신호(CLK1 내지 CLK4) 중 2개를 입력를 입력으로 하며 스타트단자(STR)로 스타트 신호를 순차적으로 입력받고 출력신호단자(butter out)를 통해 순차적(sequence)으로 출력신호(OUT)를 출력하도록 구성된다. 이때 제1 스테이지(100a)는 스타트신호(START))를 스타트단자(STR)의 입력으로 하고, 이후의 스테이지들(100b, 100c, 100d)은 이전 스테이지의 캐리신호(Sc)를 스타트단자(STR)의 입력으로 스타트신호(START)로 이용한다.

캐리신호(Sc)는 출력신호(OUT)와 동일한 타이밍에 발생되며, 이에 따라 각 스테이지(100a 내지 100d)가 순차적으로 출력신호를 발생하게 한다. 그리고 캐리신호(Sc)는 다음 스테이지의 스타트단자(STR)에 입력됨과 동시에 다음다음 스테이지의 리셋단자(reset)와 P-node 단자(P)의 입력으로 제공된다. 다만 제1 스테이지(100a)는 전전 스테이지가 존재하지 않으므로, 리셋단자(reset)로 제1 스테이지(100a)에 입력되는 (n-1) 스타트신호(Start)가 입력되며, P-node 단자(P)에는 (n-1) 스타트신호를 제외하고 아무런 신호가 입력되지 않는다.

상기에서 다음다음 스테이지는 2번째 다음 스테이지를 의미하며, 예컨대, 현재 스테이지가 제2 스테이지(100b) 이면 제4 스테이지(100d) 이고, 현재 스테이지가 제1 스테이지(100a) 이면 제3 스테이지(100c)이다. 상기에서 전전 스테이지는 2번째 이전 스테이지를 의미하는 것으로, 예컨대 현재 스테이지가 제4 스테이지(100d) 이면 제2 스테이지(100b)이고, 현재 스테이지가 제3 스테이지(100c) 이면 제1 스테이지(100a)이다.

이러한 캐리신호(Sc)는 다음 스테이지의 스타트단자(STR)에 제공됨과 더불어, 다음다음 스테이지의 P단자(p)에 제공되어, 다음 스테이지는 동작을 시작하게 되고, 다음다음 스테이지는 동작하지 않는 리셋 상태에서 전전 스테이지의 캐리신호(Sc)를 프리차징부를 통해 미리 충전(pre-charging)하게 되어 이전 스테이지에 문제가 발생하더라도 이전 스테이지에서 발생된 문제에 무관하게 다음 스테이지부터는 정상 동작을 할 수 있게 한다.

이하에서는 도 2를 참조로 하여 본 발명의 실시 예에 따른 각 스테이지를 구성을 설명한다. 도 2는 본 발명의 실시 예에 따른 각 스테이지의 블록 구성도이다.

도 2를 참고하면, 본 발명의 실시 예에 따른 시프트 레지스터를 구성하는 각 스테이지(100)는 스타트부(110), 프리차징부(120), P 제어부(130) 및 출력부(140)를 포함한다.

스타트부(110)는 스타트단자(STR)에 연결되어 스타트단자(STR)로부터 수신되는 (n-1) 스타트신호(Start) 또는 캐리신호를 입력하며 (n-1) 스타트신호(START) 또는 캐리신호에 대응하는 출력신호를 출력부(140)에 제공한다. 구체적으로, 스타트부(110)는 제1 스테이지(100a)인 경우에 스타트신호(Start) 를 입력으로 하고, 제2 스테이지(100b) 이후로는 캐리신호를 입력으로 한다.

프리차징부(120)는 스타트단자(STR)에 입력단이 연결되고 출력단이 다음 스테이지의 P-node에 커플링되어 있다.

P-node 제어부(130)는 제1 스테이지(110a)(n)인 경우에 스타트부(110)의 출력신호 및 클럭2에 따라 동작하고, 제2 스테이지(110b)(n) 이후의 스테이지인 경우에 전전 스테이지의 캐리신호(Cs)와 이전 스테이지의 캐리신호(Cs) 및 클럭2를 입력으로 하며 상기전전 스테이지의 캐리신호(Cs) 및 전 스테이지의 캐리신호(Cs)로 충전된 P-node의 신호를 유지시키거나 P-node를 리셋시킨다. 제2 스테이지(110b)의 경우에는 제1 스테이지의 캐리신호(Cs)와 스타트부(110)의 출력 및 클럭2에 따라 동작한다. 예컨대, 제2 스테이지(110b) 이후 스테이지의 P-node제어부(130)는 전전 스테이지의 캐리신호(Cs)가 입력되면 P-node에 미리충전된 P-node 신호를 유지시키고, 이전 스테이지의 캐리신호(Cs)가 입력되면 P-node에 충전된 P-node 신호를 유지시키며, 클럭2가 입력되면 P-node를 리셋전압(Vreset)으로 리셋시킨다.

출력부(140)는 클럭1과 리셋신호(Vreset)가 인가되고, 스타트부(110)에서 제공하는 출력신호와 P-node 제어부(130)의 출력에 따라 동작하여 2개의 출력신호(Cs, OUT)를 동시에 생성한다. 이 중 출력신호(OUT)은 게이트라인 중 하나에 인가되고, 캐리신호(Cs)는 다음 스테이지의 스타트단(STR)에 입력됨과 동시에 프리차징부(120)를 통해 다음다음 스테이지의 P-node를 미리충전한다. 더욱 자세하게는, 부트스트랩 캐패시터와 연결된 P-node에 미리충전된 전전 스테이지의 캐리신호와 전 스테이지의 캐리신호는 클럭1이 인가될 때 부트스트랩되어 출력부(140)의 동작전압을 더 높이거나, 더 낮추어, 출력부(140)의 온/오프 동작이 안정적으로 이루어지게 한다. 여기서,출력부(140)의 동작전압을 더 높이는 경우는 출력부(140)가 N 타입 TFT(박막트랜지스터)로 구성하는 경우이고, 출력부(140)의 동작전압을 더 낮추는 경우는 출력부(140)가 P 타입 TFT(박막트랜지스터)로 구성하는 경우이다.

상기에서 클럭1은 클럭2보다 시간적으로 먼저 입력되는 클럭신호를 의미하고, 클럭2는 클럭1보다 시간적으로 늦게 입력되는 클럭신호를 의미한다.

이하에서는 도 3을 참조로 하여 각 스테이지의 회로 구성을 설명한다. 도 3은 본 발명의 실시 예에 따른 하나의 스테이지에 대한 회로도로서, 제1 스테이지(100a)를 일 예로 한 것이며, 구성되는 모든 트랜지스터를 P타입 박막트랜지스터(TFT)로 구성한 경우에 대한 것이다.

제1 스테이지(100a)는 스타트부(110), 프리차징부(120), P-node 제어부(130) 및 출력부(140) 를 포함한다.

스타트부(110)는 스타트단자(STR)에 게이트 전극과 소스전극이 연결되고 출력단이 드레인 전극에 형성되어 있는 제1 트랜지스터(T1)를 포함한다.

프리차징부(120)는 제1 트랜지스터(T1)의 게이트 전극에 게이트전극과 소스전극이 연결된 제10 트랜지스터(T10)를 포함한다. 여기서 제10 트랜지스터(T10)의 출력단인 드레인 전극은 제2 스테이지(100b)의 P-node에 커플링된다. 만약 제2 스테이지(100b) 및 이후 스테이지의 제10 트랜지스터라면, 제10 트랜지스터(10)의 드레인 전극은 다음다음 스테이지의 P-node에 커플링된다.

P-node 제어부(130)는 제2, 제3, 제4 및 제5 트랜지스터(T2, T3, T4, T5)를 포함한다.

제2 트랜지스터(T2)는 제1 트랜지스터(T1)의 드레인 전극에 드레인 전극이 연결되고 리셋전압(Vreset)이 소스 전극을 통해 입력하며 출력부(140)의 입력단에 게이트 전극이 연결되어, 출력부(140)의 입력단과 게이트 전극 사이에 P-제어노드를 형성한다. 제3 트랜지스터(T3)는 클럭2가 입력되는 클럭단자에 게이트전극과 소스전극이 연결되고 드레인 전극에 P-제어노드가 연결되며, 클럭2가 인가되는 경우에 P-node를 리셋전압(Vreset)으로 만든다. 제4 트랜지스터(T4)는 스타트신호(start)) 또는 캐리신호(Cs)를 게이트 전극의 입력으로 하며 드레인 전극이 P-제어노드에 연결되고 소스 전극이 리셋전압(Vreset)에 연결된다. 제5 트랜지스터(T5)는 스타트신호(Start)ff 또는 캐리신호를 게이트 전극의 입력으로 하며 드레인 전극이 P-제어노드와 클럭2에 연결되고 소스 전극이 리셋전압(Vreset)에 연결된다.

출력부(140)은 클럭1과 리셋전압(Vreset)이 인가되고 P-node 전압을 구동전압으로 하며 상기 출력신호 및 캐리신호를 생성하여 출력하는 제6 및 제8 트랜지스터와, 상기 제6 및 제8 트랜지스터에 의해 생성되는 출력신호 및 캐리신호를 P-제어노드 전압에 따라 리셋전압(Vreset)으로 리셋시켜주는 제7 및 제9 트랜지스터를 포함한다. 더 자세하게는 제6 및 제7 트랜지스터는 공통 게이트로 하며 부트스트랩 캐패시터와 연결된 P-node에 전전 스테이지의 캐리신호 및 전 스테이지의 캐리신호가 충전되며, 상기 캐리신호들로 충전된 P-node를 게이트 전극의 입력으로하고 소스전극에 클럭 1이 인가될 때 P-node를 부트스트랩 시켜서 입력전압을 더 높이거나 더 낮추어 안정적으로 온/오프 하게 되어 드레인 전극에 각각 출력신호(OUT)와 캐리신호(Cs)가 생성된다. 제7 및 제8 트랜지스터는 공통 게이트로 하며 P- 제어노드의 전압을 게이트 전극의 입력으로하고 드레인 전극에 제 6 또는 제8 트랜지스터의 드레인전극이 연결되고 소스 전극에 리셋전압(Vreset)이 연결된다.

이하에서는 도 4 및 도 5를 참조로 하여 n 스테이지인 제1 스테이지 및 (n+1) 스테이지인 제2 스테이지의 연결 관계 및 동작을 설명한다. 도 4는 본 발명의 실시 예에 따른 연속하는 2개의 스테이지에 대한 시프트레지스터의 회로도로서, 제1 스테이지 및 제2 스테이지에 대한 회로도이다. 도 5는 본 발명의 실시 예에 따른 2개의 스테이지에 대한 시프트레지스터의 구동 타이밍도이다.

도 4를 참고하면, 제1 스테이지(100a)와 제2 스테이지(100b)는 동일한 회로 구성을 가진다.

제1 스테이지(100a)에서, 스타트단자(STR)에 스타트신호(Start)가 인가되고, 출력부(140)의 제6 및 제8 트랜지스터(T6, T8)에 제1 클럭신호(CLK1)가 인가되며, 제3 트랜지스터(T3)에 제2 클럭신호(CLK2)가 인가된다. 이때 제4 트랜지스터(T4)는 스타트신호(Start) 를 게이트 전극의 입력으로 하고, 프리차징부(120)의 제10 트랜지스터(T10)는 스타트단자(STR)를 입력으로 하고 제2 스테이지(100b)의 P-node에 드레인 전극이 연결된다. P-node는 제1 트랜지스터(T1)의 출력단에 연결된다.

제2 스테이지(100b)에서, 스타트단자(STR)에 제1 스테이지(100a)의 캐리신호(SC1)가 인가되고, 출력부(140)의 제6 및 제8 트랜지스터(T6, T8)에 제2 클럭신호(CLK2)가 인가되며, 제3 트랜지스터(T3)에 제3 클럭신호(CLK3)가 인가된다. 이때 제4 트랜지스터(T4)는 제1 스테이지(100a)의 스타트신호(Start)를 게이트 전극의 입력으로 한다. 그리고 프리차징부(120)의 제10 트랜지스터(T10)는 제1 스테이지(100a)(n)의 캐리신호(Sc1)를 입력으로 하고 제3 스테이지(100c)의 P-node에 드레인 전극이 연결된다. P-node는 제1 스테이지(100a)의 제10 트랜지스터(T10)를 통해 제1 스테이지(100a)의 스타트단자(STR)와 커플링된다.

도 5를 참고하여 제1 스테이지(100a) 및 제2 스테이지(100b)의 동작을 설명한다.

우선 제1 스테이지(100a)의 동작을 보면, (A), (B), (C), (D)와 같이 각 클럭신호(CLK1 내지 CLK4)가 동기화된 상태에서, 도 5의 (E)와 같이 스타트신호(Start)가 제1 스테이지(100a)(n)의 스타트단자(STR)에 인가되면, 스타트신호(Start)는 제4 및 제5 트랜지스터(T4, T5)를 턴 온시키고 제1 트랜지스터(T1)를 통해 P-node에 충전된다.

제4 및 제5 트랜지스터(T4, T5)의 턴 온에 의해 P-제어노드는 (F)에 도시된 바와 같이 리셋전압(Vreset)이 걸리고, 이에 따라 점선원(M1)과 같이 P-node에 충전된 신호를 유지시켜준다. 이때 제2, 제7, 제9 트랜지스터(T2, T7, T9)는 P-제어노드의 리셋전압에 따라 오프 상태가 된다.

이런 상태에서, 스타트신호(Start)의 라이징 에지에 동기하여 제1 클럭신호(CLK1)가 제1 스테이지(100a)의 출력부(140)에 인가된다. 이에 (H)에 도시된 바와 같이, 출력부(140)의 제6 트랜지스터(T6)에서는 출력신호(OUT1)가 출력되고, 제8 트랜지스터(T8)에서는 캐리신호(Cs1)가 출력된다. 이때 (G)의 점선원(M2)와 같이 제1 스테이지(100a)의 P-node는 부트스트랩 커패시터(Cb) 및 제6 및 제8 트랜지스터(T6,T8)에 의해 부트스트랩되어 진다.

그리고, 제1 클럭신호(CLK1)의 라이징 에지에 동기하여 제2 클럭신호(CLK2)가 제3 트랜지스터(T3)에 인가된다. 이에 제3 트랜지스터(T3)는 턴 온되고 P-제어노드에 제2 클럭신호(CLK2)에 대응하는 전압이 걸리도록 하여 제2, 제7 및 제9 트랜지스터(T2, T7, T9)를 턴 온시킨다. 이에 P-node는 제2 트랜지스터(T2)와 전기적으로 도통되어 리셋전압(Vreset)으로 리셋되며, 이에 따라 (G)에 도시된 바와 같이 제2 클럭신호(CLK2)에 동기하여 부트스트랩 된 전압이 리셋전압(Vreset)으로 리셋된다. 그리고 제7 및 제9 트랜지스터(T7, T9)의 턴 온에 따라 제6 트랜지스터(T6)의 출력신호(OUT1)와 제8 트랜지스터(T8)의 캐리신호(Sc1)가 리셋된다.

다음으로, 제2 스테이지(100b)의 동작을 보면, 제1 스테이지(100a)의 스타트신호(Start)에 의해 P는 제1 스테이지(100a)의 제10 트랜지스터(T10)를 통과한 스타트신호(Start)에 의해 (J)의 점선원(M3)과 같이 미리충전되고, 동시에 제1 스테이지(100a)의 스타트신호(Start)에 의해 제4 트랜지스터(T4)가 턴 온됨에 따라 P-제어노드는 (I)에 도시된 바와 같이 리셋전압(Vreset)이 걸리고, 이에 의해 P-node에 미리충전된 신호가 유지된다. 이때 제2, 제7, 제9 트랜지스터(T2, T7, T9)는 P-제어노드의 리셋전압에 따라 오프 상태가 된다.

이러한 상태에서 제2 스테이지(100b)는 스타트단자(STR)를 통해 제1 스테이지(100a)의 캐리신호(Sc1)를 스타트신호(Start)로 입력받는다. 캐리신호(Sc1)는 P-node에 인가되어 P-node를 계속해서 차징시키고, 제5 트랜지스터(T5)를 턴 온시켜 P-제어노드에 계속해서 리셋전압(Vreset)이 걸리도록 함으로써 (J)의 점선원(M4)과 같이 P-node에 충전된 신호를 계속해서 유지시킨다.

그런 다음, 제2 스테이지(100b)는 제1 스테이지(100a)과 함께 제2 클럭신호(CLK2)를 인가받는다. 이때 제2 스테이지(100b) 에서 제2 클럭신호(CLK2)는 출력부(140)의 제6 및 제8 트랜지스터(T6, T8)에 인가된다. 제2 클럭신호(CLK2)가 인가됨에 따라, (K)에 도시된 바와 같이, 출력부(140)의 제6 트랜지스터(T6)에서는 출력신호(OUT2)가 출력되고, 제8 트랜지스터(T8)에서는 캐리신호(Cs2)가 출력된다.

이때 (J)의 점선원(M5)와 같이 제2 스테이지(100b)의 P는 부트스트랩 커패시터(Cb) 및 제6 및 제8 트랜지스터(T6, T8)에 의해 부트스트랩되어 진다.

그리고, 제2 클럭신호(CLK2)의 라이징 에지에 동기하여 제3 클럭신호(CLK3)가 제3 트랜지스터(T3)에 인가된다. 이에 제3 트랜지스터(T3)는 턴 온되고 P-제어노드에 제3 클럭신호(CLK3)에 대응하는 전압이 걸리도록 하여 제2, 제7 및 제9 트랜지스터(T2, T7, T9)를 턴 온시킨다. 제2트랜지스터(T2)가 턴 온되면, P-node는 제2 트랜지스터(T2)와 전기적으로 도통되어 리셋전압(Vreset)으로 리셋되며, 이에 따라 (J)에 도시된 바와 같이 제3 클럭신호(CLK3)에 동기하여 부트스트랩 된 전압이 리셋전압(Vreset)으로 리셋된다. 그리고 제7 및 제9 트랜지스터(T7, T9)의 턴 온에 따라 제6 트랜지스터(T6)의 출력신호(OUT2)와 제8 트랜지스터(T8)의 캐리신호(Sc2)가 리셋된다.

이하에서는 도 6 및 도 7을 참조로 하여 본 발명의 실시 예에 따른 시프트 레지스터의 전체적인 동작을 설명한다. 도 6은 본 발명의 실시 예에 따른 연속하는 4개의 스테이지에 대한 시프트 레지스터의 회로도이고, 도 7은 본 발명의 실시 예에 따른 4개의 스테이지에 대한 시프트레지스터의 구동 타이밍도이다

여기서 본 발명의 실시 예에 따른 시프트 레지스터는 4개의 스테이지로 구성된 경우를 일 예로 한 것이다.

도 6를 참고하면, 제1 및 제4 스테이지(100a 내지 100d)는 동일한 회로 구성을 가진다. 다만 2개 이상의 이전 스테이지를 가진 제3 스테이지(100c) 및 제4 스테이지(100d)는 동일한 연결 관계를 가지나, 제1 스테이지(100a) 및 제2 스테이지(, 100b)는 이전 스테이지가 없거나 1개이므로 제3 스테이지(100c) 및 제4 스테이지(100d) )와 다른 연결 관계를 가진다. 이러한 제1 스테이지(100a) 및 제2 스테이지(100b)의 연결 관계는 도 4 및 도 5를 참고로 설명하였으므로, 이하에서는 더 이상의 설명은 생략한다.

제3 스테이지(100c) 에서, 스타트단자(STR)에 제2 스테이지(100b) 의 캐리신호(SC1) 가 인가되고, 출력부(140)의 제6 및 제8 트랜지스터(T6, T8)에 제3 클럭신호(CLK3)가 인가되며, 제3 트랜지스터(T3)에 제4 클럭신호(CLK4)가 인가된다. 이때 제4 트랜지스터(T4)는 제2 스테이지(100b) 의 제10 트랜지스터(T10)를 통해 제1 스테이지(100a)의 캐리신호(Sc1)를 게이트 전극의 입력으로 한다. 그리고 프리차징부(120)의 제10 트랜지스터(T10)는 제2 스테이지(100b) 의 캐리아웃신호(Sc2) 를 입력으로 하고 제4 스테이지(100d)의 P-node에 드레인 전극이 연결된다. P-node는 제2 스테이지(100b) 의 제10 트랜지스터(T10)를 통해 제1 스테이지(100a)의 캐리신호단(Carry out) 과 커플링된다.

제4 스테이지(100d) 에서, 스타트단자(STR)에 제3 스테이지(100c) 의 캐신호(SC1) 가 인가되고, 출력부(140)의 제6 및 제8 트랜지스터(T6, T8)에 제4 클럭신호(CLK4)가 인가되며, 제3 트랜지스터(T3)에 제1 클럭신호(CLKa)가 인가된다. 이때 제4 트랜지스터(T4)는 제3 스테이지(100c) 의 제10 트랜지스터(T10)를 통해 제2 스테이지(100b) 의 캐리신호(Sc2) 를 게이트 전극의 입력으로 한다. 그리고 프리차징부(120)의 제10 트랜지스터(T10)는 제3 스테이지(100c) 의 캐리신호(Sc3) 를 입력으로 하고 캐리신호(Sc3) 를 출력한다. P-는 제3 스테이지(100c)의 제10 트랜지스터(T10)를 통해 제2 스테이지(100b)의 캐리신호단(Carry out) 과 커플링된다.

도 7을 참고하여 제1 내지 제4 스테이지(100a 내지 100d)의 동작을 설명한다. 설명에 앞서, 제1 스테이지(100a) 및 제2 스테이지(100b) 의 동작은 도 5를 참조로 이미 설명하였으므로, 이하에서는 제3 스테이지(100c) 및 제4 스테이지(100d) 의 동작을 설명한다.

우선, 제3 스테이지(100c) 의 동작을 보면, 제1 스테이지(100a)의 캐리신호(Sc1)에 의해 P는 (M)의 점선원(M6)과 같이 미리충전되고, 동시에 제4 트랜지스터(T4)는 제1 스테이지(100a) 의 캐리신호(Sc1) 에 의해 턴 온되어 P-제어노드에 (L)에 도시된 바와 같이 리셋전압(Vreset)이 걸리게 함으로써, P-node에 미리충전된 신호가 유지되게 한다. 이러한 상태에서 제3 스테이지(100b) 는 스타트단자(STR)를 통해 제2 스테이지(100b) 의 캐리신호(Sc2) 를 스타트신호(Start)로 입력받는다. 캐리신호(Sc2) 는 P-node에 인가되어 P-node를 계속해서 충전시키고, 제5 트랜지스터(T5)를 턴 온시켜 계속해서 P-제어노드에 리셋전압(Vreset)이 걸리도록 하여 (M)의 점선원(M7)과 같이 P-node에 충전된 신호를 계속해서 유지시킨다. 이때 제2, 제7, 제9 트랜지스터(T2, T7, T9)는 P-제어노드의 리셋전압에 따라 오프 상태가 된다.

그런 다음, 제3 스테이지(100c)는 제3 클럭신호(CLK3)를 인가받는다. 이때 제3 스테이지(100c) 에서 제3 클럭신호(CLK3)는 출력부(140)의 제6 및 제8 트랜지스터(T6, T8)에 인가된다. 제3 클럭신호(CLK3)가 인가됨에 따라, (N)에 도시된 바와 같이, 출력부(140)의 제6 트랜지스터(T6)에서는 출력신호(OUT3) 가 출력되고, 제8 트랜지스터(T8)에서는 캐리신호(Cs3) 가 출력된다.

이때 (M)의 점선원(M8)와 같이 제3 스테이지(100c) 의 P는 부트스트랩 커패시터(Cb) 및 제6 및 제8 트랜지스터(T6, T8)에 의해 부트스트랩되어 진다.

그리고, 제3 클럭신호(CLK3)의 라이징 에지에 동기하여 제4 클럭신호(CLK4)가 제3 트랜지스터(T3)에 인가된다. 이에 제3 트랜지스터(T3)는 턴 온되고 P-제어노드에 제3 클럭신호(CLK3)에 대응하는 전압이 걸리도록 하여 제2, 제7 및 제9 트랜지스터(T2, T7, T9)를 턴 온시킨다. 제2, 트랜지스터(T2)가 턴 온되면, P-node는 제2 트랜지스터(T2)와 전기적으로 도통되어 리셋전압(Vreset)으로 리셋되고, 이에 따라 (M)에 도시된 바와 같이 제4 클럭신호(CLK4)에 동기하여 부트스트랩 된 전압이 리셋전압(Vreset)으로 리셋된다. 그리고 제7 및 제9 트랜지스터(T7, T9)의 턴 온에 따라 제6 트랜지스터(T6)의 출력신호(OUT3) 와 제8 트랜지스터(T8)의 캐리아웃신호(Sc3) 가 리셋된다.

다음으로, 제4 스테이지(100d) 의 동작을 보면, 제2 스테이지(100b) 의 캐리아웃신호(Sc2) 에 의해 P-node는 (P)의 점선원(M9)과 같이 미리충전되고, 동시에 제4 트랜지스터(T4)가 제2 스테이지(100b)의 캐리아웃신호(Sc2)에 의해 턴 온되어 P-제어노드에 (O)에 도시된 바와 같이 리셋전압(Vreset)이 걸리게 함으로써 P-node에 미리충전된 신호가 유지되게 한다.

이러한 상태에서 제4 스테이지(100d) 는 스타트단자(STR)를 통해 제3 스테이지(100c) 의 캐리아웃신호(Sc3) 를 스타트신호(Start)로 입력받는다. 캐리아웃신호(Sc3) 는 P-node에 인가되어 P-node를 계속해서 충전시키고, 제5 트랜지스터(T5)를 턴 온시켜 P-nodee 제어노드를 계속해서 리셋전압(Vreset)이 걸리도록 함으로써 (P)의 점선원(M10)과 같이 P-node에 충전된 신호를 계속해서 유지시킨다. 이때 제2, 제7, 제9 트랜지스터(T2, T7, T9)는 P-제어노드의 리셋전압에 따라 오프 상태가 된다.

그런 다음, 제4 스테이지(100d) 는 제3 스테이지(100c) 과 함께 제4 클럭신호(CLK4)를 인가받는다. 이때 제4 스테이지(100d) 에서 제4 클럭신호(CLK4)는 출력부(140)의 제6 및 제8 트랜지스터(T6, T8)에 인가된다.

제4 클럭신호(CLK4)가 인가됨에 따라, (Q)에 도시된 바와 같이, 출력부(140)의 제6 트랜지스터(T6)에서는 출력신호(OUT4) 가 출력되고, 제8 트랜지스터(T8)에서는 캐리신호(Cs4) 가 출력된다. 이때 (P)의 점선원(M11)와 같이 제4 스테이지(100d) 의 P는 부트스트랩 커패시터(Cb) 및 제6 및 제8 트랜지스터(T6,T8)에 의해 부트스트랩되어 진다.

그리고, 제4 클럭신호(CLK4)의 라이징 에지에 동기하여 제1 클럭신호(CLK1)가 제3 트랜지스터(T3)에 인가된다. 이에 제3 트랜지스터(T3)는 턴 온되고 P-제어노드에 제3 클럭신호(CLK3)에 대응하는 전압이 걸리도록 하여 제2, 제7 및 제9 트랜지스터(T2, T7, T9)를 턴 온시킨다. 제2트랜지스터(T2)가 턴 온되면, P-node는 제2 트랜지스터(T2)와 전기적으로 도통되어 리셋전압(Vreset)으로 리셋되고, 이에 따라 (P)에 도시된 바와 같이 제4 클럭신호(CLK4)에 동기하여 부트스트랩 된 전압이 리셋전압(Vreset)으로 리셋된다.

한편, 전술한 실시 예에서는 제1 내지 제10 트랜지스터를 P 타입 박막트랜지스터로 구성된 경우를 일 예로 설명하였으나, 다른 예로서, 제1 내지 제10 트랜지스터를 N 타입 박막트랜지스터로 구성할 수 있다. 제1 내지 제10 트랜지스터를 N 타입 박막트랜지스터로 구성하는 경우는 통상의 기술자라면 전술한 실시 예를 통해 쉽게 구현이 가능하므로 자세한 설명은 생략한다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

100a : 제1 스테이지 100b : 제2 스테이지
100c : 제3 스테이지 100d : 제4 스테이지
110 : 스타트부 120 : 프리차징부
130 : P-node 리셋제어부 140 : 출력부
100 : 시프트 레지스터

Claims

순차적으로 발생되는 4개의 클럭 신호 중 연속하는 2개의 클럭신호를 입력으로 하고 스타트신호를 입력으로 하는 복수의 스테이지로 구성되고,
제1 스테이지는 상기 스타트신호를 P-node에 차징하고 제1 클럭신호가 인가될 때 상기 P-node의 전압을 구동전압으로 하여 제1 출력신호 및 제1 캐리신호를 출력하며, 제2 클럭신호가 인가될 때 상기 P-node를 리셋시키고,
제2 스테이지는 상기 제1 스테이지에 입력되는 스타트신호를 P-node에 미리충전하고, 상기 제1 캐리신호를 P-node에 충전하며, 상기 제2 클럭신호가 인가될 때 상기 P-node의 전압을 구동전압으로 하여 제2 출력신호 및 제2 캐리신호를 출력하고, 제3 클럭신호가 인가될 때 상기 P-node를 리셋시키며,
제3 스테이지 및 이후의 스테이지는 전전 스테이지의 캐리신호를 P-node에 미리충전하고, 이전 스테이지의 캐리신호를 P-node에 충전하며, 이전 스테이지에 두번째로 입력되는 입력클럭신호가 입력될 때 상기 P-node의 전압을 구동전압으로 하여 출력신호 및 캐리신호를 출력하며, 상기 입력클럭신호 다음으로 발생되는 클럭신호에 따라 충전된 상기 P-node를 리셋시키는,
시프트 레지스터.
제1항에서,
상기 복수의 스테이지 중 각각의 스테이지는
스타트단자로부터 이전 스테이지의 캐리신호를 입력으로 하고 이전 스테이지가 없는 경우에 상기 스타트신호를 입력으로 하는 스타트부,
상기 스타트단자에 입력단이 연결되고 출력단이 다음 스테이지의 P-node에 커플링되어 있는 프리차징부,
현재 스테이지의 스타트단자 또는 이전 스테이지의 스타트단자로부터 입력되는 신호에 따라 P-node의 미리충전 또는 충전된 신호를 유지시키거나 P-node를 리셋시키는 P-node 제어부, 그리고
상기 P-node에 미리 충전된 신호 및 상기 스타트부의 출력을 입력으로 하고 제1 입력클럭 바로 전에 입력되는 제2 입력클럭이 인가 될 때 부트스트랩 캐패시터와 연결된 P-node에 충전된 전압을 부트스트랩하여 동작전압을 더 높이거나 또는 더 낮춰서 안정적으로 출력신호를 출력하고 상기 P-node 제어부의 출력에 따라 P-node의 전압 및 출력 신호를 리셋전압으로 리셋시키는 출력부
를 포함하는 시프트 레지스터.
제2항에서,
상기 스타트부는 스타트단자에 다이오드 연결된 제1 트랜지스터를 포함하고,
상기 프리차징부는 상기 제1 트랜지스터의 게이트 전극에 게이트전극 및 소스전극이 연결되고 드레인 전극이 다음 스테이지의 P-node에 커플링된 제10 트랜지스터를 포함하고,
상기 P-node제어부는 상기 제1 트랜지스터의 드레인 전극에 드레인 전극이 연결되고 상기 리셋전압이 소스 전극에 연결되며, 상기 출력부의 입력단에 게이트 전극이 연결되어 상기 출력부의 입력단과 게이트 전극 사이에 P-제어노드를 형성하는 제2 트랜지스터, 상기 제1 입력클럭이 입력되는 클럭단자에 게이트 전극 및 소스 전극이 연결되고 드레인 전극에 상기 P-제어노드가 연결되며 상기 제1 입력클럭이 인가되는 경우에 P-node를 상기 리셋전압으로 리셋시키는 제3 트랜지스터, 스타트단자로부터 입력되는 신호 또는 전전 스테이지의 캐리신호를 게이트 전극의 입력으로 하고 드레인 전극이 상기 P-제어노드에 연결되며 소스 전극이 상기 리셋전압에 연결된 제4 트랜지스터 및, 스타트단자로부터 입력되는 신호를 게이트 전극의 입력으로 하며 드레인 전극이 P-제어노드와 상기 제1 입력클럭에 커플링되고 소스 전극이 상기 리셋전압에 연결된 제5 트랜지스터를 포함하고,
상기 출력부는 상기 제2 입력클럭과 상기 리셋전압이 인가되고 부트스트랩 캐패시터와 연결된 P-node에 전전 스테이지의 캐리신호와 전 스테이지의 캐리신호가 충전 되며 상기 P-node에 충전된 캐리신호들을 부트스트랩하여 구동전압으로 하며 상기 출력신호 및 캐리신호를 생성하여 출력하는 제6 및 제8 트랜지스터와, 상기 제6 및 제8 트랜지스터에 의해 생성되는 출력신호 및 캐리신호를 P 제어노드의 전압에 따라 리셋전압(Vreset)으로 리셋시켜 주는 제7 및 제9 트랜지스터를 포함하는,
시프트 레지스터.
제3항에서,
상기 제1 내지 제10 트랜지스터는 P 타입의 박막트랜지스터인 시프트 레지스터.
제3항에서,
상기 제1 내지 제10 트랜지스터는 N 타입의 박막트랜지스터인 시프트 레지스터.