CN104079267A - 时钟生成装置、电子设备、移动体及时钟生成方法 - Google Patents

时钟生成装置、电子设备、移动体及时钟生成方法 Download PDF

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Abstract

时钟生成装置、电子设备、移动体及时钟生成方法，可在不需要或简化生成时钟信号的振荡器、或振荡电路的频率变更机构的同时生成期望频率的时钟信号。时钟生成装置（1）被输入时钟信号（CK1）（32.768kHz＋α（α为零或正数）），通过屏蔽时钟信号（CK1）具有的部分时钟脉冲，生成在每预定时间内具有预定数量的时钟脉冲的时钟信号（CK2）。

Description

时钟生成装置、电子设备、移动体及时钟生成方法
技术领域
本发明涉及时钟生成装置、电子设备、移动体以及时钟生成方法。
背景技术
实时时钟（RTC：Real Time Clock）被组装到个人计算机（PC）等各种各样的电子设备。RTC的时钟的产生源一般采用32.768kHz振荡的石英振子。但是，32.768kHz的石英振子的振荡频率容易根据温度而发生变化，因此例如在计费***用的RTC等、要求更高精度的振荡频率的情况下，需要在时钟生成用IC的内部设置石英振子的温度补偿电路，从而引起IC的成本上升。
与此相对，在面向PC时，还存在如下的PC：在时钟生成用IC中设置未被温度补偿的低精度的32.768kHz振荡电路，参照处于***上的另一高精度的高速时钟校正该振荡电路的频率（专利文献1）。
【专利文献1】美国专利第8183937号
但是，专利文献1所记载的校正方法调整IC内置的32.768kHz振荡电路的振荡频率，调整用电路的电路规模增大，仍会引起IC的成本上升。
发明内容
本发明正是鉴于以上问题点而完成的，根据本发明的几个方式，能够提供一种可在不需要或简化生成时钟信号的振荡器、或振荡电路的频率变更机构的同时生成期望频率的时钟信号的时钟生成装置、电子设备、移动体以及时钟生成方法。
本发明正是为了解决上述课题中的至少一部分而完成的，可作为以下方式或应用例来实现。
[应用例1]
本应用例的时钟生成装置被输入第1时钟信号，通过屏蔽所述第1时钟信号具有的部分时钟脉冲，生成在每预定时间内具有预定数量的时钟脉冲的第2时钟信号。
根据本应用例的时钟生成装置，能够通过屏蔽第1时钟信号的部分时钟脉冲，在不需要或简化振荡器、或振荡电路的频率变更机构的同时生成期望频率（期望的平均频率）的第2时钟信号。
[应用例2]
上述应用例的时钟生成装置可以包含：时钟脉冲门部，其以不使所述部分时钟脉冲传播的方式对该部分时钟脉冲进行屏蔽，生成所述第2时钟信号；频率测定部，其将第3时钟信号作为基准来测定所述第1时钟信号与所述第2时钟信号的频率比；以及屏蔽信号生成部，其假设所述频率测定部的测定结果与所述第1时钟信号的时钟脉冲的屏蔽数相等，并根据该测定结果，生成控制所述时钟脉冲门部的屏蔽定时的屏蔽信号。
根据本应用例的时钟生成装置，参照了第3时钟信号的第1时钟信号的测定结果与屏蔽数相等，且不包含在计算屏蔽数时产生的误差，因此能够生成与第3时钟信号的频率精度对应的频率精度的第2时钟信号。
[应用例3]
在上述应用例的时钟生成装置中，可以是所述频率测定部通过对与所述第1时钟信号的给定时钟脉冲数对应的时间内所包含的所述第3时钟信号的时钟脉冲数进行递减计数，测定给定的基准值与测定结果的计数值之差作为所述屏蔽数。
根据本应用例的时钟生成装置，能够以简单的结构计算第1时钟信号的屏蔽数，并且能够有效缩短根据第3时钟信号的频率测定第1时钟信号的频率的时间。
[应用例4]
在上述应用例的时钟生成装置中，可以是所述屏蔽信号生成部包含与所述第1时钟信号同步地动作的累加器，在设所述累加器的输入信号值和输出信号值分别为y(i)和y(i－1)、并设所述基准值和所述屏蔽数分别为F和K时，y(i)是(y(i－1)＋K)除以F而得的余数，所述屏蔽信号是将y(i－1)＋K≧F的时刻设为所述屏蔽定时的信号。
根据本应用例的时钟生成装置，能够使得结构简单，同时生成使屏蔽第1时钟信号的时钟脉冲的定时尽可能地均匀分散而得的第2时钟信号。
[应用例5]
上述应用例的时钟生成装置还可以包含：振荡电路，其产生所述第1时钟信号，能够进行频率调整；以及频率调整部，其在所述第1时钟信号的频率低于预定频率的情况下，以所述第1时钟信号的频率变为该预定的频率以上的方式对所述振荡电路的频率进行调整。
根据本应用例的时钟生成装置，即使在第1时钟信号的频率低于预定频率的情况下，也能够通过将第1时钟信号的频率设为预定频率以上，屏蔽第1时钟信号的部分时钟脉冲而生成第2时钟信号。
[应用例6]
上述应用例的时钟生成装置可以将所述时钟脉冲门部设为第1时钟脉冲门部，将所述屏蔽信号生成部设为第1屏蔽信号生成部，将所述屏蔽信号设为第1屏蔽信号，所述时钟生成装置还包含：第1电源端子，其被提供第1电源电压；分频电路，在向所述第1电源端子提供了所述第1电源电压时，所述分频电路被输入所述第3时钟信号，以预定的分频比对所述第3时钟信号进行分频而生成第4时钟信号；第2时钟脉冲门部，其以不使所述第4时钟信号具有的部分时钟脉冲传播的方式对该部分时钟脉冲进行屏蔽，从而生成第5时钟信号；第2屏蔽信号生成部，其根据所述第4时钟信号的每预定的时钟脉冲数中预定的屏蔽数的信息，生成控制所述第2时钟脉冲门部的屏蔽定时的第2屏蔽信号；时钟选择部，在向所述第1电源端子提供了所述第1电源电压时，所述时钟选择部选择所述第5时钟信号，在未向第1电源端子提供所述第1电源电压时，所述时钟选择部选择所述第2时钟信号；以及输出端子，其用于将所述时钟选择部所选择的时钟信号输出到外部。
根据本应用例的时钟生成装置，能够在提供了第1电源电压时输出屏蔽了对第3时钟信号进行分频后的第4时钟信号的部分时钟脉冲而得的第5时钟信号，在未提供第1电源电压时输出第2时钟信号。即，根据本应用例的时钟生成装置，能够根据是否提供了第1电源电压对待输出的时钟信号进行切换。
[应用例7]
在上述应用例的时钟生成装置中，可以将所述累加器设为第1累加器，所述第2屏蔽信号生成部包含与所述第4时钟信号同步地动作的第2累加器，在设所述第2累加器的输入信号值和输出信号值分别为z(i)和z(i－1)、并设所述预定的时钟脉冲数和所述预定的屏蔽数分别为G和L时，z(i)是(z(i－1)＋L)除以G而得的余数，所述第2屏蔽信号是将z(i－1)＋L≧G的时刻设为所述屏蔽定时的信号。
根据本应用例的时钟生成装置，能够使得结构简单，同时生成使屏蔽第4时钟信号的时钟脉冲的定时尽可能地均匀分散而得的第5时钟信号。
[应用例8]
上述应用例的时钟生成装置可以还包含：第2电源端子，其被提供第2电源电压；以及计数器，其对所述第2时钟信号的时钟脉冲数进行计数，在向所述第2电源端子提供了所述第2电源电压时，所述频率测定部每当所述计数器的计数值变为预定值时被输入所述第3时钟信号来测定所述第1时钟信号的频率。
根据本应用例的时钟生成装置，在提供了第2电源电压时，间歇地测定第1时钟信号的频率，因此不论第1电源电压的供给何时停止，都能够使用最接近的测定结果，迅速生成对第1时钟信号适当进行频率校正后的第2时钟信号。并且，即使在第1电源电压的供给停止后，也间歇地测定第1时钟信号的频率，因此能够在削减功耗的同时，减少环境变化引起的第1时钟信号的频率变动的影响而持续生成大致恒定频率的第2时钟信号。
[应用例9]
上述应用例的时钟生成装置可以包含：分频电路，其以预定的分频比对第3时钟信号进行分频而生成所述第1时钟信号；时钟脉冲门部，其以不使所述第1时钟信号具有的部分时钟脉冲传播的方式对该部分时钟脉冲进行屏蔽，从而生成所述第2时钟信号；以及屏蔽信号生成部，其根据所述第1时钟信号的每预定的时钟脉冲数中预定的屏蔽数的信息，生成控制所述时钟脉冲门部的屏蔽定时的屏蔽信号。
根据本应用例的时钟生成装置，能够以屏蔽对第3时钟信号进行分频后的第1时钟信号的部分时钟脉冲的简单结构生成第2时钟信号。
[应用例10]
在上述应用例的时钟生成装置中，可以是所述屏蔽信号生成部包含与所述第1时钟信号同步地动作的累加器，在设所述累加器的输入信号值和输出信号值分别为z(i)和z(i－1)、并设所述预定的时钟脉冲数和所述预定的屏蔽数分别为G和L时，z(i)是(z(i－1)＋L)除以G而得的余数，所述屏蔽信号是将z(i－1)＋L≧G的时刻设为所述屏蔽定时的信号。
根据本应用例的时钟生成装置，能够使得结构简单，同时生成使屏蔽第1时钟信号的时钟脉冲的定时尽可能地均匀分散而得的第2时钟信号。
[应用例11]
本应用例的电子设备包含上述任意一个时钟生成装置。
[应用例12]
上述应用例的电子设备可以还包含与所述时钟生成装置输出的所述第2时钟信号同步地生成时刻信息的实时时钟装置。
[应用例13]
本应用例的移动体包含上述任意一个时钟生成装置。
[应用例14]
本应用例的时钟生成方法根据第1时钟信号生成在每预定时间内具有预定数量的时钟脉冲的第2时钟信号，其中，该时钟生成方法包含以下步骤：将第3时钟信号作为基准来测定所述第1时钟信号与所述第2时钟信号的频率比；假设所述频率比的测定结果与所述第1时钟信号的时钟脉冲的屏蔽数相等，并根据该测定结果生成屏蔽信号；以及根据所述屏蔽信号，以不使所述第1时钟信号具有的部分时钟脉冲传播的方式对该部分时钟脉冲进行屏蔽，生成所述第2时钟信号。
[应用例15]
在上述应用例的时钟生成方法中，可以是在测定所述频率比的步骤中，通过对与所述第1时钟信号的给定时钟脉冲数对应的时间内所包含的所述第3时钟信号的时钟脉冲数进行递减计数，测定给定的基准值与所述时钟脉冲数的计数值之差作为所述屏蔽数，在生成所述屏蔽信号的步骤中，使用与所述第1时钟信号同步地动作的累加器，在设该累加器的输入信号值和输出信号值分别为y(i)和y(i－1)、并设所述基准值和所述屏蔽数分别为F和K时，y(i)是(y(i－1)＋K)除以F而得的余数，在y(i－1)＋K≧F时生成所述屏蔽信号。
附图说明
图1是示出第1实施方式的时钟生成装置的结构例的图。
图2是示出第1实施方式中的频率测定部10的结构例的图。
图3是频率测定部10的输出信号值与屏蔽数之间的关系的说明图。
图4是示出测定时间、基准值、25MHz的计数值、屏蔽数、校正时间以及校正精度之间的关系的一例的图。
图5是示出屏蔽信号生成部11的结构例的图。
图6是示出屏蔽信号生成部11的动作的时序图的一例的图。
图7是示出第1实施方式中的屏蔽信号的生成处理的流程图。
图8是示出未从一次电源提供电源电压时的时序图的一例的图。
图9是示出频率转换部15的结构例的图。
图10是示出屏蔽信号生成部152的结构例的图。
图11是示出停止从一次电源提供电源电压前后的时序图的一例的图。
图12是示出第2实施方式的时钟生成装置的结构例的图。
图13是示出第2实施方式中的频率测定部10的结构例的图。
图14是示出第2实施方式中的屏蔽信号的生成处理的流程图。
图15是本实施方式的电子设备的功能框图。
图16是示出本实施方式的电子设备的外观的一例的图。
图17是示出本实施方式的移动体的一例的图。
标号说明
1时钟生成装置；2石英振子；10频率测定部；11屏蔽信号生成部；12时钟脉冲门部；13计数器；14AND电路；15频率转换部；16时钟选择部；17AND电路；18频率调整部；20振荡电路；22可变电容；30振荡电路；40开关电路；42二极管；44二极管；101递减计数器；102递减计数器；104测定结束判定电路；111加法电路；112累加器（累计器）；151分频电路；152屏蔽信号生成部；153时钟脉冲门部；154加法电路；155累加器（累计器）；300电子设备；310时钟生成装置；320实时时钟（RTC）装置；321电源切换电路；322计时电路；330CPU；340操作部；350ROM；360RAM；370通信部；380显示部；390一次电源；392二次电源；400移动体；410时钟生成装置；420、430、440控制器；450电池；460备用电池。
具体实施方式
下面，参照附图对本发明的优选实施方式进行详细说明。另外，以下说明的实施方式不对权利要求所记载的本发明的内容进行不合理限定。并且以下说明的结构不全是本发明的必须结构要件。
1.时钟生成装置
1-1.第1实施方式
图1是示出第1实施方式的时钟生成装置的结构例的图。第1实施方式的时钟生成装置1构成为包含频率测定部10、屏蔽信号生成部11、时钟脉冲门部12、计数器13、AND电路14、频率转换部15、时钟选择部16、AND电路17、振荡电路20、振荡电路30、开关电路40、二极管42和二极管44，作为单芯片的集成电路（IC）被实现。但是，本实施方式的时钟生成装置1也可以省略或变更这些要素的一部分，或者设为追加了其他要素的结构。
本实施方式的时钟生成装置1具有：电源端子T1（第1电源端子），其与一次电源（Primary Power Supply）连接，被提供来自一次电源的电源电压VDD1（第1电源电压）；电源端子T2（第2电源端子），其与二次电源（Secondary Power Supply）连接，被提供来自二次电源的电源电压VDD2（第2电源电压），用于分别输出两个时钟信号CK6、CK7的输出端子T3、T4；用于连接石英振子2的两个端子T5、T6；以及接地端子T7。
与T1端子连接的一次电源是AC电源或大容量的锂离子电池等，在切断包含时钟生成装置1的设备（例如笔记本PC或平板PC）的电源、或者电源安全模式时等，不将电源电压VDD1提供到T1端子。另一方面，与T2端子连接的二次电源是小容量的硬币型电池等，始终提供电源电压VDD2。
振荡电路20是如下电路：利用从T2端子经由二极管44提供的电源电压VDD2进行动作，并以比预定频率（在本实施方式中为32.768kHz）高的频率（32.768kHz＋α）进行振荡。振荡电路20例如利用CR振荡电路、LC振荡电路、PLL（Phase LockedLoop：锁相环）电路、硅MEMS（Micro Electro Mechanical Systems：微机电***）等实现。在本实施方式中，振荡电路20根据制造偏差、动作温度范围、动作电压范围等所有条件，始终以高于32.768kHz的频率进行振荡。例如考虑如下方法等：在设计阶段，即使是振荡电路20变为最低频率的条件，也以高于32.768kHz的方式在典型条件下的频率中确保较大裕量的方法；以及将振荡电路20的频率设计为可调整，在设计阶段确保一定程度的裕量的基础上，即使是出货检查时变为最低频率的条件，也一定以高于32.768kHz的方式独立调整振荡电路20的频率的方法。
振荡电路30连接于T5端子与T6端子之间，利用从T1端子经由二极管42提供的电源电压VDD1进行动作，从而使石英振子2以预定的频率（在本实施方式中为25MHz）进行振荡。当未将电源电压VDD1提供到T1端子时，在开关电路40断开的期间内，振荡电路30的动作停止，在开关电路40接通的期间内，振荡电路30利用从T2端子经由二极管44提供的电源电压VDD2进行动作。
振荡电路30输出的25MHz的时钟信号CK3的频率精度比振荡电路20输出的32.768kHz＋α的时钟信号CK1高（频率偏差小），频率稳定度也较高。因此，在本实施方式中，在频率测定部10、屏蔽信号生成部11和时钟脉冲门部12中，使用时钟信号CK3测定时钟信号CK1的频率32.768kHz＋α，并生成根据测定结果校正后的32.768kHz的时钟信号CK2。
频率测定部10以时钟信号CK3（第3时钟信号）为基准，测定期望的频率（32.768kHz）与时钟信号CK1（第1时钟信号）的频率之比。该测定值与1次校正所需的时间（以下简单称作“校正时间”）Tcomp内的时钟信号CK1的时钟脉冲屏蔽数相等。在本实施方式中，频率测定部10仅在被输入了后述的计数器13输出的使能信号EN的期间内，进行期望的频率（32.768kHz）与时钟信号CK1的频率之比的测定（以下称作“频率比测定”）。
尤其是，在本实施方式中，频率测定部10对与时钟信号CK1的给定时钟脉冲数对应的时间（测定时间Tmeas）内所包含的时钟信号CK3的时钟脉冲数进行递减计数，由此递减计数后的计数值与校正时间Tcomp内的时钟信号CK1的时钟脉冲的屏蔽数相等。
图2是示出本实施方式中的频率测定部10的结构例的图。在图2的例子中，频率测定部10构成为包含递减计数器101、递减计数器102和测定结束判定电路104。
递减计数器101在被提供使能信号EN之前，输出第1电压电平（本实施方式中为低电平）的信号，在被提供使能信号EN后，对该时钟信号CK1的N个时钟脉冲进行递减计数，在与时钟信号CK1的N个时钟脉冲对应的时间内保持第2电压电平（本实施方式中为高电平）。保持该第2电压电平的时间为测定时间Tmeas。例如在N＝1024的情况下，测定时间Tmeas是与时钟信号CK1的1024个时钟脉冲对应的时间。
递减计数器102在被提供使能信号EN后，在递减计数器101的输出信号保持第2电压电平的期间内，对输入的时钟信号CK3的时钟脉冲数进行递减计数。递减计数器102的初始值是以25MHz对与32.768kHz的N周期对应的期间进行了计数时的计数值（＝25MHz/32.768kHz×N）。
测定结束判定电路104在检测到递减计数器101的输出信号从第2电压电平变化为第1电压电平时，产生后述的计数器13的开始信号START。
通过测定这样构成的频率测定部10的输出信号值（递减计数器102的输出信号值）K，能够得到与每校正时间Tcomp的时钟信号CK1的时钟脉冲屏蔽数相等的值。
接着，使用图3（A）和图3（B）说明信号值K与屏蔽数之间的关系。与32.768kHz的512个时钟脉冲对应的时间是15.625ms（图3（A）的点划线），该15.625ms与和25MHz的390625个时钟脉冲对应的时间一致（图3（B）的实线）。如上所述，该390625与基准值F对应。
此外，在32.768kHz＋α的周期与32.768kHz的周期减10%（α＝32.768kHz×1/9）对应的情况下，与32.768kHz＋α的512个时钟脉冲对应的时间（与测定时间Tmeas对应）为14.0625ms（图3（A）的实线），该14.0625ms与和25MHz的351562个时钟脉冲对应的时间大体一致（图3（B）的实线）。该351562与以390625（基准值F）为初始值的递减计数器102的计数值的减少值对应，经过测定时间Tmeas后的递减计数器102的值为递减计数器102的初始值390625（基准值F）与351562（递减计数器102的计数值的减少值）之差即39063。该值与信号值K相等。
另一方面，32.768kHz＋α的周期为32.768kHz的周期减10%的周期，因此为了将32.768kHz＋α校正为32.768kHz，屏蔽10%的时钟脉冲即可。因此，能够通过针对32.768kHz＋α的390625个时钟脉冲（基准值F）屏蔽其大致10%的39063个时钟脉冲（信号值K），校正为32.768kHz。即，每校正时间Tcomp内屏蔽K次时钟信号CK1的时钟脉冲即可，信号值K直接变为屏蔽数。
图4示出测定时间Tmeas、基准值F、25MHz的计数值、屏蔽数K、校正时间Tcomp以及校正精度之间的关系的一例。图4是32.768kHz＋α的周期与32.768kHz的周期减10%（α＝32.768kHz×1/9）对应的情况下的例子。例如，在将与时钟信号CK1（32.768kHz＋α）的64个时钟脉冲对应的时间设为测定时间Tmeas的情况下（递减计数器101的N＝64的情况下），测定时间Tmeas为1.7578125ms、基准值F为48828、时钟信号CK3（25MHz）的计数数量为43945、屏蔽数K为4883、校正时间Tcomp为1.34s（与时钟信号CK1的48828个时钟脉冲对应的时间）、校正精度为20.48ppm。并且，例如在将与时钟信号CK1（32.768kHz＋α）的512个时钟脉冲对应的时间设为测定时间Tmeas的情况下（递减计数器101的N＝512的情况下），测定时间Tmeas为14.6025ms、基准值F为390625、时钟信号CK3（25MHz）的计数数量为351562、屏蔽数K为39063、校正时间Tcomp为10.73s（与时钟信号CK1的390625个时钟脉冲对应的时间）、校正精度为2.56ppm。从图4可知，越将测定时间Tmeas设定得较长，校正精度越高。
返回图1，屏蔽信号生成部11（第1屏蔽信号生成部）根据频率测定部10计算出的屏蔽数（输出信号值）K，生成控制时钟脉冲门部12的屏蔽定时的屏蔽信号（第1屏蔽信号）。
时钟脉冲门部12（第1时钟脉冲门部）根据屏蔽信号生成部11所生成的屏蔽信号，以不使时钟信号CK1具有的部分时钟脉冲传播的方式对该部分时钟脉冲进行屏蔽，从而生成在每预定时间内具有预定数量的时钟脉冲的、平均频率为32.768kHz的时钟信号CK2（第2时钟信号）。
例如，屏蔽信号生成部11生成在校正时间Tcomp内仅使时钟信号CK1的K个时钟脉冲连续或分散地成为高电平的屏蔽信号，如果由输入了时钟信号CK1和屏蔽信号的2输入AND电路实现时钟脉冲门部12，则该2输入AND电路的输出信号成为平均频率是32.768kHz的时钟信号CK2。
在未将电源电压VDD1提供到T1端子时，时钟脉冲门部12输出的时钟信号CK2由时钟选择部16选择，并作为时钟信号CK6经由T3端子输出到外部。因此，本实施方式的时钟生成装置1输出存在时钟脉冲的疏密的时钟信号CK6，但例如RTC等计时几十m秒、或几百m秒的时间那样的计时装置，则即使以存在一些疏密的时钟信号CK6进行动作也不会产生较大问题。但是，例如在要求利用2.56ppm的精度的校正的情况下，如图4所示校正时间Tcomp为11秒左右，在该期间连续K次地屏蔽时钟信号CK1的时钟脉冲时，可能会产生时钟信号CK6的时钟脉冲停止1秒左右的状况。在这样的情况下，例如在使用时钟信号CK6驱动针的模拟钟表中可能会产生针停止1秒左右的不良情况，并且在使用时钟信号CK6播放电子旋律的音乐再现设备中可能会产生在一瞬间再现奇怪节奏的声音等不良情况。
因此，在本实施方式中，屏蔽信号生成部11在校正时间Tcomp内，生成使屏蔽时钟信号CK1的时钟脉冲的定时尽可能均匀分散那样的屏蔽信号。
图5示出本实施方式中的屏蔽信号生成部11的结构例。在图5的例子中，屏蔽信号生成部11构成为包含带进位输出的加法电路111和累加器（累计器）112。
加法电路111将屏蔽数（频率测定部10的输出信号值）K和累加器112的输出值y(i－1)相加并输出。其中，加法电路111的输出信号值y(i)的上限为基准值F－1，y(i)＝(y(i－1)＋K)mod F(y(i)是(y(i－1)＋K)除以F而得的余数）。此外，加法电路111在y(i－1)＋K＜F时生成第1电压电平（低电平）的屏蔽信号并输出，在y(i－1)＋K≧F时生成第2电压电平（高电平）的屏蔽信号并输出。此处，与时钟信号CK1的F个时钟脉冲对应的时间为校正时间Tcomp，基准值F与测定时间Tmeas的设定对应地进行设定。另外，基准值F的值和确定测定时间Tmeas的N的值可以在设计阶段进行固定，也可以用内部寄存器的设定进行变更。
累加器112（第1累加器）是在被输入时钟信号CK1的时钟脉冲时，保存加法电路111的输出信号值y(i)的寄存器。因此，每当被输入时钟信号CK1的时钟脉冲时，累加器112的输出信号值y(i－1)就被更新为加法电路111的输出信号值y(i)。
图6示出屏蔽信号生成部11的动作的时序图的一例。图6是32.768kHz＋α的周期与32.768kHz的周期减10%（α＝32.768kHz×1/9）对应的情况下的例子，测定时间Tmeas被设定为与时钟信号CK1的512个时钟脉冲对应的时间，基准值F与其对应地被设定为390625。即、校正时间Tcomp与时钟信号CK1的390625个时钟脉冲的时间对应。屏蔽数（频率测定部10的输出信号值）K为39063，因此在校正时间Tcomp内，时钟信号CK1的390625个时钟脉冲中的39063个时钟脉冲（10%）被屏蔽。如图6所示，可知时钟信号CK1在每10个时钟脉冲内被屏蔽1个时钟脉冲，能够以图5那样的简单结构使时钟脉冲屏蔽的定时大致等间隔地分散化。
本实施方式的时钟生成装置1在第1次校正（校正时间Tcomp）结束后，利用与第1次相同值的K在与第1次校正相同的校正时间Tcomp内进行第2次校正，之后同样地，在下一次进行频率比测定之前，反复相同的校正。并且，时钟生成装置1在上次的频率比测定后，经过预定的间隔时间Tint时，重新进行频率比测定，并更新信号值K。
返回图1，计数器13通过对时钟脉冲门部12输出的时钟信号CK2的时钟脉冲数进行计数来计测该间隔时间Tint，并且每当计测到间隔时间Tint时，向频率测定部10提供使能信号EN。具体而言，计数器13在被提供来自频率测定部10的开始信号START（测定结束判定电路104的输出信号）时，开始时钟信号CK2的时钟脉冲数的计数，当计数值达到设定值时产生使能信号EN。该计数器13的计数期间与间隔时间Tint对应，间隔时间Tint的设定值可以考虑环境条件和校正误差的允许范围等适当设定。另外，间隔时间Tint的值可以在设计阶段进行固定，也可以用内部寄存器的设定进行变更。
并且，频率测定部10每隔间隔时间Tint被提供使能信号EN，间歇地进行频率比测定。
图7（A）和图7（B）是示出之前说明的屏蔽信号的生成处理的流程图。图7（A）是频率比测定的流程图，图7（B）是频率校正的流程图。该频率比测定和频率校正并列进行。
在图7（A）所示的频率比测定的流程图中，时钟生成装置1首先对时钟信号CK1的N个时钟脉冲的测定时间Tmeas内所包含的时钟信号CK3的时钟脉冲数进行计数（S10）。这里得到的计数值与屏蔽数K相等。
接着，时钟生成装置1开始时钟信号CK2的时钟脉冲数的计数（S20）。
然后，时钟生成装置1每当在步骤S20中开始的时钟信号CK2的时钟脉冲数的计数值与预定值一致（即经过间隔时间Tint）时（S30的“是”），反复进行步骤S10和S20的处理。
在图7（B）所示的频率校正的流程图中，时钟生成装置1首先利用累加器112的输出值y(i－1)、屏蔽数K（在图7（A）的步骤S10中得到的最新的屏蔽数K）和基准值F，计算y(i)＝(y(i－1)＋K)mod F（S40）。
接着，时钟生成装置1如果y(i－1)＋K≧F（S50的“是”），则将屏蔽信号设为高电平（S60），在时钟信号CK1的下一上升沿的定时（S70的“是”），将屏蔽信号设为低电平（S80），并且将累加器112的输出值y(i－1)更新为y(i)（S90）。
另一方面，如果y(i－1)＋K＜F（S50的“否”），则时钟生成装置1在时钟信号CK1的下一上升沿的定时（S70的“是”），将屏蔽信号维持到低电平（S80），并且将累加器112的输出值y(i－1)更新为y(i)（S90）。
并且，时钟生成装置1使用在图7（A）的步骤S10中得到的最新的屏蔽数K反复进行步骤S40～S90的处理。
返回图1，使能信号EN还被提供到AND电路14的非反转输入，经由二极管42向AND电路14的反转输入提供T1端子的电压。因此，AND电路14在向T1端子提供了电源电压VDD1时始终输出低电平的信号，在未向T1端子提供电源电压VDD1时，在被提供使能信号EN的期间输出高电平的信号，在除此以外的期间输出低电平的信号。
AND电路14的输出信号被提供到开关电路40的控制输入，开关电路40在AND电路14的输出信号为高电平时接通（对两端子间进行电连接），在低电平时断开（对两端子间进行电截断）。
因此，在向T1端子提供了电源电压VDD1时，开关电路40始终断开，因此不向振荡电路30提供电源电压VDD2，而仅提供电源电压VDD1并输出时钟信号CK3。另一方面，在未向T1端子提供电源电压VDD1时，仅在频率测定部10进行测定的期间（被提供使能信号EN的期间）内向振荡电路30提供电源电压VDD2并输出时钟信号CK3。
在向T1端子提供了电源电压VDD1时，时钟信号CK3通过AND电路17，经由T4端子被作为时钟信号CK7输出到外部。另一方面，在未向T1端子提供电源电压VDD1时，在频率测定部10的测定期间内产生的时钟信号CK3由AND电路17屏蔽，而不被输出到外部。图8示出未向T1端子提供电源电压VDD1时的时序图的一例。
频率转换部15在向T1端子提供了电源电压VDD1时对时钟信号CK3进行频率转换，生成平均频率成为预定频率（在本实施方式中为32.768kHz）的时钟信号CK5。
频率转换部15可以通过使用分频比可变的分频电路在对多个分频比进行切换的同时对时钟信号CK3进行分频，生成平均频率为32.768kHz的时钟信号。例如，能够通过针对时钟信号CK3按顺序反复进行481次的763分频和31次的762分频，得到平均频率为32.768kHz的时钟信号CK5。
或者，频率转换部15可以设为图9所示那样的结构。在图9的例子中，频率转换部15构成为包含分频电路151、屏蔽信号生成部152和时钟脉冲门部153。分频电路151被输入时钟信号CK3（第3时钟信号），以预定的分频比对时钟信号CK3进行分频并生成频率比32.768kHz高的时钟信号CK4（第4时钟信号）。在本实施方式中，分频电路151对时钟信号CK3进行762分频而生成32.808kHz（＝25MHz/762）的时钟信号CK4。
屏蔽信号生成部152（第2屏蔽信号生成部）根据时钟信号CK4的每预定的时钟脉冲数的预定的屏蔽数的信息，生成控制时钟脉冲门部153的屏蔽定时的屏蔽信号（第2屏蔽信号）。
时钟脉冲门部153（第2时钟脉冲门部）根据屏蔽信号生成部152所生成的屏蔽信号，以不使分频电路151的输出时钟信号CK4具有的部分时钟脉冲传播的方式对该部分时钟脉冲进行屏蔽，从而生成平均频率为32.768kHz的时钟信号CK5（第5时钟信号）。
例如，与32.808kHz的390625个时钟脉冲对应的时间内所包含的32.768kHz的时钟脉冲数为390144，其差为481。因此，例如屏蔽信号生成部152可以生成在时钟信号CK4的每390625个时钟脉冲内屏蔽481个时钟脉冲的屏蔽信号，并由被输入时钟信号CK4和屏蔽信号的2输入AND电路实现时钟脉冲门部153。
在本实施方式中，屏蔽信号生成部152与屏蔽信号生成部11同样地，生成使屏蔽时钟信号CK4的时钟脉冲的定时尽可能地均匀分散那样的屏蔽信号。图10示出本实施方式中的屏蔽信号生成部152的结构例。在图10的例子中，屏蔽信号生成部152构成为包含带进位输出的加法电路154和累加器（累计器）155。
加法电路154将预定值L和累加器155的输出值y(i－1)相加并输出。其中，加法电路154的输出信号值z(i)的上限为G－1，z(i)＝(z(i－1)＋L)mod G(z(i)是(z(i－1)＋L)除以G而得的余数）。此外，加法电路154在z(i－1)＋L＜G时生成第1电压电平（低电平）的屏蔽信号并输出，在z(i－1)＋L≧G时输出第2电压电平（高电平）的屏蔽信号并输出。此处，例如预定值L是时钟信号CK4的每G个时钟脉冲的屏蔽数，在将G设为390625时，L为481。另外，L的值和G的值可以在设计阶段进行固定，也可以用内部寄存器的设定进行变更。
累加器155（第2累加器）是在被输入分频时钟信号CK4的时钟脉冲时，保存加法电路154的输出信号值z(i)的寄存器。因此，每当被输入分频时钟信号CK4的时钟脉冲时，累加器155的输出信号值z(i－1)就被更新为加法电路154的输出信号值z(i)。
在本实施方式的时钟生成装置1中，在将电源电压VDD1提供到了T1端子时，时钟脉冲门部153输出的时钟信号CK5由时钟选择部16选择，并作为时钟信号CK6经由T3端子输出到外部。此外，如之前所说明那样，在未将电源电压VDD1提供到T1端子时，时钟脉冲门部12输出的时钟信号CK2由时钟选择部16选择，并作为时钟信号CK6经由T3端子输出到外部。图11示出停止向T1端子提供电源电压VDD1前后的时钟生成装置1的动作的时序图的一例。另外，在本实施方式中，不知道来自一次电源的电源电压VDD1的供给何时停止，因此始终持续振荡电路20的振荡动作，即使在提供了电源电压VDD1时也间歇地进行频率测定部10对时钟信号CK1的频率比测定。
如以上所说明那样，根据第1实施方式的时钟生成装置，通过对高于32.768kHz的时钟信号CK1的部分时钟脉冲进行屏蔽，能够在不需要振荡电路20的频率调整的同时，生成平均频率为32.768kHz的时钟信号CK2。
此外，根据第1实施方式的时钟生成装置，将时钟信号CK3作为基准直接计测时钟信号CK1的屏蔽数K，因此能够生成与时钟信号CK3的频率精度对应的高频率精度的时钟信号CK2。
此外，根据第1实施方式的时钟生成装置，能够通过对时钟信号CK1的预定个时钟脉冲的时间内所包含的时钟信号CK3的时钟脉冲数进行计数，以简单的结构直接计算时钟信号CK1的屏蔽数K，并且能够通过对时钟信号CK1使用足够高频率的时钟信号CK3，在缩短测定时间的同时达到期望的校正精度。
此外，根据第1实施方式的时钟生成装置，通过使用加法电路111和累加器112构成屏蔽信号生成部11，能够使得结构简单，同时生成使屏蔽时钟信号CK1的时钟脉冲的定时尽可能地均匀分散而得的时钟信号CK2。
此外，根据第1实施方式的时钟生成装置，在向T1端子提供了电源电压VDD1时，选择根据时钟信号CK3直接生成的时钟信号CK5并输出，因此能够输出频率精度比时钟信号CK2高的32.768kHz的时钟信号。另一方面，即使在未向T1端子提供电源电压VDD1时，也能够将始终提供到T2端子的电源电压VDD2作为电源电压来选择根据时钟信号CK1生成的时钟信号CK2，并输出32.768kHz的时钟信号。
此外，根据第1实施方式的时钟生成装置，通过使用加法电路154和累加器155构成屏蔽信号生成部152，能够使得结构简单，同时生成使屏蔽时钟信号CK4的时钟脉冲的定时尽可能地均匀分散而得的时钟信号CK5。
此外，根据第1实施方式的时钟生成装置，如果提供电源电压VDD2，则间歇地测定时钟信号CK1的频率，因此不论电源电压VDD1的供给何时停止，都能够使用最接近的测定结果，迅速生成对时钟信号CK1适当进行频率校正后的时钟信号CK2。并且，即使在电源电压VDD1的供给停止后，也间歇地测定时钟信号CK1的频率，因此能够在削减功耗的同时，减少环境变化引起的时钟信号CK1的频率变动的影响而持续生成大致恒定频率的时钟信号CK2。
1-2.第2实施方式
图12是示出第2实施方式的时钟生成装置的结构例的图。第2实施方式的时钟生成装置1与第1实施方式同样，构成为包含频率测定部10、屏蔽信号生成部11、时钟脉冲门部12、计数器13、AND电路14、频率转换部15、时钟选择部16、AND电路17、振荡电路20、振荡电路30、开关电路40、二极管42和二极管44，还包含频率调整部18，作为单芯片的集成电路（IC）被实现。但是，本实施方式的时钟生成装置1也可以省略或变更这些要素的一部分，或者设为追加了其他要素的结构。
在第2实施方式的时钟生成装置1中，振荡电路20包含作为振荡时的负载电容的一部分的可变电容22，可变电容22的电容值根据频率调整部18输出的控制信号发生变化。如果减小可变电容22的电容值，则振荡电路20的频率（时钟信号CK1的频率）增高。可变电容22例如可以由1个或多个可变电容元件（可变电容二极管等）实现，还可以由多个固定电容元件和多个开关构成的电容阵列实现。
在第2实施方式的时钟生成装置1中，与第1实施方式不同，振荡电路20可以不一定以高于32.768kHz的频率进行振荡，可以根据制造偏差、动作温度范围、动作电压范围等部分或全部条件，以32.768kHz以下的频率进行振荡。因此，例如可以在设计阶段将典型条件下的频率设计为32.768kHz附近，或者在出货检查时以在基准的动作电压和温度时成为32.768kHz附近的方式独立调整振荡电路20的频率。
频率调整部18判定振荡电路20输出的时钟信号CK1的频率（32.768kHz±α）高于还是低于预定频率（32.768kHz），在低的情况下，以时钟信号CK1的频率在该预定的频率以上（32.768kHz以上）的方式对振荡电路20的频率进行调整。具体而言，如果屏蔽数（频率测定部10的输出信号值）K为负值，则频率调整部18控制成可变电容22的电容值减小并增高振荡电路20的频率，如果屏蔽数K为0或正值，则不变更可变电容22的电容值。
关于第2实施方式中的频率测定部10的基本动作，与第1实施方式相同，但在屏蔽数K为负值的情况（振荡电路20的频率低于32.768kHz的情况）下，不结束频率比测定而再次进行频率比测定。在第1次的频率比测定结束后，通过频率调整部18以振荡电路20的频率增高的方式进行调整，因此屏蔽数K在第2次比第1次大。并且，频率测定部10在屏蔽数K变为0或正值之前反复进行频率比测定。另外，频率测定部10能够根据是否产生了递减计数器102从0转变为最大值时输出的位的不足信号（借位信号），判定屏蔽数K是0、正值（未输出借位信号）还是负值（输出了借位信号）。
另外，列举了利用可变电容进行振荡电路20的频率控制的例子，但是不限于此，也可以控制除其以外的电路要素（例如电阻）和电源电压值来控制频率。
图13是示出第2实施方式中的频率测定部10的结构例的图。在图12的例子中，频率测定部10与图2同样，构成为包含递减计数器101、递减计数器102、减法电路103和测定结束判定电路104。递减计数器101和减法电路103的动作与第1实施方式相同。
递减计数器102在被提供使能信号EN后，在递减计数器101的输出信号保持第1电压电平（低电平）或第2电压电平（高电平）的期间（测定时间Tmeas）内，对所输入的时钟信号CK1的时钟脉冲数进行递减计数。
测定结束判定电路104在检测到递减计数器101的输出信号从第2电压电平变化为第1电压电平或从第1电压电平变化为第2电压电平的时刻不会由于递减计数产生借位信号的情况（屏蔽数：与K为0或正值时对应）下，产生图12的计数器13的开始信号START。另一方面，在产生了借位信号时（表示振荡电路20的频率比32.768kHz低），不产生开始信号START，对递减计数器102进行重置。因此，在频率比测定结束后的时刻，如果屏蔽数K为0或正值，则停止频率测定部10的动作，并且开始计数器13对间隔时间Tint的计测，如果屏蔽数K为负值，则开始频率测定部10的下一频率比测定，而不开始计数器13对间隔时间Tint的计测。
频率调整部18在屏蔽数K为负值的情况下，例如可以控制成可变电容22的电容值减少预定量，也可以根据屏蔽数K控制可变电容22的电容值，使得振荡电路20的频率一定变为32.768kHz以上。在前者的情况下，能够简化设计，但频率测定部10的频率比测定的反复次数可能增多。在后者的情况下，设计变得复杂，但能够消除频率测定部10的频率比测定的反复。
第2实施方式的时钟生成装置1中的其他结构与第1实施方式相同，因此省略其说明。
图14（A）和图14（B）是示出第2实施方式中的屏蔽信号的生成处理的流程图。图14（A）是频率比测定的流程图，图14（B）是频率校正的流程图。该频率比测定和频率校正并列进行。在图14（A）和图14（B）中，分别对进行与图7（A）和图7（B）相同处理的步骤标注相同标号。
在图14（A）所示的频率比测定的流程图中，时钟生成装置1首先与第1实施方式（图7（A））同样地进行步骤S10的测定处理。
接着，时钟生成装置1判定屏蔽数K是否为负值（S12），如果屏蔽数K不是负值（S12的“否”），则与第1实施方式（图7（A））同样地进行步骤S20之后的处理。
另一方面，如果屏蔽数K为负值（S12的“是”），则时钟生成装置1调整可变电容22来增高时钟信号CK1的频率（S14），并再次进行步骤S10和S20的测定处理。并且，时钟生成装置1在屏蔽数K变为0或正值之前反复进行步骤S14和S10的处理，如果屏蔽数K变为0或正值（S12的“是”），则与第1实施方式（图7（A））同样地进行步骤S20之后的处理。
另外，图14（B）所示的频率校正的流程图与第1实施方式（图7（B））相同，因此省略其说明。
如以上所说明那样，根据第2实施方式的时钟生成装置，在振荡电路20输出的时钟信号CK1的频率高于32.768kHz时，能够通过对时钟信号CK1的部分时钟脉冲进行屏蔽，生成平均频率为32.768kHz的时钟信号CK2。另一方面，在时钟信号CK1的频率低于32.768kHz时，能够通过将振荡电路20的频率调整为32.768kHz以上来屏蔽时钟信号CK1的部分时钟脉冲，生成平均频率为32.768kHz的时钟信号CK2。因此，振荡电路20可以不一定以高于32.768kHz的频率进行振荡，因此振荡电路20的设计变得容易。此外，在时钟信号CK1的频率低于32.768kHz时，将时钟信号CK1的频率设为32.768kHz以上的频率即可，因此振荡电路20的频率调整不要求高的精度，能够简化频率调整。
另外，第2实施方式的时钟生成装置能够起到与上述第1实施方式的时钟生成装置起到的效果相同的效果。
2.电子设备
图15是本实施方式的电子设备的功能框图。此外，图16是示出作为本实施方式的电子设备的一例的移动通信设备的外观的一例的图。
本实施方式的电子设备300构成为包含时钟生成装置310、实时时钟（RTC）装置320、CPU（Central Processing Unit：中央处理单元）330、操作部340、ROM（ReadOnly Memory：只读存储器）350、RAM（Random Access Memory：随机存取存储器）360、通信部370、显示部380、一次电源390和二次电源392。另外，本实施方式的电子设备也可以省略或变更图15的结构要素（各部件）的一部分，或者设为附加了其他结构要素的结构。
一次电源390例如是内置于电子设备300的锂离子电池等电源、或者电子设备300外部的AC电源等。二次电源392例如是内置于电子设备300的硬币型电池等电源。
时钟生成装置310例如是上述第1实施方式或第2实施方式的时钟生成装置1，如之前所说明那样，在被提供了一次电源390的电源电压时，输出时钟信号CK6（32.768kHz）和时钟信号CK7（25MHz）两者，在未被提供一次电源390的电源电压时，输出时钟信号CK6（32.768kHz），而不输出时钟信号CK7（25MHz）。
实时时钟装置320包含电源切换电路321、和被提供电源切换电路321的输出电压作为电源电压的计时电路322，例如是单芯片的IC。电源切换电路321在被提供了一次电源390的电源电压时，向计时电路322提供一次电源390的电源电压，在未被提供一次电源390的电源电压时，将提供到计时电路322的电源电压切换为二次电源392的电源电压。计时电路322与时钟生成装置310输出的时钟信号CK6同步地进行计时处理。
CPU330利用一次电源390进行动作，并依照存储在ROM350等中的程序进行各种计算处理和控制处理。具体而言，CPU330与时钟生成装置310输出的时钟信号CK7同步地，进行与来自操作部340的操作信号对应的各种处理、为了与外部进行数据通信而控制通信部370的处理、发送用于使各种信息显示在显示部380上的显示信号的处理等。
操作部340是由操作键、按钮开关等构成的输入装置，将与用户操作对应的操作信号输出到CPU330。
ROM350存储有用于CPU330进行各种计算处理和控制处理的程序和数据等。
RAM360被用作CPU330的工作区，暂时存储从ROM350读出的程序和数据、从操作部340输入的数据、CPU330依照各种程序执行的运算结果等。
通信部370进行用于建立CPU330与外部装置之间的数据通信的各种控制。
显示部380是由LCD（Liquid Crystal Display：液晶显示器）等构成的显示装置，根据从CPU 330输入的显示信号显示各种信息。可以在显示部380上设置作为操作部340发挥功能的触摸面板。
能够通过组装本实施方式的时钟生成装置1作为时钟生成装置310，实现更低成本且可靠性更高的电子设备。
作为这种电子设备300，考虑各种电子设备，例如可列举个人计算机（例如移动型个人计算机、膝上型个人计算机、笔记本型个人计算机、平板型个人计算机）、移动电话机等移动终端、数字静态照相机、喷墨式排出装置（例如喷墨打印机）、路由器或开关等存储区域网络设备、局域网设备、电视、摄像机、录像机、车载导航装置、寻呼机、电子记事本（也包含通信功能）、电子辞典、计算器、电子游戏设备、游戏用控制器、文字处理器、工作站、视频电话、防盗用电视监视器、电子双筒镜、POS终端、医疗设备（例如电子体温计、血压计、血糖计、心电图计测装置、超声波诊断装置、电子内窥镜）、鱼群探测器、各种测定设备、计量仪器类（例如车辆、飞机、船舶的计量仪器类）、飞行模拟器、头戴式显示器、运动追踪、运动跟踪、运动控制器、PDR（步行者位置方位计测）等。
3.移动体
图17是示出本实施方式的移动体的一例的图（俯视图）。图17所示的移动体400构成为包含：时钟生成装置410；与时钟生成装置410输出的各种时钟信号同步地进行发动机***、制动***、无匙门禁***等的各种控制的控制器420、430、440；电池450；以及备用电池460。另外，本实施方式的移动体可以省略或变更图17的一部分结构要素（各个部件），还可以设为附加了其他结构要素的结构。
作为时钟生成装置410，能够应用上述各实施方式的时钟生成装置1，由此能够确保较高的可靠性。
作为这样的移动体400，可以考虑各种移动体，例如可列举出汽车（也包含电动汽车）、喷气式飞机、直升飞机等飞机、船舶、火箭、人造卫星等。
4.变形例
本发明不限于本实施方式，能够在本发明的主旨范围内进行各种变形实施。
例如，在本实施方式中，列举由1个IC实现的时钟生成装置1为例进行了说明，但时钟生成装置1可以由多个IC实现，也可以通过在板上对与时钟生成装置1的多个结构要素分别对应的多个分离部件进行布线连接来实现。
此外，例如在本实施方式的时钟生成装置1中，在提供了一次电源的电源电压VDD1时，选择时钟信号CK5作为时钟信号CK6，在未提供一次电源的电源电压VDD1时，选择时钟信号CK2作为时钟信号CK6输出到了外部，但时钟生成装置1也可以始终向外部输出屏蔽时钟信号CK1（与第1时钟信号对应）的部分时钟脉冲而生成的时钟信号CK2（与第2时钟信号对应）。该情况下，可以没有频率转换部15和时钟选择部16。或者，时钟生成装置1还可以始终向外部输出屏蔽通过分频电路151对时钟信号CK3进行分频而得的分频时钟信号CK4（与第1时钟信号对应）的部分时钟脉冲后的时钟信号CK5（与第2时钟信号对应）。该情况下，可以没有频率测定部10、屏蔽信号生成部11、时钟脉冲门部12、计数器13、AND电路14、时钟选择部16、振荡电路20、开关电路40、二极管44和T2端子。
上述各实施方式和变形例是一个例子，且不限于此。例如，还能够适当组合各实施方式和变形例。
本发明包含与在实施方式中说明的结构实质相同的结构（例如，功能、方法和结果相同的结构，或者目的和效果相同的结构）。此外，本发明包含对实施方式中说明的结构的非本质部分进行置换后的结构。此外，本发明包含能够起到与在实施方式中说明的结构相同作用效果的结构或达到相同目的的结构。此外，本发明包含对在实施方式中说明的结构附加了公知技术后的结构。

Claims (15)

1.一种时钟生成装置，其中，所述时钟生成装置被输入第1时钟信号，通过屏蔽所述第1时钟信号具有的部分时钟脉冲，生成在每预定时间内具有预定数量的时钟脉冲的第2时钟信号。
2.根据权利要求1所述的时钟生成装置，其中，该时钟生成装置包含：
时钟脉冲门部，其以不使所述部分时钟脉冲传播的方式对该部分时钟脉冲进行屏蔽，生成所述第2时钟信号；
频率测定部，其将第3时钟信号作为基准来测定所述第1时钟信号与所述第2时钟信号的频率比；以及
屏蔽信号生成部，其假设所述频率测定部的测定结果与所述第1时钟信号的时钟脉冲的屏蔽数相等，并根据该测定结果，生成控制所述时钟脉冲门部的屏蔽定时的屏蔽信号。
3.根据权利要求2所述的时钟生成装置，其中，
所述频率测定部通过对与所述第1时钟信号的给定时钟脉冲数对应的时间内所包含的所述第3时钟信号的时钟脉冲数进行递减计数，测定给定的基准值与测定结果的计数值之差作为所述屏蔽数。
4.根据权利要求3所述的时钟生成装置，其中，
所述屏蔽信号生成部包含与所述第1时钟信号同步地动作的累加器，
在设所述累加器的输入信号值和输出信号值分别为y(i)和y(i－1)、并设所述基准值和所述屏蔽数分别为F和K时，y(i)是(y(i－1)＋K)除以F而得的余数，
所述屏蔽信号是将y(i－1)＋K≧F的时刻设为所述屏蔽定时的信号。
5.根据权利要求2～4中的任意一项所述的时钟生成装置，其中，该时钟生成装置还包含：
振荡电路，其产生所述第1时钟信号，能够进行频率调整；以及
频率调整部，其在所述第1时钟信号的频率低于预定频率的情况下，以所述第1时钟信号的频率变为该预定频率以上的方式对所述振荡电路的频率进行调整。
6.根据权利要求2～4中的任意一项所述的时钟生成装置，其中，
将所述时钟脉冲门部设为第1时钟脉冲门部，
将所述屏蔽信号生成部设为第1屏蔽信号生成部，
将所述屏蔽信号设为第1屏蔽信号，
所述时钟生成装置还包含：
第1电源端子，其被提供第1电源电压；
分频电路，在向所述第1电源端子提供了所述第1电源电压时，所述分频电路被输入所述第3时钟信号，以预定的分频比对所述第3时钟信号进行分频而生成第4时钟信号；
第2时钟脉冲门部，其以不使所述第4时钟信号具有的部分时钟脉冲传播的方式对该部分时钟脉冲进行屏蔽，从而生成第5时钟信号；
第2屏蔽信号生成部，其根据所述第4时钟信号的每预定的时钟脉冲数中预定的屏蔽数的信息，生成控制所述第2时钟脉冲门部的屏蔽定时的第2屏蔽信号；
时钟选择部，在向所述第1电源端子提供了所述第1电源电压时，所述时钟选择部选择所述第5时钟信号，在未向第1电源端子提供所述第1电源电压时，所述时钟选择部选择所述第2时钟信号；以及
输出端子，其用于将所述时钟选择部所选择的时钟信号输出到外部。
7.根据权利要求6所述的时钟生成装置，其中，
将所述累加器设为第1累加器，
所述第2屏蔽信号生成部包含与所述第4时钟信号同步地动作的第2累加器，
在设所述第2累加器的输入信号值和输出信号值分别为z(i)和z(i－1)、并设所述预定的时钟脉冲数和所述预定的屏蔽数分别为G和L时，z(i)是(z(i－1)＋L)除以G而得的余数，
所述第2屏蔽信号是将z(i－1)＋L≧G的时刻设为所述屏蔽定时的信号。
8.根据权利要求6所述的时钟生成装置，其中，该时钟生成装置还包含：
第2电源端子，其被提供第2电源电压；以及
计数器，其对所述第2时钟信号的时钟脉冲数进行计数，
在向所述第2电源端子提供了所述第2电源电压时，所述频率测定部每当所述计数器的计数值变为预定值时被输入所述第3时钟信号来测定所述第1时钟信号的频率。
9.根据权利要求1所述的时钟生成装置，其中，该时钟生成装置包含：
分频电路，其以预定的分频比对第3时钟信号进行分频而生成所述第1时钟信号；
时钟脉冲门部，其以不使所述第1时钟信号具有的部分时钟脉冲传播的方式对该部分时钟脉冲进行屏蔽，生成所述第2时钟信号；以及
屏蔽信号生成部，其根据所述第1时钟信号的每预定的时钟脉冲数中预定的屏蔽数的信息，生成控制所述时钟脉冲门部的屏蔽定时的屏蔽信号。
10.根据权利要求9所述的时钟生成装置，其中，
所述屏蔽信号生成部包含与所述第1时钟信号同步地动作的累加器，
在设所述累加器的输入信号值和输出信号值分别为z(i)和z(i－1)、并设所述预定的时钟脉冲数和所述预定的屏蔽数分别为G和L时，z(i)是(z(i－1)＋L)除以G而得的余数，
所述屏蔽信号是将z(i－1)＋L≧G的时刻设为所述屏蔽定时的信号。
11.一种电子设备，其中，该电子设备包含权利要求1～4中的任意一项所述的时钟生成装置。
12.根据权利要求11所述的电子设备，其中，所述电子设备还包含与所述时钟生成装置输出的所述第2时钟信号同步地生成时刻信息的实时时钟装置。
13.一种移动体，其中，该移动体包含权利要求1～4中的任意一项所述的时钟生成装置。
14.一种时钟生成方法，根据第1时钟信号生成在每预定时间内具有预定数量的时钟脉冲的第2时钟信号，其中，该时钟生成方法包含以下步骤：
将第3时钟信号作为基准来测定所述第1时钟信号与所述第2时钟信号的频率比；
假设所述频率比的测定结果与所述第1时钟信号的时钟脉冲的屏蔽数相等，并根据该测定结果生成屏蔽信号；以及
根据所述屏蔽信号，以不使所述第1时钟信号具有的部分时钟脉冲传播的方式对该部分时钟脉冲进行屏蔽，生成所述第2时钟信号。
15.根据权利要求14所述的时钟生成方法，其中，
在测定所述频率比的步骤中，通过对与所述第1时钟信号的给定时钟脉冲数对应的时间内所包含的所述第3时钟信号的时钟脉冲数进行递减计数，测定给定的基准值与所述时钟脉冲数的计数值之差作为所述屏蔽数，
在生成所述屏蔽信号的步骤中，使用与所述第1时钟信号同步地动作的累加器，在设该累加器的输入信号值和输出信号值分别为y(i)和y(i－1)、并设所述基准值和所述屏蔽数分别为F和K时，y(i)是(y(i－1)＋K)除以F时的余数，在y(i－1)＋K≧F时生成所述屏蔽信号。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108334158A (zh) * 2017-01-20 2018-07-27 精工爱普生株式会社 电路装置、实时时钟装置、电子设备、移动体和验证方法
WO2023221230A1 (zh) * 2022-05-19 2023-11-23 长鑫存储技术有限公司 一种延时电路和存储器

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105515552B (zh) * 2015-12-24 2018-09-11 上海华虹宏力半导体制造有限公司 时钟产生电路和双电源***
JP6788996B2 (ja) * 2016-04-27 2020-11-25 ラピスセミコンダクタ株式会社 半導体装置、映像表示システムおよび映像信号出力方法
US11070214B1 (en) * 2020-10-14 2021-07-20 Mellanox Technologies Denmark Aps Test circuit for a digital phase-locked loop
JP2024009609A (ja) * 2022-07-11 2024-01-23 住友電装株式会社 車載装置、プログラム及び情報処理方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6650159B2 (en) * 2002-03-29 2003-11-18 Intel Corporation Method and apparatus for precise signal interpolation
CN1954493A (zh) * 2004-05-26 2007-04-25 罗姆股份有限公司 ***时钟生成电路

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56169940A (en) * 1980-06-02 1981-12-26 Seikosha Co Ltd Reference pulse generating circuit
US4991188A (en) * 1988-12-12 1991-02-05 Ncr Corporation Digital frequency divider
US5040197A (en) * 1990-03-09 1991-08-13 Codex Corp. Fractional frequency divider for providing a symmetrical output signal
JP2000315121A (ja) 1999-04-30 2000-11-14 Toshiba Corp Ｒｔｃ回路
JP2002228778A (ja) 2001-01-31 2002-08-14 Seiko Epson Corp リアルタイムクロック及び計時回路
JP2003270369A (ja) 2002-03-20 2003-09-25 Yamatake Corp リアルタイムクロックの時刻補正方法及び時刻補正装置
JP3956768B2 (ja) * 2002-05-14 2007-08-08 ソニー株式会社 クロック発生回路
JP4119774B2 (ja) 2003-03-13 2008-07-16 京セラ株式会社 携帯電話機及び携帯電話機のｒｔｃ補正方法
JP2005328186A (ja) * 2004-05-12 2005-11-24 Sony Corp 受信装置、そのデータ処理方法およびプログラム
JP2006039830A (ja) * 2004-07-26 2006-02-09 Renesas Technology Corp 半導体集積回路
JP4371046B2 (ja) * 2004-11-24 2009-11-25 ソニー株式会社 クロック分周回路
JP2006309479A (ja) * 2005-04-28 2006-11-09 Nec Electronics Corp クロック補正回路及びクロック補正方法並びにマイクロコントローラ
WO2009116398A1 (ja) * 2008-03-17 2009-09-24 日本電気株式会社 クロック信号分周回路および方法
JP5272627B2 (ja) * 2008-09-30 2013-08-28 パナソニック株式会社 半導体集積回路、通信装置
US8422619B2 (en) * 2008-10-29 2013-04-16 Nec Corporation Clock frequency divider circuit, clock distribution circuit, clock frequency division method, and clock distribution method
US8564336B2 (en) * 2008-10-29 2013-10-22 Nec Corporation Clock frequency divider circuit and clock frequency division method
WO2010070830A1 (ja) * 2008-12-17 2010-06-24 日本電気株式会社 クロック分周回路、及びクロック分周方法
TWI448084B (zh) 2009-02-13 2014-08-01 Silego Technology Inc 積體電路頻率產生器
JP5458997B2 (ja) * 2010-03-18 2014-04-02 株式会社リコー データ処理装置、データ処理方法およびプログラム
JP2011197910A (ja) * 2010-03-18 2011-10-06 Denso Corp クロック制御回路およびマイクロコンピュータ
JP2011221711A (ja) * 2010-04-07 2011-11-04 Renesas Electronics Corp クロック発生回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6650159B2 (en) * 2002-03-29 2003-11-18 Intel Corporation Method and apparatus for precise signal interpolation
CN1954493A (zh) * 2004-05-26 2007-04-25 罗姆股份有限公司 ***时钟生成电路
US20080272947A1 (en) * 2004-05-26 2008-11-06 Rohm Co., Ltd System Clock Generator Circuit

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108334158A (zh) * 2017-01-20 2018-07-27 精工爱普生株式会社 电路装置、实时时钟装置、电子设备、移动体和验证方法
CN108334158B (zh) * 2017-01-20 2024-01-30 精工爱普生株式会社 电路装置、实时时钟装置、电子设备、移动体和验证方法
WO2023221230A1 (zh) * 2022-05-19 2023-11-23 长鑫存储技术有限公司 一种延时电路和存储器

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