JP4371046B2 - クロック分周回路 - Google Patents

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Description

本発明は、クロック分周回路に関し、特に、入力されたクロック信号の周波数を分周し、任意の分周比のクロック信号を発生させるクロック分周回路に関する。
従来より、半導体集積回路は、基本的にクロック信号を基準として各素子が制御され、このクロック信号により、各素子の動作速度が決定されている。一般に、半導体集積回路に供給されるクロック信号を発生させるための振動源としては、安定性や正確さから水晶発振子が用いられている。
また、半導体集積回路においては、多様な周波数のクロック信号が求められるため、クロック信号の周波数を１／Ｄ（Ｄは自然数）に分周して用いることがある。このようなクロック信号の周波数の分周は、Ｄ進カウンタを用いることにより容易に行うことができる。
一方、従来技術として、ｍビットの加算器と、１クロック前のデータを記憶する記憶手段と、ｍビットのＤ型フリップフロップ回路とを用い、加算器の一方の入力端子に値がｎの外部入力データを入力し、加算器の出力をＤ型フリップフロップ回路の一方の入力端子に接続するクロック信号発生回路が提案されている。この従来技術では、Ｄ型フリップフロップ回路の他方の入力端子にシステムクロックを入力し、Ｄ型フリップフロップ回路の出力を加算器の他方の入力端子に接続し、Ｄ型フリップフロップ回路の出力信号の最上位ビットをクロック信号として出力している（例えば、特許文献１参照。）。
このクロック信号発生回路では、外部入力データの値をｎ、加算器およびＤ型フリップフロップ回路のビット数をｍとすると、その分周比ＤＲ１は、
ＤＲ１＝２ｍ／ｎ（ただし、２ｍ＞ｎ）
となる。
特開２００１−１２７６１８号公報（図１）
しかしながら、従来のＤ進カウンタを用いた分周回路にあっては、１／Ｄ（Ｄは自然数）分周しかできないという欠点があった。そのため、多様な周波数のクロックを発生させるために、振動源として多数の水晶発振子等を用意しなければならないという問題があった。
また、特許文献１のクロック信号発生回路では、加算器およびＤ型フリップフロップ回路のビット数により、その分周比が上記式で表されるものに制限されるという問題があった。
そこで、本発明は、クロック信号を任意の分周比率で分周し、所望の周波数のクロック信号を得ることができるようにすることを目的とする。
本発明は、上記課題を解決するためになされたものであり、その第１の側面は、入力クロック信号に同期して入力信号を記憶する記憶手段と、上記記憶手段に記憶されている値と分子設定値とを加算した第１の値または上記第１の値から分母設定値を減算した第２の値のいずれか一方を上記入力信号として供給する供給手段と、上記記憶手段に記憶されている値の最上位ビットを上記入力クロック信号に同期して保持する保持手段と、上記保持手段に保持された値と上記入力クロック信号との論理積を生成して出力クロック信号として出力する論理積生成手段とを具備し、上記供給手段は、上記記憶手段に記憶されている値の最上位ビットに基づいて上記第１の値または上記第２の値のいずれか一方を上記入力信号として供給することを特徴とするクロック分周回路である。これにより、任意の分周比率で入力クロック信号を分周し、所望の周波数の出力クロック信号を得ることができるという作用をもたらす。
また、第１の側面において、上記記憶手段の初期値は、上記分母設定値の対数を２の対数で除算して得られる結果より小さくない最小の整数値に対応する回数だけ２を掛け合わせることによって得られた値から１を引いた値とすることができる。
また、本発明の第２の側面は、分子設定値を分母設定値で割ることにより得られる分周比率で所定の入力クロック信号を分周するクロック分周回路であって、上記分子設定値および上記分母設定値の差と上記分子設定値とのいずれか一方に対して前回の加算結果とを加算する加算手段と、上記入力クロック信号に同期して、上記加算手段による上記加算結果を記憶し、記憶した上記加算結果を上記前回の加算結果として上記加算手段に供給する記憶手段と、上記記憶手段に記憶されている上記加算結果の最上位ビットを上記入力クロック信号に同期して保持する保持手段と、上記保持手段に保持された上記加算結果の最上位ビットと上記入力クロック信号との論理積を生成して出力クロック信号として出力する論理積生成手段とを具備し、上記記憶手段は、上記加算結果が得られない最初の段階では、所定の初期値を上記前回の加算結果として上記加算手段に供給し、上記加算手段は、上記前回の加算結果の最上位ビットの値に基づいて上記分子設定値および上記分母設定値の差と上記分子設定値とのいずれか一方を選択し、その選択結果と上記前回の加算結果とを加算してその加算結果を上記記憶手段に供給することを特徴とするクロック分周回路である。これにより、任意の分周比率で入力クロック信号を分周し、所望の周波数の出力クロック信号を得ることができるという作用をもたらす。
また、第２の側面において、上記初期値は、上記分母設定値の対数を２の対数で除算して得られる結果より小さくない最小の整数値に対応する回数だけ２を掛け合わせることによって得られた結果から１を引いた値とすることができる。
また、本発明の第３の側面は、分子設定値を分母設定値で割ることにより得られる分周比率で所定の入力クロック信号を分周するクロック分周回路であって、所定の減算処理を行う減算器と、上記入力クロック信号に同期して上記減算器からの第１の出力値を記憶し、上記入力クロック信号に同期して上記第１の出力値に対応する第２の出力値を出力するレジスタと、上記レジスタからの上記第２の出力値を二進数表記したときの最上位桁の値に対応する第３の出力値に応じて上記分母設定値および値「０」のいずれか一方を選択して第４の出力値として出力するセレクタと、上記分子設定値と上記レジスタから出力される上記第２の出力値を加算してその加算結果に対応する第５の出力値を出力する加算器と、上記レジスタから出力される上記第２の出力値の上記最上位桁の値に対応する上記第３の出力値を上記クロック信号に同期して保持するラッチと、上記ラッチから出力される第６の出力値と上記クロック信号の論理積を演算してその演算結果を出力クロック信号として出力する論理積回路とを具備し、上記減算器は、上記加算器から出力された上記第５の出力値から、上記セレクタより出力された上記第４の出力値を減算してその減算結果に対応する上記第１の出力値を出力することを特徴とするクロック分周回路である。これにより、任意の分周比率で入力クロック信号を分周し、所望の周波数の出力クロック信号を得ることができるという作用をもたらす。
また、第３の側面において、上記レジスタの初期値は、上記分母設定値の対数を２の対数で除算して得られる結果より小さくない最小の整数値に対応する回数だけ２を掛け合わせることによって得られた結果から１を引いた値とすることができる。
また、本発明の第４の側面は、分子設定値を分母設定値で割ることにより得られる分周比率で所定の入力クロック信号を分周するクロック分周回路であって、所定の加算処理を行う加算器と、上記入力クロック信号に同期して上記加算器からの第１の出力値を記憶し、上記入力クロック信号に同期して上記第１の出力値に対応する第２の出力値を出力するレジスタと、上記レジスタからの上記第２の出力値を二進数表記したときの最上位桁の値に対応する第３の出力値に応じて、上記分子設定値および上記分子設定値から上記分母設定値を減算した結果に対応する値のいずれか一方を選択して第４の出力値として出力するセレクタと、上記レジスタから出力される上記第２の出力値の上記最上位桁の値に対応する上記第３の出力値を上記クロック信号に同期して保持するラッチと、上記ラッチから出力される第６の出力値と上記クロック信号の論理積を演算してその演算結果を出力クロック信号として出力する論理積回路とを具備し、上記加算器は、上記セレクタから出力される上記第４の出力値と上記レジスタから出力される上記第２の出力値を加算してその加算結果に対応する上記第１の出力値を出力することを特徴とするクロック分周回路である。これにより、任意の分周比率で入力クロック信号を分周し、所望の周波数の出力クロック信号を得ることができるという作用をもたらす。
また、第４の側面において、上記レジスタの初期値は、上記分母設定値の対数を２の対数で除算して得られる結果より小さくない最小の整数値に対応する回数だけ２を掛け合わせることによって得られた結果から１を引いた値とすることができる。
本発明によれば、クロック信号に対して任意の分周比率で分周し、任意の周波数のクロック信号を発生させることができるという優れた効果を奏し得る。
次に本発明の実施の形態について図面を参照して詳細に説明する。
図１は、本発明の第１の実施の形態におけるクロック分周回路１００の構成例を示す図である。このクロック分周回路１００は、入力クロック信号１０２をＮ／Ｄ分周する。ここで、Ｎは、分周比率（Ｎ／Ｄ）の分子設定値であり、Ｄは、分周比率の分母設定値である。ただし、分周比率の分子設定値Ｎ、および、分母設定値Ｄはそれぞれ任意の自然数とされ、条件（Ｎ≦Ｄ）および条件（Ｄ！＝０）をそれぞれ満たすものとする。
クロック分周回路１００は、セレクタ１０７と、加算器１０８と、減算器１１６と、レジスタ１０９と、ラッチ１１３と、論理積回路１１４とから構成されている。
セレクタ１０７は、分周比率の分母設定値Ｄに対応する入力信号１０１と、値「０」に対応する入力信号１０４と、レジスタ１０９からの出力信号（レジスタ出力）１１０の最上位ビットに対応する出力信号１１１を入力し、出力信号１１１の値に応じて、入力信号１０１および入力信号１０４のいずれか一方を出力信号（セレクタ出力）１０５として出力するようになっている。
すなわち、セレクタ１０７は、レジスタ出力１１０の最上位ビットを表す出力信号１１１の値が「１」の場合、分周比率の分母設定値Ｄに対応する入力信号１０１を選択し、入力信号１０１をセレクタ出力１０５として出力する。一方、出力信号１１１の値が「０」の場合、入力信号１０４を選択し、入力信号１０４をセレクタ出力１０５として出力する。
加算器１０８は、分周比率の分子設定値Ｎに対応する入力信号１２０と、レジスタ１０９からの出力信号（レジスタ出力）１１０を入力し、加算結果に対応する出力信号１１５を出力するようになっている。
減算器１１６は、加算器１０８からの出力信号１１５と、セレクタ１０７からの出力信号１０５を入力し、出力信号１１５に対応する値から出力信号１０５に対応する値を減算して得られた値に対応する出力信号１０６を出力するようになっている。
レジスタ１０９は、減算器１１６からの出力信号１０６と、所定の初期値「２Ｒ−１」（ここで、変数Ｒは、後述する式（１）によって求められる値を表している）に対応する入力信号１１７と、リセット信号１１８と、入力クロック信号１０２とを入力し、出力信号１１０を出力するようになっている。また、出力信号１１０の最上位ビットは出力信号１１１として出力されるようになっている。
すなわち、レジスタ１０９には、リセット信号１１８により入力信号１１７によって表される初期値「２Ｒ−１」が設定され、入力クロック信号１０２に同期して減算器１１６から出力された出力信号１０６が入力され、出力信号１０６に対応する減算結果が記憶されるようになっている。
ラッチ１１３は、レジスタ１０９からのレジスタ出力１１０の最上位ビットに対応する出力信号１１１をＤ端子から入力するとともに、入力クロック信号１０２をＧ端子から入力する。そして、入力クロック信号１０２の値が「０」である間、Ｄ端子から入力された上記出力信号１１１を通過させるようになっている。すなわち、いま保持されている値に対応するゲート信号（ラッチ出力信号）１１２を出力するようになっている。
一方、入力クロック信号１０２の値が「１」である間、Ｄ端子から入力クロック信号１０２の値が「０」から「１」に遷移した際に入力されていた出力信号１１１を保持し、出力するようになっている。
論理積回路１１４は、ラッチ１１３から出力されたラッチ出力信号１１２と、入力クロック信号１０２を入力し、ラッチ出力信号１１２と入力クロック信号１０２の論理積（ＡＮＤ）をとり、その結果に対応する出力クロック信号１０３を生成し、出力するようになっている。
まず、各部のビット幅を、次式（１）より算出された変数Ｒの値に基づいて設定する。
Ｒ ＝ ｃｅｉｌ（ｌｏｇ（Ｄ）／ｌｏｇ（２）） ・・・（式１）
ここで、変数Ｄは表現可能な最小のビット幅である。但し、ｃｅｉｌは引き数より小さくない最小の整数値を返す関数であり、ｌｏｇは自然対数を返す関数であるとする。
従って、上記式（１）より、図１における、加算器１０８は（Ｒ＋１）ビット幅で構成され、減算器１１６は（Ｒ＋１）ビット幅で構成され、セレクタ１０７はＲビット幅で構成され、レジスタ１０９は（Ｒ＋１）ビット幅で構成される。
また、図１において、分周比率の分子設定値Ｎに対応する入力信号１２０は、Ｒビット幅で構成されている。また、分周比率の分母設定値Ｄに対応する入力信号１０１は、Ｒビット幅で構成されている。また、加算器１０８の加算結果に対応する出力信号１１５は、（Ｒ＋１）ビット幅で構成されている。
また、減算器１１６の減算結果に対応する出力信号１０６は、（Ｒ＋１）ビット幅で構成されている。また、セレクタ１０７の出力信号（セレクタ出力）１０５は、Ｒビット幅で構成されている。また、レジスタ出力１１０は、（Ｒ＋１）ビット幅で構成されている。また、レジスタ出力の最上位ビットを表す出力信号１１１は１ビット幅で構成されている。
次に、本発明の実施の形態におけるクロック分周回路１００の動作について、図１および図２を参照して具体的に説明する。図２は、図１のクロック分周回路において、Ｎ＝３、Ｄ＝５とし、Ｎ／Ｄ（＝３／５）分周を行なった場合の動作を示すタイミング図である。以下では、入力クロック信号１０２の立ち上がりから次の立ち上がりまでを１サイクルとし、各サイクルをＴ１，Ｔ２，Ｔ３，・・・、と記載するものとする。この場合、上記式（１）より、Ｒは３（＝ｃｅｉｌ（ｌｏｇ（５）／ｌｏｇ（２）））となる。
まず、レジスタ１０９には、リセット信号１１８がハイレベルとなったとき、入力信号１１７によって初期値「７」（＝２Ｒ−１）が設定される。ここで、Ｒは上記式（１）より３とされる。
次に、入力クロック信号１０２が立ち上がりから次の立ち上がりまでのサイクルＴ１において、レジスタ１０９は、初期値「７」（＝「０１１１」（２進数表記））に対応するレジスタ出力１１０を出力する。このとき、レジスタ出力１１０の最上位ビットを示す出力信号１１１に対応する値は「０」となる。
出力信号１１１は、ラッチ１１３のデータ（Ｄ）端子に出力される。ラッチ１１３は、Ｄ端子から入力された出力信号１１１の値「０」を入力クロック信号１０２の値が「１」に遷移したときに保持し、値「０」に対応するラッチ出力信号１１２を出力する。
すなわち、ラッチ１１３は、入力クロック信号１０２が立ち上がったときの出力信号１１１の値「０」を取り込んで保持し、入力クロック信号１０２の値が「１」の間、保持した値「０」をラッチ出力信号１１２として出力する。また、入力クロック信号１０２の値が「０」の間、Ｄ端子に入力された出力信号１１１の値「０」をそのままラッチ出力信号１１２として出力する。
加算器１０８は、レジスタ１０９の出力１１０の値「７」と、分周比率の分子設定値Ｎを示す入力信号１２０の値「３」を加算し、加算結果である値「１０」（「１０１０」（２進数表記））を示す出力信号１１５を出力する。
セレクタ１０７は、サイクルＴ１において入力クロック信号１０２が立ち上がったときのレジスタ出力１１０の最上位ビットを示す出力信号１１１の値が「０」であるため、入力信号１０４を選択し、入力信号１０４をセレクタ出力１０５として出力する。すなわち、入力信号１０４の値「０」に対応するセレクタ出力１０５を出力する。
減算器１１６は、加算器１０８の出力信号１１５の値「１０」からセレクタ１０７の出力信号１０５の値「０」を減算し、減算結果である値「１０」に対応する出力信号１０６を出力する。
次のサイクルＴ２において、レジスタ１０９は、減算器１１６からの出力信号１０６の値「１０」を記憶するとともに、値「１０」に対応するレジスタ出力１１０を出力する。このとき、レジスタ出力１１０の最上位ビットを表す出力信号１１１の値は「１」となる。
出力信号１１１は、ラッチ１１３のＤ端子に出力される。サイクルＴ２において入力クロック信号１０２が立ち上がったときの出力信号１１１の値は「０」であるので、ラッチ１１３によって、Ｄ端子から入力された出力信号１１１の値「０」が保持され、入力クロック信号１０２の値が「１」の間、値「０」に対応するラッチ出力信号１１２が出力される。
また、サイクルＴ２において入力クロック信号１０２の値が「０」の間、出力信号１１１の値は「１」となっているので、入力クロック信号１０２の値が「０」の間、出力信号１１１が通過され、ラッチ出力信号１１２の値は「１」となる。
加算器１０８は、レジスタ１０９からのレジスタ出力１１０の値「１」０と分周比率の分子設定値Ｎに対応する入力信号１２０の値「３」を加算し、加算結果である値「１３」に対応する出力信号１１５を出力する。
セレクタ１０７は、レジスタ出力１１０の最上位ビットを示す出力信号１１１の値が「１」であるため、分周比率の分母設定値Ｄを示す入力信号１０１の値「５」を選択し、値「５」に対応するセレクタ出力１０５を出力する。
減算器１１６は、加算器１０８の出力信号１１５の値「１３」からセレクタ１０７の出力信号１０５の値「５」を減算し、減算結果である値「８」（「１０００」（二進数表記））に対応する出力信号１０６を出力する。
次のサイクルＴ３において、レジスタ１０９は、減算器１１６からの出力信号１０６の値「８」を記憶するとともに、値「８」に対応するレジスタ出力１１０を出力する。このとき、レジスタ出力１１０の最上位ビットを表す出力信号１１１の値は「１」となる。
出力信号１１１は、ラッチ１１３のＤ端子に出力される。サイクルＴ３において入力クロック信号１０２が立ち上がったときの出力信号１１１の値は「１」であるので、ラッチ１１３によって、Ｄ端子から入力された出力信号１１１の値「１」が保持され、入力クロック信号１０２の値が「１」の間、値「１」に対応するラッチ出力信号１１２が出力される。
また、サイクルＴ３において入力クロック信号１０２の値が「０」の間、出力信号１１１の値は「１」となっているので、入力クロック信号１０２の値が「０」の間、出力信号１１１が通過され、ラッチ出力信号１１２の値は「１」となる。
加算器１０８は、レジスタ１０９のレジスタ出力１１０の値「８」と分周比率の分子設定値Ｎに対応する入力信号１２０の値「３」を加算し、加算結果である値「１１」に対応する出力信号１１５を出力する。
セレクタ１０７は、レジスタ出力１１０の最上位ビットを示す出力信号１１１の値が「１」であるため、分周比率の分母設定値Ｄを示す入力信号１０１の値「５」を選択し、値「５」に対応するセレクタ出力１０５を出力する。
減算器１１６は、加算器１０８の出力信号１１５の値「１１」からセレクタ１０７の出力信号１０５の値「５」を減算し、減算結果である値「６」（「０１１０」（二進数表記））に対応する出力信号１０６を出力する。
次のサイクルＴ４において、レジスタ１０９は、減算器１１６からの出力信号１０６の値「６」を記憶するとともに、値「６」に対応するレジスタ出力１１０を出力する。このとき、レジスタ出力１１０の最上位ビットを表す出力信号１１１の値は「０」となる。
出力信号１１１は、ラッチ１１３のＤ端子に出力される。サイクルＴ４において入力クロック信号１０２が立ち上がったときの出力信号１１１の値は「１」であるので、ラッチ１１３によって、Ｄ端子から入力された出力信号１１１の値「１」が保持され、入力クロック信号１０２の値が「１」の間、値「１」に対応するラッチ出力信号１１２が出力される。
また、サイクルＴ４において入力クロック信号１０２の値が「０」の間、出力信号１１１の値は「０」となっているので、入力クロック信号１０２の値が「０」の間、出力信号１１１が通過され、ラッチ出力信号１１２の値は「０」となる。
加算器１０８は、レジスタ１０９のレジスタ出力１１０の値「６」と分周比率の分子設定値Ｎに対応する入力信号１２０の値「３」を加算し、加算結果である値「９」に対応する出力信号１１５を出力する。
セレクタ１０７は、レジスタ出力１１０の最上位ビットを示す出力信号１１１の値が「０」であるため、入力信号１０４の値「０」を選択し、値「０」に対応するセレクタ出力１０５を出力する。
減算器１１６は、加算器１０８の出力信号１１５の値「９」からセレクタ１０７の出力信号１０５の値「０」を減算し、減算結果である値「９」（「１００１」（二進数表記））に対応する出力信号１０６を出力する。
次のサイクルＴ５において、レジスタ１０９は、減算器１１６からの出力信号１０６の値「９」を記憶するとともに、値「９」に対応するレジスタ出力１１０を出力する。このとき、レジスタ出力１１０の最上位ビットを表す出力信号１１１の値は「１」となる。
出力信号１１１は、ラッチ１１３のＤ端子に出力される。サイクルＴ５において入力クロック信号１０２が立ち上がったときの出力信号１１１の値は「０」であるので、ラッチ１１３によって、Ｄ端子から入力された出力信号１１１の値「０」が保持され、入力クロック信号１０２の値が「１」の間、値「０」に対応するラッチ出力信号１１２が出力される。
また、サイクルＴ５において入力クロック信号１０２の値が「０」の間、出力信号１１１の値は「１」となっているので、入力クロック信号１０２の値が「０」の間、出力信号１１１が通過され、ラッチ出力信号１１２の値は「１」となる。
加算器１０８は、レジスタ１０９のレジスタ出力１１０の値「９」と分周比率の分子設定値Ｎに対応する入力信号１２０の値「３」を加算し、加算結果である値「１２」に対応する出力信号１１５を出力する。
セレクタ１０７は、レジスタ出力１１０の最上位ビットを示す出力信号１１１の値が「１」であるため、分周比率の分母設定値Ｄを示す入力信号１０１の値「５」を選択し、値「５」に対応するセレクタ出力１０５を出力する。
減算器１１６は、加算器１０８の出力信号１１５の値「１２」からセレクタ１０７の出力信号１０５の値「５」を減算し、減算結果である値「７」（「０１１１」（二進数表記））に対応する出力信号１０６を出力する。
次のサイクルＴ６において、レジスタ１０９は、減算器１１６からの出力信号１０６の値「７」を記憶するとともに、値「７」に対応するレジスタ出力１１０を出力する。このとき、レジスタ出力１１０の最上位ビットを表す出力信号１１１の値は「０」となる。
出力信号１１１は、ラッチ１１３のＤ端子に出力される。サイクルＴ６において入力クロック信号１０２が立ち上がったときの出力信号１１１の値は「１」であるので、ラッチ１１３によって、Ｄ端子から入力された出力信号１１１の値「１」が保持され、入力クロック信号１０２の値が「１」の間、値「１」に対応するラッチ出力信号１１２が出力される。
また、サイクルＴ６において入力クロック信号１０２の値が「０」の間、出力信号１１１の値は「０」となっているので、入力クロック信号１０２の値が「０」の間、出力信号１１１が通過され、ラッチ出力信号１１２の値は「０」となる。
加算器１０８は、レジスタ１０９のレジスタ出力１１０の値「７」と分周比率の分子設定値Ｎに対応する入力信号１２０の値「３」を加算し、加算結果である値「１０」に対応する出力信号１１５を出力する。
セレクタ１０７は、レジスタ出力１１０の最上位ビットを示す出力信号１１１の値が「０」であるため、入力信号１０４の値「０」を選択し、値「０」に対応するセレクタ出力１０５を出力する。
減算器１１６は、加算器１０８の出力信号１１５の値「１０」からセレクタ１０７の出力信号１０５の値「０」を減算し、減算結果である値「１０」（「１０１０」（二進数表記））に対応する出力信号１０６を出力する。
次のサイクルＴ７において、レジスタ１０９は、減算器１１６からの出力信号１０６の値「１０」を記憶するとともに、値「１０」に対応するレジスタ出力１１０を出力する。このとき、レジスタ出力１１０の最上位ビットを表す出力信号１１１の値は「１」となる。
その後、サイクルＴ１乃至Ｔ５で説明した一連の動作が繰り返し実行される。これにより、レジスタ１０９のレジスタ出力１１０の値は、図２に示したように、７，１０，８，６，９，７，１０，８，６，９，...となり、出力パターン｛７，１０，８，６，９｝が繰り返されることとなる。
また、レジスタ出力１１０の最上位ビットを表す出力信号１１１の値は、図２に示したように、０，１，１，０，１，０，１，１，０，１，...となり、出力パターン｛０，１，１，０，１｝が繰り返されることとなる。
図２に示したように、レジスタ出力１１０の最上位ビットに対応する出力信号１１１の値が「１」の場合、入力クロック信号１０２の次のサイクルで出力クロック１０３が出力される。
したがって、図２に示すように、入力クロック信号１０２のレベルが５回ハイレベルになる間、出力クロック１０３のレベルは３回ハイレベルになる。すなわち、入力クロック信号１０２のクロック周波数を正確に３／５分周することが可能である。
このように、本発明の実施の形態によれば、入力クロック信号１０２がＤ回入力される期間に出力クロックがＮ回出力されるクロック分周回路を実現することができる。このとき、出力クロックの周期は、最小間隔が入力クロック信号の周期のｆｌｏｏｒ（Ｄ／Ｎ）となり、最大間隔が入力クロック周期のｃｅｉｌ（Ｄ／Ｎ）となる。但し、ｆｌｏｏｒは、引き数を越えない最大の整数値を返す関数である。
次に、本発明の第２の実施の形態について説明する。図３は、本発明の第２の実施の形態におけるクロック分周回路２００の構成例を示す図である。第２の実施の形態におけるクロック分周回路２００は、第１の実施の形態におけるクロック分周回路１００の減算器１１６が削除された構成とされている。
このクロック分周回路２００は、入力クロック信号２０２をＮ／Ｄ分周する。ただし、分周比率の分子設定値Ｎ、および、分周比率の分母設定値Ｄはそれぞれ任意の自然数とし、条件（Ｎ≦Ｄ）および条件（Ｄ！＝０）をそれぞれ満たすものとする。
クロック分周回路２００は、セレクタ２０７と、加算器２０８と、レジスタ２０９と、ラッチ２１３と、論理積回路２１４とから構成されている。
セレクタ２０７は、分周比率の分子設定値Ｎに対応する入力信号２２０と、分周比率の分子設定値Ｎと分母設定値Ｄの差を示す分子分母差設定値（Ｎ−Ｄ）に対応する入力信号２１９と、レジスタ２０９からの出力信号（レジスタ出力）２１０の最上位ビットに対応する出力信号２１１を入力し、出力信号２１１の値に応じて、入力信号２２０および入力信号２１９のいずれか一方を出力信号（セレクタ出力）２０５として出力するようになっている。
すなわち、セレクタ２０７は、レジスタ出力２１０の最上位ビットを表す出力信号２１１の値が「１」の場合、分周比率の分子分母差設定値（Ｎ−Ｄ）に対応する入力信号２１９を選択し、入力信号２１９をセレクタ出力２０５として出力する。一方、出力信号２１１の値が「０」の場合、分周比率の分子設定値Ｎに対応する入力信号２２０を選択し、入力信号２２０をセレクタ出力２０５として出力する。
加算器２０８は、セレクタ２０７からのセレクタ出力２０５と、レジスタ２０９からのレジスタ出力２１０を入力し、セレクタ出力２０５に対応する値とレジスタ出力２１０に対応する値を加算し、加算結果に対応する出力信号２１５を出力するようになっている。
レジスタ２０９は、加算器２０８からの出力信号２１５と、所定の初期値「２Ｒ−１」（ここで、変数Ｒは、上述した式（１）によって求められる値を表している）に対応する入力信号２１７と、リセット信号２１８と、入力クロック信号２０２とを入力し、出力信号２１０を出力するようになっている。また、出力信号２１０の最上位ビットは出力信号２１１として出力されるようになっている。
すなわち、レジスタ２０９には、リセット信号２１８により入力信号２１７によって表される初期値「２Ｒ−１」が設定され、入力クロック信号２０２に同期して加算器２０８から出力された出力信号２１５が入力され、出力信号２１５に対応する加算結果が記憶されるようになっている。
ラッチ２１３は、レジスタ２０９からのレジスタ出力２１０の最上位ビットに対応する出力信号２１１をＤ端子から入力するとともに、入力クロック信号２０２をＧ端子から入力する。そして、入力クロック信号２０２の値が「０」である間、Ｄ端子から入力された上記出力信号２１１を通過させるようになっている。
一方、入力クロック信号２０２の値が「１」である間、Ｄ端子から入力された出力信号２１１によって表される値を保持し、その値に対応するゲート信号（ラッチ出力信号）２１２を生成し、出力するようになっている。
論理積回路２１４は、ラッチ２１３から出力されたラッチ出力信号２１２と、入力クロック信号２０２を入力し、ラッチ出力信号２１２と入力クロック信号２０２の論理積をとり、その結果に対応する出力クロック信号２０３を生成し、出力するようになっている。
まず、各部のビット幅を、上述した式（１）より算出された変数Ｒの値に基づいて設定する。
従って、上記式（１）より、図３における、加算器２０８は（Ｒ＋１）ビット幅で構成され、セレクタ２０７は（Ｒ＋１）ビット幅で構成され、レジスタ２０９は（Ｒ＋１）ビット幅で構成される。
また、図３において、分周比率の分子設定値Ｎに対応する入力信号２２０は、Ｒビット幅で構成されている。また、分周比率の分子分母差設定値（Ｎ−Ｄ）に対応する入力信号２１９は、（Ｒ＋１）ビット幅で構成されている。また、加算器２０８の加算結果に対応する出力信号２１５は、（Ｒ＋１）ビット幅で構成されている。
また、セレクタ２０７の出力信号（セレクタ出力）２０５は、（Ｒ＋１）ビット幅で構成されている。また、レジスタ出力２１０は、（Ｒ＋１）ビット幅で構成されている。また、レジスタ出力の最上位ビットを表す出力信号２１１は１ビット幅で構成されている。
次に、本発明の実施の形態におけるクロック分周回路２００の動作について、図３および図４を参照して具体的に説明する。図４は、図３のクロック分周回路２００において、Ｎ＝３、Ｄ＝５とし、Ｎ／Ｄ（＝３／５）分周を行なった場合の動作を示すタイミング図である。以下では、入力クロック信号２０２の立ち上がりから次の立ち上がりまでを１サイクルとし、各サイクルをＴ１，Ｔ２，Ｔ３，・・・、と記載するものとする。この場合、上記式（１）より、Ｒは３（＝ｃｅｉｌ（ｌｏｇ（５）／ｌｏｇ（２）））となる。
まず、レジスタ２０９には、リセット信号２１８がハイレベルとなったとき、入力信号２１７によって初期値「７」（＝２Ｒ−１）が設定される。ここで、Ｒは上記式（１）より３とされる。
次に、入力クロック信号２０２が立ち上がりから次の立ち上がりまでのサイクルＴ１において、レジスタ２０９は、初期値「７」（＝「０１１１」（２進数表記））に対応するレジスタ出力２１０を出力する。このとき、レジスタ出力２１０の最上位ビットを示す出力信号２１１に対応する値は「０」となる。
出力信号２１１は、ラッチ２１３のデータ（Ｄ）端子に出力される。ラッチ２１３は、Ｄ端子から入力された出力信号２１１の値「０」を入力クロック信号２０２の値が「１」のときに保持し、値「０」に対応するラッチ出力信号２１２を出力する。
すなわち、ラッチ２１３は、入力クロック信号２０２が立ち上がったときの出力信号２１１の値「０」を取り込んで保持し、入力クロック信号２０２の値が「１」の間、保持した値「０」をラッチ出力信号２１２として出力する。また、入力クロック信号２０２の値が「０」の間、Ｄ端子に入力された出力信号２１１の値「０」をそのままラッチ出力信号２１２として出力する。
セレクタ２０７は、サイクルＴ１において入力クロック信号２０２が立ち上がったときのレジスタ出力２１０の最上位ビットを示す出力信号２１１の値が「０」であるため、分周比率の分子設定値Ｎに対応する入力信号２２０を選択し、入力信号２２０をセレクタ出力２０５として出力する。すなわち、入力信号２２０の値「３」に対応するセレクタ出力２０５を出力する。
加算器２０８は、レジスタ２０９の出力２１０の値「７」と、セレクタ２０７からのセレクタ出力２０５の値「３」を加算し、加算結果である値「１０」（「１０１０」（２進数表記））を示す出力信号２１５を出力する。
次のサイクルＴ２において、レジスタ２０９は、入力クロック信号２０２に同期して、加算器２０８から出力された加算結果を示す出力信号２１５の値「１０」を記憶するとともに、値「１０」に対応するレジスタ出力２１０を出力する。このとき、レジスタ出力２１０の最上位ビットを表す出力信号２１１の値は「１」となる。
出力信号２１１は、ラッチ２１３のＤ端子に出力される。サイクルＴ２において入力クロック信号２０２が立ち上がったときの出力信号２１１の値は「０」であるので、ラッチ２１３によって、Ｄ端子から入力された出力信号２１１の値「０」が保持され、入力クロック信号２０２の値が「１」の間、値「０」に対応するラッチ出力信号２１２が出力される。
また、サイクルＴ２において入力クロック信号２０２の値が「０」の間、出力信号２１１の値は「１」となっているので、入力クロック信号２０２の値が「０」の間、出力信号２１１が通過され、ラッチ出力信号２１２の値は「１」となる。
セレクタ２０７は、レジスタ出力２１０の最上位ビットを示す出力信号２１１の値が「１」であるため、分周比率の分子分母差設定値（Ｎ−Ｄ）を示す入力信号２１９の値「−２」を選択し、値「−２」に対応するセレクタ出力２０５を出力する。
加算器２０８は、レジスタ２０９からのレジスタ出力２１０の値「１０」とセレクタ２０７から出力されたセレクタ出力２０５に対応する値「−２」を加算し、加算結果である値「８」（「１０００」（２進数表記））に対応する出力信号２１５を出力する。
次のサイクルＴ３において、レジスタ２０９は、入力クロック信号２０２に同期して、加算器２０８から出力された加算結果を示す出力信号２１５の値「８」を記憶するとともに、値「８」に対応するレジスタ出力２１０を出力する。このとき、レジスタ出力２１０の最上位ビットを表す出力信号２１１の値は「１」となる。
出力信号２１１は、ラッチ２１３のＤ端子に出力される。サイクルＴ３において入力クロック信号２０２が立ち上がったときの出力信号２１１の値は「１」であるので、ラッチ２１３によって、Ｄ端子から入力された出力信号２１１の値「１」が保持され、入力クロック信号２０２の値が「１」の間、値「１」に対応するラッチ出力信号２１２が出力される。
また、サイクルＴ３において入力クロック信号２０２の値が「０」の間、出力信号２１１の値は「１」となっているので、入力クロック信号２０２の値が「０」の間、出力信号２１１が通過され、ラッチ出力信号２１２の値は「１」となる。
セレクタ２０７は、レジスタ出力２１０の最上位ビットを示す出力信号２１１の値が「１」であるため、分周比率の分子分母差設定値（Ｎ−Ｄ）を示す入力信号２１９の値「−２」を選択し、値「−２」に対応するセレクタ出力２０５を出力する。
加算器２０８は、レジスタ２０９からのレジスタ出力２１０の値「８」とセレクタ２０７から出力されたセレクタ出力２０５に対応する値「−２」を加算し、加算結果である値「６」（「０１１０」（２進数表記））に対応する出力信号２１５を出力する。
次のサイクルＴ４において、レジスタ２０９は、入力クロック信号２０２に同期して、加算器２０８から出力された加算結果を示す出力信号２１５の値「６」を記憶するとともに、値「６」に対応するレジスタ出力２１０を出力する。このとき、レジスタ出力２１０の最上位ビットを表す出力信号２１１の値は「０」となる。
出力信号２１１は、ラッチ２１３のＤ端子に出力される。サイクルＴ４において入力クロック信号２０２が立ち上がったときの出力信号２１１の値は「１」であるので、ラッチ２１３によって、Ｄ端子から入力された出力信号２１１の値「１」が保持され、入力クロック信号２０２の値が「１」の間、値「１」に対応するラッチ出力信号２１２が出力される。
また、サイクルＴ４において入力クロック信号２０２の値が「０」の間、出力信号２１１の値は「０」となっているので、入力クロック信号２０２の値が「０」の間、出力信号２１１が通過され、ラッチ出力信号２１２の値は「０」となる。
セレクタ２０７は、レジスタ出力２１０の最上位ビットを示す出力信号２１１の値が「０」であるため、分周比率の分子設定値Ｎを示す入力信号２２０の値「３」を選択し、値「３」に対応するセレクタ出力２０５を出力する。
加算器２０８は、レジスタ２０９からのレジスタ出力２１０の値「６」とセレクタ２０７から出力されたセレクタ出力２０５に対応する値「３」を加算し、加算結果である値「９」（「１００１」（２進数表記））に対応する出力信号２１５を出力する。
次のサイクルＴ５において、レジスタ２０９は、入力クロック信号２０２に同期して、加算器２０８から出力された加算結果を示す出力信号２１５の値「９」を記憶するとともに、値「９」に対応するレジスタ出力２１０を出力する。このとき、レジスタ出力２１０の最上位ビットを表す出力信号２１１の値は「１」となる。
出力信号２１１は、ラッチ２１３のＤ端子に出力される。サイクルＴ５において入力クロック信号２０２が立ち上がったときの出力信号２１１の値は「０」であるので、ラッチ２１３によって、Ｄ端子から入力された出力信号２１１の値「０」が保持され、入力クロック信号２０２の値が「１」の間、値「０」に対応するラッチ出力信号２１２が出力される。
また、サイクルＴ５において入力クロック信号２０２の値が「０」の間、出力信号２１１の値は「１」となっているので、入力クロック信号２０２の値が「０」の間、出力信号２１１が通過され、ラッチ出力信号２１２の値は「１」となる。
セレクタ２０７は、レジスタ出力２１０の最上位ビットを示す出力信号２１１の値が「１」であるため、分周比率の分子分母差設定値（Ｎ−Ｄ）を示す入力信号２１９の値「−２」を選択し、値「−２」に対応するセレクタ出力２０５を出力する。
加算器２０８は、レジスタ２０９からのレジスタ出力２１０の値「９」とセレクタ２０７から出力されたセレクタ出力２０５に対応する値「−２」を加算し、加算結果である値「７」（「０１１１」（２進数表記））に対応する出力信号２１５を出力する。
次のサイクルＴ６において、レジスタ２０９は、入力クロック信号２０２に同期して、加算器２０８から出力された加算結果を示す出力信号２１５の値「７」を記憶するとともに、値「７」に対応するレジスタ出力２１０を出力する。このとき、レジスタ出力２１０の最上位ビットを表す出力信号２１１の値は「０」となる。
出力信号２１１は、ラッチ２１３のＤ端子に出力される。サイクルＴ６において入力クロック信号２０２が立ち上がったときの出力信号２１１の値は「１」であるので、ラッチ２１３によって、Ｄ端子から入力された出力信号２１１の値「１」が保持され、入力クロック信号２０２の値が「１」の間、値「１」に対応するラッチ出力信号２１２が出力される。
また、サイクルＴ６において入力クロック信号２０２の値が「０」の間、出力信号２１１の値は「０」となっているので、入力クロック信号２０２の値が「０」の間、出力信号２１１が通過され、ラッチ出力信号２１２の値は「０」となる。
セレクタ２０７は、レジスタ出力２１０の最上位ビットを示す出力信号２１１の値が「０」であるため、分周比率の分子設定値Ｎを示す入力信号２２０の値「３」を選択し、値「３」に対応するセレクタ出力２０５を出力する。
加算器２０８は、レジスタ２０９からのレジスタ出力２１０の値「７」とセレクタ２０７から出力されたセレクタ出力２０５に対応する値「３」を加算し、加算結果である値「１０」（「１０１０」（２進数表記））に対応する出力信号２１５を出力する。
次のサイクルＴ７において、レジスタ２０９は、入力クロック信号２０２に同期して、加算器２０８から出力された加算結果を示す出力信号２１５の値「１０」を記憶するとともに、値「１０」に対応するレジスタ出力２１０を出力する。このとき、レジスタ出力２１０の最上位ビットを表す出力信号２１１の値は「１」となる。
その後、サイクルＴ１乃至Ｔ５で説明した一連の動作が繰り返し実行される。これにより、レジスタ２０９のレジスタ出力２１０の値は、図４に示したように、７，１０，８，６，９，７，１０，８，６，９，...となり、出力パターン｛７，１０，８，６，９｝が繰り返されることとなる。
また、レジスタ出力２１０の最上位ビットを表す出力信号２１１の値は、図４に示したように、０，１，１，０，１，０，１，１，０，１，...となり、出力パターン｛０，１，１，０，１｝が繰り返されることとなる。
図４に示したように、レジスタ出力２１０の最上位ビットに対応する出力信号２１１の値が「１」の場合、入力クロック信号２０２の次のサイクルで出力クロック２０３が出力される。
したがって、図４に示すように、入力クロック信号２０２のレベルが５回ハイレベルになる間、出力クロック２０３のレベルは３回ハイレベルになる。すなわち、入力クロック信号２０２のクロック周波数を正確に３／５分周することが可能である。
このように、本発明の第２の実施の形態によっても、入力クロック信号２０２がＤ回入力される期間に出力クロックがＮ回出力されるクロック分周回路を実現することができる。このとき、出力クロックの周期は、最小間隔が入力クロック信号の周期のｆｌｏｏｒ（Ｄ／Ｎ）となり、最大間隔が入力クロック周期のｃｅｉｌ（Ｄ／Ｎ）となる。但し、ｆｌｏｏｒは、引き数を越えない最大の整数値を返す関数である。
また、図３に示した第２の実施の形態においては、予め、分周比率の分子設定値Ｎの値から分母設定値Ｄの値を差し引いた分子分母差設定値（Ｎ−Ｄ）を求め、この分子分母差設定値（Ｎ−Ｄ）をセレクタ２０７に入力させることにより、図１に示した第１の実施の形態において、実質的に分子分母差設定値を算出している減算器１１６省略することができる。従って、機器構成を簡略化させることができるという効果がある。
なお、本発明の実施の形態では、Ｄ＝３、Ｎ＝５とし、３／５分周する場合について説明したが、その他の任意の分周比率でクロック信号を分周することが可能である。
なお、本発明の実施の形態は本発明を具現化するための一例を示したものであり、以下に示すように特許請求の範囲における発明特定事項とそれぞれ対応関係を有するが、これに限定されるものではなく本発明の要旨を逸脱しない範囲において種々の変形を施すことができる。
すなわち、請求項１において、記憶手段は、例えば、レジスタ１０９に対応する。また、供給手段は、例えば、セレクタ１０７および加算器１０８および減算器１１６、または、セレクタ２０７および加算器２０８に対応する。また、保持手段は、例えば、ラッチ１１３、または、ラッチ２１３に対応する。また、論理積生成手段は、例えば、論理積回路１１４、または、論理積回路２１４に対応する。
また、請求項３において、加算手段は、例えば、加算器２０８および減算器１１６およびセレクタ１０７、または、加算器２０８およびセレクタ２０７に対応する。また、記憶手段は、例えば、レジスタ１０９、または、レジスタ２０９に対応する。また、保持手段は、例えば、ラッチ１１３、または、ラッチ２１３に対応する。また、論理積生成手段は、例えば、論理積回路１１４、または、論理積回路２１４に対応する。
また、請求項５において、減算器は、例えば、減算器１１６に対応する。また、レジスタは、例えば、レジスタ１０９に対応する。また、セレクタは、例えば、セレクタ１０７に対応する。また、加算器は、例えば、加算器１０８に対応する。また、ラッチは、例えば、ラッチ１１３に対応する。また、論理積回路は、例えば、論理積回路１１４に対応する。
また、請求項７において、加算器は、例えば、加算器２０８に対応する。また、レジスタは、例えば、レジスタ２０９に対応する。また、セレクタは、例えば、セレクタ２０７に対応する。また、ラッチは、例えば、ラッチ２１３に対応する。また、論理積回路は、例えば、論理積回路２１４に対応する。
本発明の活用例として、例えば、多様な周波数のクロック信号を必要とする各種回路や機器に本発明を適用することができる。
本発明の第１の実施の形態におけるクロック分周回路１００の構成例を示す図である。 本発明の第１の実施の形態におけるクロック分周回路１００の動作を示すタイミング図である。 本発明の第２の実施の形態におけるクロック分周回路２００の構成例を示す図である。 本発明の第２の実施の形態におけるクロック分周回路２００の動作を示すタイミング図である。
符号の説明
１００ クロック分周回路
１０１ 分周比率の分母設定値Ｄ
１０２ 入力クロック信号
１０３ 出力クロック信号
１０４ 入力信号
１０５ セレクタ出力値
１０６ 減算器出力値
１０７ セレクタ
１０８ 加算器
１０９ レジスタ
１１０ レジスタ出力値
１１１ レジスタ出力の最上位ビット信号
１１２ ラッチ出力信号
１１３ ラッチ
１１４ 論理積回路
１１５ 加算器出力値
１１６ 減算器
１１７ 初期値
１１８ リセット信号
１２０ 分周比率の分子設定値Ｎ
２００ クロック分周回路
２０１ 分周比率の分母設定値Ｄ
２０２ 入力クロック信号
２０３ 出力クロック信号
２０４ 入力信号
２０５ セレクタ出力値
２０６ 減算器出力値
２０７ セレクタ
２０８ 加算器
２０９ レジスタ
２１０ レジスタ出力値
２１１ レジスタ出力の最上位ビット信号
２１２ ラッチ出力信号
２１３ ラッチ
２１４ 論理積回路
２１５ 加算器出力値
２１６ 減算器
２１７ 初期値
２１８ リセット信号
２２０ 分周比率の分子設定値Ｎ

Claims (8)

  1. 入力クロック信号に同期して入力信号を記憶する記憶手段と、
    前記記憶手段に記憶されている値と分子設定値とを加算した第１の値または前記第１の値から分母設定値を減算した第２の値のいずれか一方を前記入力信号として供給する供給手段と、
    前記記憶手段に記憶されている値の最上位ビットを前記入力クロック信号に同期して保持する保持手段と、
    前記保持手段に保持された値と前記入力クロック信号との論理積を生成して出力クロック信号として出力する論理積生成手段とを具備し、
    前記供給手段は、前記記憶手段に記憶されている値の最上位ビットに基づいて前記第１の値または前記第２の値のいずれか一方を前記入力信号として供給することを特徴とするクロック分周回路。
  2. 前記記憶手段の初期値は、前記分母設定値の対数を２の対数で除算して得られる結果より小さくない最小の整数値に対応する回数だけ２を掛け合わせることによって得られた値から１を引いた値であることを特徴とする請求項１記載のクロック分周回路。
  3. 分子設定値を分母設定値で割ることにより得られる分周比率で所定の入力クロック信号を分周するクロック分周回路であって、
    前記分子設定値および前記分母設定値の差と前記分子設定値とのいずれか一方に対して前回の加算結果とを加算する加算手段と、
    前記入力クロック信号に同期して、前記加算手段による前記加算結果を記憶し、記憶した前記加算結果を前記前回の加算結果として前記加算手段に供給する記憶手段と、
    前記記憶手段に記憶されている前記加算結果の最上位ビットを前記入力クロック信号に同期して保持する保持手段と、
    前記保持手段に保持された前記加算結果の最上位ビットと前記入力クロック信号との論理積を生成して出力クロック信号として出力する論理積生成手段とを具備し、
    前記記憶手段は、前記加算結果が得られない最初の段階では、所定の初期値を前記前回の加算結果として前記加算手段に供給し、
    前記加算手段は、前記前回の加算結果の最上位ビットの値に基づいて前記分子設定値および前記分母設定値の差と前記分子設定値とのいずれか一方を選択し、その選択結果と前記前回の加算結果とを加算してその加算結果を前記記憶手段に供給する
    ことを特徴とするクロック分周回路。
  4. 前記初期値は、前記分母設定値の対数を２の対数で除算して得られる結果より小さくない最小の整数値に対応する回数だけ２を掛け合わせることによって得られた結果から１を引いた値である
    ことを特徴とする請求項３記載のクロック分周回路。
  5. 分子設定値を分母設定値で割ることにより得られる分周比率で所定の入力クロック信号を分周するクロック分周回路であって、
    所定の減算処理を行う減算器と、
    前記入力クロック信号に同期して前記減算器からの第１の出力値を記憶し、前記入力クロック信号に同期して前記第１の出力値に対応する第２の出力値を出力するレジスタと、
    前記レジスタからの前記第２の出力値を二進数表記したときの最上位桁の値に対応する第３の出力値に応じて前記分母設定値および値「０」のいずれか一方を選択して第４の出力値として出力するセレクタと、
    前記分子設定値と前記レジスタから出力される前記第２の出力値を加算してその加算結果に対応する第５の出力値を出力する加算器と、
    前記レジスタから出力される前記第２の出力値の前記最上位桁の値に対応する前記第３の出力値を前記クロック信号に同期して保持するラッチと、
    前記ラッチから出力される第６の出力値と前記クロック信号の論理積を演算してその演算結果を出力クロック信号として出力する論理積回路とを具備し、
    前記減算器は、前記加算器から出力された前記第５の出力値から、前記セレクタより出力された前記第４の出力値を減算してその減算結果に対応する前記第１の出力値を出力する
    ことを特徴とするクロック分周回路。
  6. 前記レジスタの初期値は、前記分母設定値の対数を２の対数で除算して得られる結果より小さくない最小の整数値に対応する回数だけ２を掛け合わせることによって得られた結果から１を引いた値である
    ことを特徴とする請求項５記載のクロック分周回路。
  7. 分子設定値を分母設定値で割ることにより得られる分周比率で所定の入力クロック信号を分周するクロック分周回路であって、
    所定の加算処理を行う加算器と、
    前記入力クロック信号に同期して前記加算器からの第１の出力値を記憶し、前記入力クロック信号に同期して前記第１の出力値に対応する第２の出力値を出力するレジスタと、
    前記レジスタからの前記第２の出力値を二進数表記したときの最上位桁の値に対応する第３の出力値に応じて、前記分子設定値および前記分子設定値から前記分母設定値を減算した結果に対応する値のいずれか一方を選択して第４の出力値として出力するセレクタと、
    前記レジスタから出力される前記第２の出力値の前記最上位桁の値に対応する前記第３の出力値を前記クロック信号に同期して保持するラッチと、
    前記ラッチから出力される第６の出力値と前記クロック信号の論理積を演算してその演算結果を出力クロック信号として出力する論理積回路とを具備し、
    前記加算器は、前記セレクタから出力される前記第４の出力値と前記レジスタから出力される前記第２の出力値を加算してその加算結果に対応する前記第１の出力値を出力する
    ことを特徴とするクロック分周回路。
  8. 前記レジスタの初期値は、前記分母設定値の対数を２の対数で除算して得られる結果より小さくない最小の整数値に対応する回数だけ２を掛け合わせることによって得られた結果から１を引いた値である
    ことを特徴とする請求項７記載のクロック分周回路。

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5332616B2 (ja) 2006-11-10 2013-11-06 日本電気株式会社 クロック信号分周回路
WO2008065869A1 (fr) 2006-11-29 2008-06-05 Nec Corporation Circuit de division de fréquence de signal d'horloge et procédé de division de fréquence de signal d'horloge
JP5343966B2 (ja) 2008-03-17 2013-11-13 日本電気株式会社 クロック信号分周回路および方法
WO2010050097A1 (ja) 2008-10-29 2010-05-06 日本電気株式会社 クロック分周回路、クロック分配回路、クロック分周方法及びクロック分配方法
US8564336B2 (en) 2008-10-29 2013-10-22 Nec Corporation Clock frequency divider circuit and clock frequency division method
WO2010070830A1 (ja) 2008-12-17 2010-06-24 日本電気株式会社 クロック分周回路、及びクロック分周方法
JP2010258761A (ja) * 2009-04-24 2010-11-11 Renesas Electronics Corp クロック分周回路
JP5493591B2 (ja) * 2009-08-24 2014-05-14 日本電気株式会社 クロック分周回路および方法
CN103684423A (zh) * 2012-09-25 2014-03-26 上海华虹集成电路有限责任公司 可变的同步时钟分频电路
GB201218906D0 (en) 2012-10-22 2012-12-05 Till Financial Ltd A method and system for providing cell therapy
JP6115715B2 (ja) * 2013-03-26 2017-04-19 セイコーエプソン株式会社 クロック生成装置、電子機器、移動体及びクロック生成方法
CN103269218A (zh) * 2013-04-19 2013-08-28 西安交通大学 一种基于fpga/cpld的任意分数分频器实现方法
KR101682272B1 (ko) * 2014-01-27 2016-12-05 엘에스산전 주식회사 상승 에지 동작 시스템용 클럭 생성방법
US9214943B1 (en) * 2014-10-16 2015-12-15 Freescale Semiconductor, Inc. Fractional frequency divider
CN108111163B (zh) * 2018-02-11 2023-08-25 深圳市卓越信息技术有限公司 一种高速分频器
CN108039885B (zh) * 2018-02-11 2023-08-25 深圳市卓越信息技术有限公司 一种高速分频方法及具有占空比调节功能的高速分频器

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4462110A (en) * 1981-04-07 1984-07-24 Honeywell Information Systems Inc. Digital phase-locked loop
JPS62225027A (ja) 1986-03-27 1987-10-03 Toshiba Corp 可変分周器
US5937024A (en) 1997-02-27 1999-08-10 Nec Corporation Counter for counting high frequency
JP2001127618A (ja) 1999-10-26 2001-05-11 Yokogawa Electric Corp クロック信号発生回路
US6459309B2 (en) * 2000-03-10 2002-10-01 Koninklijke Philips Electronics N.V. Frequency converter enabling a non-integer division ratio to be programmed by means of a unique control word
US6445232B1 (en) * 2000-08-31 2002-09-03 Xilinx, Inc. Digital clock multiplier and divider with output waveform shaping
US6618462B1 (en) * 2001-02-20 2003-09-09 Globespanvirata, Inc. Digital frequency divider

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