CN104811191A - 振荡电路、振荡器、pll电路及频率决定方法、设备、移动体 - Google Patents
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Abstract
振荡电路、振荡器、PLL电路及频率决定方法、设备、移动体。为了实现能够基于1个参考频率降低整数值边界寄生的影响且输出多个频率的振荡电路、振荡器以及分数N-PLL电路等，振荡电路包含：振荡用电路，其用于使振子振荡；分数N-PLL电路，其被输入来自振荡用电路的信号；非易失性存储器，其存储有分数N-PLL电路的能够从外部选择的多个分频比。该分数N-PLL电路的多个分频比中的至少两个分频比的分数部分为0.05以上且0.95以下。
Description
技术领域
本发明涉及振荡电路、振荡器、分数N-PLL电路、电子设备、移动体以及分数N-PLL电路的参考频率的决定方法。
背景技术
公知有如下的振荡器：在振荡电路的后级连接分数N-PLL，从外部端子改变分数N-PLL的分频比的设定，由此，能够输出多个频率。在这种振荡器中，以能够得到利用分数N-PLL对参考频率进行分数分频后的期望频率的方式决定分数分频比，但是，由于产生整数值边界寄生的频率根据分数分频比而变化，因此，根据参考频率与输出频率之间的关系，有时会因整数值边界寄生的影响而使振荡器的相位噪声或相位抖动恶化。
对此，在专利文献1所述的频率转换器中，提出如下对策：作为分数N-PLL的参考频率，通过切换地使用两种频率，使得在环路频段内不产生整数值边界寄生。
专利文献1：美国专利第8305115号说明书
但是，在专利文献1所述的方法中，存在这样的问题：为了产生两种参考频率，需要两个振子，这阻碍了小型化和低成本化，另外，由于部件较多，在可靠性方面也欠佳。这样，以往，在使用分数N-PLL产生多个频率的情况下，存在使用多个振子(参考频率)来减少整数值边界寄生的方法，但不存在能够利用1个振子(参考频率)来减少整数值边界寄生的影响并输出多个频率的方法。
发明内容
本发明是鉴于以上问题而完成的，根据本发明的几个方式，可提供能够以1个参考频率减少整数值边界寄生的影响并输出多个频率的振荡电路、振荡器以及分数N-PLL电路。此外，根据本发明的几个方式，能够提供使用该振荡电路且可靠性高的电子设备以及移动体。此外，根据本发明的几个方式，能够提供能够用于决定能够减少整数值边界寄生的影响并输出多个频率的参考频率的分数N-PLL电路的参考频率的决定方法。
本发明是为了解决上述问题的至少一部分而完成的，可以作为以下的方式或应用例来实现。
[应用例1]
在本应用例的振荡电路中，包含：振荡用电路，其用于使振子振荡；分数N-PLL电路，其被输入来自所述振荡用电路的信号；以及存储部，其存储有所述分数N-PLL电路的能够从外部选择的多个分频比，所述多个分频比中的至少两个分频比的分数部分为0.05以上且0.95以下。
振荡用电路例如可以是皮尔斯振荡电路、反相型振荡电路、考毕兹振荡电路、哈特利振荡电路等各种振荡电路的一部分。
根据本应用例的振荡电路，所存储的至少两个分频比的分数部分为0.05以上且0.95以下，因此，在将分数N-PLL电路设定为这些分频比中的任意一个的情况下，失谐频率变得较高，容易利用分数N-PLL电路的环路滤波器使整数值边界寄生衰减。因此，根据本应用例，可提供能够基于1个参考频率而使整数值边界寄生的影响下降并输出多个频率的振荡电路。
[应用例2]
在上述应用例的振荡电路中，也可以是，所有的所述多个分频比的分数部分为0.05以上且0.95以下。
根据本应用例的振荡电路，设定为分数N-PLL电路存储的多个分频比中的任意一个，即可降低整数值边界寄生的影响。
[应用例3]
本应用例的振荡电路包含：振荡用电路，其用于使振子振荡；分数N-PLL电路，其被输入来自所述振荡用电路的信号，且具有环路滤波器；以及存储部，其存储有所述分数N-PLL电路的能够选择的多个分频比，所述多个分频比中的至少1个是这样的分频比：该分频比使得所述分数N-PLL电路具有的振荡部的输出频率与作为参考频率的整数倍的频率之间的失谐频率高于所述环路滤波器的截止频率。
根据本应用例的振荡电路，在设定为分数N-PLL电路存储的至少两个分频比中的任意一个的情况下，利用分数N-PLL电路的环路滤波器，使整数值边界寄生衰减。因此，根据本应用例，可提供能够基于1个参考频率而使整数值边界寄生的影响下降并输出多个频率的振荡电路。
[应用例4]
也可以是，无论选择所述多个分频比中的哪一个，所述失谐频率都高于所述截止频率。
根据本应用例的振荡电路，无论设定为分数N-PLL电路存储的多个分频比中的哪一个，都可降低整数值边界寄生的影响。
[应用例5]
本应用例的振荡器包含上述的任意一个振荡电路和振子。
根据本应用例的振荡器，由于包含能够基于1个参考频率而使整数值边界寄生的影响下降并输出多个频率的振荡电路，因此，即使振子为1个，也能够确保实用性和可靠性，并实现小型化和低成本化。
[应用例6]
在本应用例的分数N-PLL电路为了对决定的参考频率进行分频并分别输出所决定的多个频率中的至少两个频率而设定的分频比的分数部分为0.05以上且0.95以下。
根据本应用例的分数N-PLL电路，决定出的至少两个分频比的分数部分为0.05以上且0.95以下，因此，在设定为这些分频比中的任意一个的情况下，失谐频率较高，容易利用环路滤波器使整数值边界寄生衰减。因此，根据本应用例，可提供能够基于1个参考频率而使整数值边界寄生的影响下降并输出多个频率分数N-PLL电路。
[应用例7]
本应用例的分数N-PLL电路在对决定的参考频率进行分频并分别输出所决定的多个频率中的至少两个频率时，振荡部的输出频率与作为参考频率的整数倍的高次谐波的频率之间的失谐频率高于环路滤波器的截止频率。
根据本应用例的分数N-PLL电路，在设定为决定出的至少两个分频比中的任意一个的情况下，利用环路滤波器使整数值边界寄生衰减。因此，根据本应用例，可提供能够基于1个参考频率而使整数值边界寄生的影响下降并输出多个频率的分数N-PLL电路。
[应用例8]
本应用例的电子设备包含上述的任意一个振荡电路或上述的任意一个分数N-PLL电路。
[应用例9]
本应用例的移动体包含上述的任意一个振荡电路或上述的任意一个分数N-PLL电路。
根据这些应用例的电子设备以及移动体，由于包含能够基于1个参考频率而使整数值边界寄生的影响下降并输出多个频率的振荡电路或分数N-PLL电路，因此，实现能够高实用性和可靠性。
[应用例10]
在本应用例的分数N-PLL电路的参考频率的决定方法中，针对分数N-PLL电路的多个参考频率，分别计算所述分数N-PLL电路具有的振荡部的多个输出频率中的各输出频率与该作为参考频率的整数倍的高次谐波的频率之间的失谐频率，针对所述多个参考频率分别计算多个所述失谐频率的倒数之和或者多个所述失谐频率之和，根据所述失谐频率的倒数之和或者所述失谐频率之和决定参考频率。
根据本应用例的N-PLL电路的参考频率的决定方法，能够决定参考频率，该参考频率使得能够降低在分别选择了振荡部的多个输出频率的情况下产生的整数值边界寄生的影响。
附图说明
图1是本实施方式的振荡器的结构图。
图2是示出分数N-PLL电路的结构例的图。
图3是振荡信号的波形图。
图4是示出分数N-PLL电路的输出信号的频谱的一例的图。
图5是示出分数N-PLL电路的输出信号的频谱的另一例的图。
图6是示出分数N-PLL电路的输出信号的频谱的另一例的图。
图7是示出分数N-PLL电路具有的低通滤波器的频率特性的一例的图。
图8的(A)是示出分数分频比与相位抖动的实测值之间的关系的图，图8的(B)是示出分数分频比与产生整数值边界寄生的频率的计算值之间的关系的图。
图9是示出参考频率以及分频比设定值的一例的图。
图10是示出本实施方式的分数N-PLL电路的参考频率的决定方法的一例的流程图。
图11的(A)是示出描绘n个失谐频率的倒数之和而得到的曲线图的一例的图，图11的(B)是示出描绘n个失谐频率之和而得到的曲线图的一例的图。
图12是本实施方式的电子设备的功能框图。
图13是示出本实施方式的电子设备的外观的一例的图。
图14是示出本实施方式的移动体的一例的图。
标号说明
1振荡器；2振荡电路；3振子；10振荡用电路；20分数N-PLL电路；21相位比较器；22电荷泵；23低通滤波器；24压控振荡器；25Δ-Σ调制器；26加法器；27整数分频器；30分频电路；40输出电路；50调节器；60调节器；70控制电路；80串行接口(I/F)电路；90非易失性存储器；300电子设备；310振荡器；312振荡电路；313振子；320CPU；330操作部；340ROM；350RAM；360通信部；370显示部；400移动体；410振荡器；420、430、440控制器；450电池；460备用电池
具体实施方式
以下，使用附图，对本发明的优选实施方式进行详细说明。此外，以下说明的实施方式不对权利要求所记载的本发明内容进行不当限定。此外，以下说明的结构并非全部属于本发明的必需结构要件。
1.振荡器
[振荡器的结构]
图1是本实施方式的振荡器的结构图。如图1所示，本实施方式的振荡器1是包含振荡电路2和振子3的振荡器，振荡电路2和振子3收纳在未图示的封装中。
在本实施方式中，振子3是使用石英作为基板材料的石英振子，例如使用AT切或SC切的石英振子。振子3也可以是SAW(Surface Acoustic Wave：表面声波)振子或MEMS(Micro Electro Mechanical Systems：微电子机械***)振子。此外，作为振子3的基板材料，除了可以使用石英以外，还可以使用钽酸锂、铌酸锂等压电单结晶、锆钛酸铅等压电陶瓷等压电材料或硅半导体材料等。作为振子3的激励手段，可以采用基于压电效应的方法，也可以采用基于库仑力的静电驱动。
振荡电路2设置有作为电源端子的Vcc端子、作为接地端子的GND端子、作为差动输出端子的OUT_P端子以及OUT_N端子、外部接口用的SDA端子以及SCL端子、作为与振子3的连接端子的XI端子以及XO端子。Vcc端子、GND端子、OUT_P端子、OUT_N端子、SDA端子以及SCL端子还与振荡器1的外部端子(未图示)连接。
在本实施方式中，振荡电路2构成为包含振荡用电路10、分数N-PLL电路20、分频电路30、输出电路40、调节器50、调节器60、控制电路70、串行接口(I/F)电路80以及非易失性存储器90。此外，本实施方式的振荡电路2可以构成为省略或变更这些要素的一部分或追加其它要素。振荡电路2可以是单芯片化的半导体集成电路(IC：integrated circuit)，也可以由多芯片的IC构成，或者一部分由独立的部件构成。
振荡用电路10是用于使振子3振荡的电路，其放大振子3的输出信号，反馈给振子3。振荡用电路10输出基于振子3的振荡的振荡信号CK1。
分数N-PLL电路20根据从控制电路70输入的分频比，生成使振荡信号CK1的频率(参考频率)倍增后的振荡信号CK2。此处，在设分频比的整数部分(整数分频比)为N、分数部分(分数分频比)为F/M时，在振荡信号CK1的频率fCK1与振荡信号CK2的频率fCK2之间，下式(1)的关系成立。
分频电路30根据从控制电路70输入的输出分频比P(P为1以上的整数)对分数N-PLL电路20输出的振荡信号CK2进行分频，生成振荡信号CK3。此处，在振荡信号CK2的频率fCK2与振荡信号CK3的频率fCK3之间，下式(2)的关系成立。
因此，根据式(1)和式(2)，在振荡信号CK1的频率fCK1与振荡信号CK3的频率fCK3之间，下式(3)的关系成立。
输出电路40将分频电路30输出的振荡信号CK3转换为由非反转信号CKP和反转信号CKN构成的差动信号。该非反转信号CKP从输出端子OUT_P向外部输出，反转信号CKN从输出端子OUT_N向外部输出。输出电路40例如可以是LVDS(LowVoltage Differential Signaling：低压差分信号)电路、PECL(Positive Emitter CoupledLogic：正发射极耦合逻辑)电路、LVPECL(Low Voltage PECL：低电压PECL)电路等差动输出电路。但是，输出电路40也可以是单端的输出电路。
调节器50根据从Vcc端子供给的电源电压Vcc，生成低于Vcc的恒定电压Vreg1。将该恒定电压Vreg1作为振荡用电路10的电源电压以及分数N-PLL电路20的一部分电路的电源电压来供给。
调节器60根据从Vcc端子供给的电源电压Vcc，生成低于Vcc的恒定电压Vreg2。将该恒定电压Vreg2作为分数N-PLL电路20的一部分电路以及分频电路30的电源电压来供给。
在本实施方式中，恒定电压Vreg1与恒定电压Vreg2是相同的电压，但只要在将Vreg1作为电源电压的电路与将Vreg2作为电源电压的电路的接口部分不产生误动作，Vreg1与Vreg2也可以不同。
在本实施方式中，串行接口电路80是I2C标准的数字接口电路，从SDA端子输入/输出串行数据信号，从SCL输入时钟信号。构成为能够经由该SDA端子、SCL端子以及串行接口电路80，从外部装置对控制电路70具有的未图示的控制寄存器或非易失性存储器90进行读写。串行接口电路80也可以是I2C以外的通信标准的接口电路。
尤其是，在本实施方式的振荡器1中，构成为：在使决定的共振频率的振子3与振荡电路2连接的情况下，能够简单地从外部装置选择预先决定的n种频率中的任意1个作为输出频率fо(差动信号CKP、CKN的输出频率)。具体而言，预先在非易失性存储器90中存储将分数N-PLL电路20的整数分频比N、分数分频比F/M以及分频电路的输出分频比P对应起来的n个(n≥2)分频比设定值，控制电路70根据利用外部装置在作为控制寄存器之一的分频比选择寄存器中设定的值，读出非易失性存储器90中存储的任意一个分频比设定值(整数分频比N、分数分频比F/M以及输出分频比P的设定值)，将读出的整数分频比N以及分数分频比F/M设定到分数N-PLL电路20中，将读出的输出分频比P设定到分频电路30中。其结果是，在连接决定的共振频率的振子3后，振荡用电路的输出频率fCK1(分数N-PLL电路20的参考频率fref)固定，因此，输出频率fо(＝fCK3)成为按照式(3)由选择出的整数分频比N、分数分频比F/M以及输出分频比P决定的规定频率。
例如，在将振荡器1用于光通信用途的情况下，由于每一通信标准要求的频率不同，因此，为了使能够作为振荡器1的输出频率而选择的n种频率与n种通信标准分别要求的n种频率一致，在决定1种所连接的振子3的种类后，事先将以能够输出期望的n种频率的方式计算出的n个分频比设定值写入非易失性存储器90中。
此外，也可以是，能够选择非易失性存储器90中存储的n个分频比设定值中的任意1个，并且，能够经由串行接口电路80从外部装置分别任意设定整数分频比N、分数分频比F/M以及输出分频比P。
[分数N-PLL电路的结构]
图2是示出图1的分数N-PLL电路20的结构例的图。如图2所示，分数N-PLL电路20构成为包含相位比较器(PFD：Phase Frequency Detector)21、电荷泵(CP：Charge Pump)22、低通滤波器(LPF：Low Pass Filter：低通滤波器)23、压控振荡器(VCO：Voltage Controlled Oscillator)24、Δ-Σ调制器25、加法器26以及整数分频器27。
相位比较器21对振荡用电路10输出的振荡信号CK1与整数分频器27的输出信号的相位进行比较，输出比较结果作为脉冲电压。
电荷泵22将相位比较器21输出的脉冲电压转换为电流，低通滤波器23对电荷泵22输出的电流进行平滑化以及电压转换。
压控振荡器24(振荡部的一例)输出振荡频率与低通滤波器23的输出电压相应地变化的振荡信号CK2。
Δ-Σ调制器25对分数分频比F/M进行积分，输出对其进行量化后的信号。
加法器26输出将Δ-Σ调制器25的输出信号(0或1)与整数分频比N相加后的信号(N或N+1)。
整数分频器27输出以加法器26的输出信号(N或N+1)为分频比而对振荡信号CK2进行分频后的信号。
该分数N-PLL电路20根据Δ-Σ调制器25的输出信号，对整数分频器27进行调制，由此，作为平均而实现分数分频，输出如式(1)所示那样对振荡信号CK1的频率fCK1(参考频率fref)进行分数倍增(N+F/M倍)后的频率(输出频率)fCK2的振荡信号CK2。
在本实施方式中，与振荡用电路10相同地，向相位比较器21、电荷泵22、Δ-Σ调制器25、加法器26以及整数分频器27提供恒定电压Vreg1作为电源电压，向低通滤波器23以及压控振荡器24提供与Vreg1不同的恒定电压Vreg2作为电源电压。因此，如图3所示，振荡信号CK1的高电平为Vreg1，与此相对，振荡信号CK2的高电平为Vreg2。这样，使以参考频率进行动作的电路的电源与以输出频率进行动作的电路的电源分离，由此，使得具有参考频率的噪声的Vreg1的电压变动不会叠加于以输出频率进行动作的Vreg2，因此，能够减少振荡信号CK2的噪声叠加。
此外，在本实施方式中，振荡用电路10向分数N-PLL电路20输出电压Vreg1的振幅(小振幅)的振荡信号CK1，其中，电压Vreg1低于从Vcc端子提供的电源电压Vcc。这样，通过将振荡信号CK1设为小振幅，能够减少振荡用电路10与分数N-PLL电路20之间的振荡信号CK1的收发所需的能量，降低压控振荡器24中混入的噪声量。
因此，能够减少振荡器1的输出信号的相位噪声和相位抖动。
[整数值边界寄生的降低方法]
一般情况下，在将失谐频率(偏移频率)作为横轴而在期望的范围内测定分数N-PLL电路的输出信号的相位噪声特性时，参考频率的整数倍的高次谐波频率与输出频率之差的频率(失谐频率)的信号作为整数值边界寄生(IBS)而显现出来。在参考频率一定的情况下，产生整数值边界寄生的频率根据分数N-PLL电路的分数分频比的设定而变化。
图4～图6示出了产生整数值边界寄生的频率(失谐频率)根据分数N-PLL电路的分数分频比的设定而变化的情况。在图4～图6中，分别在上部示出了以频率为横轴、以振幅为纵轴的分数N-PLL电路的输出信号的频谱，下部示出了以频率为横轴、以分数分频比F/M为纵轴的曲线图，上部和下部的两个横轴的刻度一致。
图4是分频分数比F/M接近0的情况下的图，分数N-PLL电路的输出频率(压控振荡器24的输出频率)fCK2与参考频率fref(＝fCK1)的N倍的频率之差的绝对值|fCK2-N×fref|(失谐频率1)较小，fCK2与fref(＝fCK1)的N+1倍的频率之差的绝对值|fCK2-(N+1)×fref|(失谐频率2)较大。因此，在较低的频率(失谐频率1)和较高的频率(失谐频率2)中产生整数值边界寄生。
图5是分频分数比F/M接近0.5的情况下的图，分数N-PLL电路的输出频率(压控振荡器24的输出频率)fCK2与参考频率fref(＝fCK1)的N倍的频率之差的绝对值|fCK2-N×fref|(失谐频率1)以及fCK2与fref(＝fCK1)的N+1倍的频率之差的绝对值|fCK2-(N+1)×fref|(失谐频率2)均较大。因此，在较高的频率(失谐频率1、失谐频率2)中产生整数值边界寄生。
图6是分频分数比F/M接近1的情况下的图，分数N-PLL电路的输出频率(压控振荡器24的输出频率)fCK2与参考频率fref(＝fCK1)的N倍的频率之差的绝对值|fCK2-N×fref|(失谐频率1)较大，fCK2与fref(＝fCK1)的N+1倍的频率之差的绝对值|fCK2-(N+1)×fref|(失谐频率2)较小。因此，在较高的频率(失谐频率1)和较低的频率(失谐频率2)中产生整数值边界寄生。
在假设在分数N-PLL电路的环路频段内产生该整数值边界寄生时，整数值边界寄生不下降而出现在分数N-PLL电路的输出信号中，因此，相位噪声和相位抖动劣化。
在本实施方式中，在分数N-PLL电路20的输出信号中，与分数分频比F/M对应的失谐频率产生整数值边界寄生，如果参考频率为规定的频率，则无论在上述的非易失性存储器90中存储的n个分频比设定值(整数分频比N、分数分频比F/M以及输出分频比P的设定值)中选择至少两个分频比设定值中的哪一个，也会在分数N-PLL电路20的环路频段外产生整数值边界寄生。此处，在本实施方式中，如图7所示，将分数N-PLL电路20具有的低通滤波器23(参照图2)的截止频率fc以下的频段作为环路频段。因此，在环路频段外产生的整数值边界寄生在经过作为环路滤波器发挥作用的低通滤波器23时，功率至少衰减到1/2以下，因此，对相位噪声和相位抖动的影响较小。
更优选的是，如果参考频率为规定的频率，则无论选择非易失性存储器90中存储的n个分频比设定值中的哪一个，整数值边界寄生都在分数N-PLL电路20的环路频段外产生。但是，在现实中，n越大，则越难以针对全部组合而使整数值边界寄生在环路频段外产生，因此，允许在选择至少两个分频比设定值中的任意一个的情况下，在环路频段外产生整数值边界寄生，在选择其它分频比设定值的情况下，在环路频段内产生整数值边界寄生。
此外，如果在环路频段外产生整数值边界寄生，则能够有效地抑制相位噪声和相位抖动的劣化，但实际上，即使在比低通滤波器23的截止频率fc(5～10MHz左右)略低的程度的频率中产生整数值边界寄生，也可认为相位噪声和相位抖动几乎没有劣化。在此，使参考频率保持固定，在改变分数分频比F/M的设定的同时实际测量相位抖动，求出了相位抖动发生劣化的边界条件。
图8的(A)是示出分数分频比F/M与相位抖动的实测值之间的关系的图，如图8的(A)所示，可知如果分数分频比F/M为0.05以上且0.95以下的范围，则相位抖动几乎不劣化，如果在该范围外，则急剧劣化。此外，图8的(B)是示出分数分频比F/M与产生整数值边界寄生的频率的计算值之间的关系的图，如图8的(B)所示，可知当分数分频比F/M为0.05或0.95的附近，产生整数值边界寄生的频率为7MHz左右，与低通滤波器的截止频率(5～10MHz左右)大致一致。根据该情况，也可以说，为了使相位噪声和相位抖动不劣化，将分数分频比F/M设定在0.05以上且0.95以下的范围是有效的。
根据以上的实测结果，为了构成为能够选择n种规定频率作为振荡器1的输出频率且无论选择哪个频率都几乎不会使相位噪声和相位抖动劣化，优选的是，选择这样的参考频率，该参考频率使非易失性存储器90中存储的n个分频比设定值中各自包含的分数分频比F/M的设定值全部为0.05以上且0.95以下。但是，在现实中，n越大，则越难以针对全部组合而使分数分频比F/M的设定值设为0.05以上且0.95以下，因此，允许至少两个分数分频比F/M的设定值为0.05以上且0.95以下，其它分数分频比F/M的设定值小于0.05或大于0.95。此外，也可以考虑批量生产振荡器1时的特性偏差等而设置余量，例如使至少两个分数分频比F/M的设定值为0.1以上且0.9以下。
图9的(A)是用于示出参考频率的一例的表，在能够选择4种规定频率作为振荡器1的输出频率的情况下，该参考频率使得4个分频比设定值中各自包含的分数分频比F/M的设定值均为0.05以上且0.95以下。另一方面，作为比较例，图9的(B)是用于示出使得分数分频比F/M的设定值均不是0.05以上且0.95以下的参考频率的一例的表。
在图9的(A)以及图9的(B)中，作为输出频率，能够选择162.492583MHz，174.703084MHz、699.326000MHz、724.032902MHz中的任意一个。在图9的(A)中，选择114.144444MHz作为参考频率，4个分数分频比F/M如0.777117、0.488703、0.506703、0.372515那样，均为0.05以上且0.95以下的范围内。此外，无论选择了4种输出频率中的哪一个，产生整数值边界寄生的频率(图9的(A)的IBS频率栏)都处于环路频段外。与此相对，在图9的(B)中，选择100.000000MHz作为参考频率，4个分数分频比F/M如0.998813、0.952493、0.973040、0.961316那样，均为0.05以上且0.95以下的范围外。此外，无论选择了4种输出频率中的哪一个，产生整数值边界寄生的频率(图9的(B)的IBS频率栏)都处于环路频段内。
根据图9的(A)以及图9的(B)的例子可知，在本实施方式的振荡器1中，在决定了能够输出的频率的组合的情况下，相位噪声和相位抖动的特性根据分数N-PLL电路20的参考频率的选择而大幅变化，所以，决定适当的参考频率是很重要的。
图10是示出本实施方式的分数N-PLL电路20的参考频率的决定方法的一例的流程图。
在图10所示的方法中，最初，选择作为参考频率的候选的m个频率(S10)，然后，进行之后的各步骤。例如，也可以选择在预先决定的规定范围内按一定间隔排列的m个频率作为参考频率的候选，即，按一定间隔扫描规定的频率范围并依次选择m个频率，进行以后的各步骤。
接下来，设i＝1(S20)，求出在将第i个频率设为参考频率的情况下可分别得到振荡器1的n种输出频率的n个分频比设定值(整数分频比N、分数分频比F/M以及输出分频比P)(S30)。
接下来，分别计算在分别设定了n个分频比设定值的情况下分数N-PLL电路20的输出频率(压控振荡器24的输出频率)与第i个频率(参考频率)的N倍的频率之间的失谐频率1以及分数N-PLL电路20的输出频率(压控振荡器24的输出频率)与第i个频率(参考频率)的N+1倍的频率之间的失谐频率2(S40)。
接下来，分别针对n个分频比设定值，将失谐频率1和失谐频率2中的较小一方作为失谐频率，计算n个失谐频率的倒数之和(或n个失谐频率之和)(S50)。
接下来，如果不是i＝n(S60：否)，则设i＝i+1(S70)，反复步骤S30～S70，直到i＝n为止。
进而，如果变为i＝n(S60：是)，接下来，保留使得n个失谐频率的倒数之和极小(或n个失谐频率之和极大)的1个或多个频率作为参考频率的候选(S80)。图11的(A)是描绘对选择为参考频率的候选的25个频率分别计算出的n个失谐频率的倒数之和而得到的图，在该情况下，保留3个极小点的频率f1、f2、f3。同样，图11的(B)是描绘对选择为参考频率的候选的25个频率分别计算出的n个失谐频率之和而得到的图，在该情况下，保留3个极大点的频率f1、f2、f3。
最后，从保留的频率中选择1个，将其决定为参考频率(S90)。例如，可以针对保留的各个频率，优先选择n个分数分频比F/M的设定值均为0.05以上且0.95以下的范围的频率，其次优先选择这样的频率：产生整数值边界寄生的n个频率中的最小的频率最高。此外，也可以替代步骤S80以及S90，将n个失谐频率的倒数之和最小(或n个失谐频率之和最大)的频率决定为参考频率。
根据该分数N-PLL电路20的参考频率的决定方法，能够比较容易地决定参考频率，该参考频率使得能够降低在分别选择了压控振荡器24的多个输出频率的情况下产生的整数值边界寄生的影响。
此外，作为使振荡用电路10输出的振荡信号CK1的频率与决定出的参考频率一致的方法，有以下方法：对振子3实施物理加工，调整共振频率；或者设置可变电容元件作为振荡用电路10的负荷电容，调整该可变电容元件的电容值。
如上所述，根据本实施方式的振荡器1或振荡电路2，通过从外部选择非易失性存储器90中存储的n个分频比设定值中的任意一个，能够输出根据选择的分频比设定值对1个参考频率进行分频后的多个频率中的一个。进而，通过将非易失性存储器90中存储的至少两个分数分频比F/M设为0.05以上且0.95以下，或者，通过将非易失性存储器90中存储的至少两个分数分频比F/M设为使得在环路频段外产生整数值边界寄生的值，由此，容易利用分数N-PLL电路20的低通滤波器23而使整数值边界寄生衰减。因此，根据本实施方式，能够提供可利用1个振子(参考频率)降低整数值边界寄生导致的相位噪声和相位抖动的劣化的可能性并输出多个频率的振荡器或振荡电路。
2.电子设备
图12是本实施方式的电子设备的功能框图。此外，图13是示出作为本实施方式的电子设备的一例的智能手机的外观的一例的图。
本实施方式的电子设备300构成为包含振荡器310、CPU(Central Processing Unit：中央处理器)320、操作部330、ROM(Read Only Memory：只读存储器)340、RAM(Random Access Memory：随机存取存储器)350、通信部360和显示部370。此外，本实施方式的电子设备可以构成为省略或变更图12的构成要素(各部)的一部分或者附加其它构成要素。
振荡器310具有振荡电路312和振子313。振荡电路312使振子313振荡，产生振荡信号。振荡器310将该振荡信号输出到CPU 320。
CPU 320按照ROM 340等中存储的程序，将从振荡器310输入的振荡信号作为时钟信号，进行各种计算处理或控制处理。具体而言，CPU 320进行如下处理等：与来自操作部330的操作信号对应的各种处理；为了与外部装置进行数据通信而控制通信部360的处理；以及发送用于使显示部370显示各种信息的显示信号的处理。
操作部330是由操作键或按钮开关等构成的输入装置，其将与用户的操作对应的操作信号输出到CPU 320。
ROM 340存储CPU 320用于进行各种计算处理或控制处理的程序和数据等。
RAM 350被用作CPU 320的作业区域，暂时存储从ROM 340读出的程序和数据、从操作部330输入的数据、CPU 320按照各种程序执行而得到的运算结果等。
通信部360进行用于建立CPU 320与外部装置之间的数据通信的各种控制。
显示部370是由LCD(Liquid Crystal Display：液晶显示器)等构成的显示装置，根据从CPU 320输入的显示信号显示各种信息。也可以对显示部370设置作为操作部330而发挥作用的触摸面板。
例如，应用上述实施方式的振荡电路2作为振荡电路312，或者，例如，应用上述实施方式的振荡器1作为振荡器310，由此，能够实现实用性和可靠性高的电子设备。
作为这种电子设备300，可考虑各种电子设备，例如可列举个人计算机(例如移动型个人计算机、膝上型个人计算机、笔记本型个人计算机、平板型个人计算机)、移动电话机等移动终端、数字照相机、喷墨式排出装置(例如喷墨打印机)、路由器或开关等存储区域网络设备、局域网设备、电视机、摄像机、录像机、车载导航装置、寻呼机、电子记事本(也包含通信功能)、电子词典、计算器、电子游戏设备、游戏用控制器、文字处理器、工作站、视频电话、防盗用电视监视器、电子双筒镜、POS终端、医疗设备(例如电子体温计、血压计、血糖计、心电图计测装置、超声波诊断装置、电子内窥镜)、鱼群探测器、各种测定设备、计量仪器类(例如车辆、飞机、船舶的计量仪器类)、飞行模拟器、头戴式显示器、运动轨迹仪、运动***、运动控制器、PDR(步行者位置方位计测)等。
3.移动体
图14是示出本实施方式的移动体的一例的图(上表面图)。图14所示的移动体400构成为包含：振荡器410；进行引擎***、制动***、无钥匙进入***等的各种控制的控制器420、430、440；电池450；以及备用电池460。此外，本实施方式的移动体可以构成为省略图14的构成要素(各部)的一部分或者附加其它构成要素。
振荡器410具有未图示的振荡电路和振子，振荡电路使振子振荡，产生振荡信号。该振荡信号从振荡器410的外部端子输出到控制器420、430、440，例如，作为时钟信号来使用。
电池450向振荡器410以及控制器420、430、440提供电力。备用电池460在电池450的输出电压低于阈值时，向振荡器410以及控制器420、430、440提供电力。
例如，应用上述各实施方式的振荡电路2作为振荡器410具有的振荡电路，或者，例如，应用上述各实施方式的振荡器1作为振荡器410，能够实现实用性和可靠性高的移动体。
作为这样的移动体400，可举出各种移动体，例如可举出汽车(也包含电动汽车)、喷气式飞机或直升飞机等飞行器、船舶、火箭、人造卫星等。
本发明不限于本实施方式，在本发明的主旨范围内，可以进行各种变形实施。
上述实施方式以及变形例只是一例，而不限于此。例如，也可以适当组合各实施方式以及各变形例。
本发明包含与在实施方式中说明的结构实质相同的结构(例如，功能、方法以及结果相同的结构，或者目的以及效果相同的结构)。此外，本发明包含将在实施方式中说明的结构的非本质的部分置换后的结构。此外，本发明包含能够起到与在实施方式中说明的结构相同作用效果的结构或达到相同目的结构。此外，本发明包含在实施方式中说明的结构中附加公知技术而得到的结构。
Claims (15)
1.一种振荡电路，其中，该振荡电路包含：
振荡用电路，其用于使振子振荡；
分数N-PLL电路，其被输入来自所述振荡用电路的信号；以及
存储部，其存储有所述分数N-PLL电路的能够从外部选择的多个分频比，
所述多个分频比中的至少两个分频比的分数部分为0.05以上且0.95以下。
2.根据权利要求1所述的振荡电路，其中，
所有的所述多个分频比的分数部分为0.05以上且0.95以下。
3.一种振荡电路，其中，该振荡电路包含：
振荡用电路，其用于使振子振荡；
分数N-PLL电路，其被输入来自所述振荡用电路的信号，且具有环路滤波器；以及
存储部，其存储有所述分数N-PLL电路的能够选择的多个分频比，
所述多个分频比中的至少1个是这样的分频比：该分频比使得所述分数N-PLL电路具有的振荡部的输出频率与作为参考频率的整数倍的频率之间的失谐频率高于所述环路滤波器的截止频率。
4.根据权利要求3所述的振荡电路，其中，
无论选择所述多个分频比中的哪一个，所述失谐频率都高于所述截止频率。
5.一种振荡器，其包含权利要求1所述的振荡电路和振子。
6.一种振荡器，其包含权利要求2所述的振荡电路和振子。
7.一种振荡器，其包含权利要求3所述的振荡电路和振子。
8.一种振荡器，其包含权利要求4所述的振荡电路和振子。
9.一种分数N-PLL电路，其中，
该分数N-PLL电路对参考频率进行分频，分别输出至少两个频率的信号，所述分数N-PLL电路中设定的分频比的分数部分为0.05以上且0.95以下。
10.一种分数N-PLL电路，其中，
该分数N-PLL电路对参考频率进行分频，分别输出至少两个频率的信号，振荡部的输出频率与作为参考频率的整数倍的频率之间的失谐频率高于环路滤波器的截止频率。
11.一种电子设备，其包含权利要求1所述的振荡电路或权利要求9所述的分数N-PLL电路。
12.一种电子设备，其包含权利要求3所述的振荡电路或权利要求10所述的分数N-PLL电路。
13.一种移动体，其包含权利要求1所述的振荡电路或权利要求9所述的分数N-PLL电路。
14.一种移动体，其包含权利要求3所述的振荡电路或权利要求10所述的分数N-PLL电路。
15.一种分数N-PLL电路的参考频率的决定方法，其中，
针对分数N-PLL电路的多个参考频率，分别计算所述分数N-PLL电路具有的振荡部的多个输出频率中的各输出频率与作为该参考频率的整数倍的频率之间的失谐频率，
分别针对所述多个参考频率计算多个所述失谐频率的倒数之和或者多个所述失谐频率之和，
根据所述失谐频率的倒数之和或者所述失谐频率之和，选择所述多个参考频率中的一个作为用于使所述分数N-PLL电路动作的参考频率。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20150729 |