TWI614874B - 封裝體上之輸入／輸出架構（二） - Google Patents

封裝體上之輸入／輸出架構（二） Download PDF

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Abstract

一種封裝體上之介面。於一第一晶粒上之一第一組單端發射器電路。該等發射器電路為阻抗匹配且不具有等化。於一第二晶粒上之一第一組單端接收器電路。該等接收器電路不具有終端裝置且無等化。複數條傳導線將該第一組發射器電路與該第一組接收器電路耦合。該等多條傳導線之長度係受匹配。

Description

封裝體上之輸入/輸出架構(二) 發明領域
本發明之實施例係有關輸入/輸出架構與介面。更特別是，本發明之實施例係有關高頻寬封裝體上之輸入/輸出架構與介面。
發明背景
於晶片間使用習知輸入/輸出(I/O)介面之高頻寬互連需要顯著的功率與晶片區域。因此，於需要顯著降低的功率耗損及/或較小的晶片區域之應用中，便不再需要該等習知介面。
依據本發明之一實施例，係特地提出一種設備，其包含有：於一第一晶粒上之一第一組單端發射器電路，該第一晶粒於一半導體封裝體內，其中該等發射器電路不具有等化，於一第二晶粒上之一第一組單端接收器電路，該第二晶粒於該半導體封裝體內，於該第一組發射器電路與該第一組接收器電路之間的複數條傳導線，其中該等複數條傳導線之長度係受匹配，以及其中無插槽沿著於該第一組單端發射器電路與該第一組單端接收器電路之間的包 括該等複數條傳導線之電耦合存在。
100‧‧‧封裝體
120、140、200、250‧‧‧晶片
125‧‧‧OPIO發射器
130‧‧‧OPIO接收器
145‧‧‧發射器
150‧‧‧接收器
175‧‧‧間隙
210‧‧‧多工器
220‧‧‧鎖相迴圈(PLL)
230、235、255、260‧‧‧緩衝器
240、245‧‧‧傳輸線
270‧‧‧取樣器
280‧‧‧數位鎖定迴圈(DLL)
290‧‧‧解多工器
400‧‧‧電子系統
405‧‧‧匯流排
410‧‧‧處理器
420‧‧‧隨機存取記憶體(RAM)或其他動態儲存裝置
430‧‧‧唯讀記憶體(ROM)及/或其他靜態儲存裝置
440‧‧‧資料儲存裝置
450‧‧‧顯示器裝置
460‧‧‧輸入裝置
470‧‧‧感測器
480‧‧‧網路介面
485‧‧‧天線
487‧‧‧網路纜線
本發明之實施例係藉由範例、而非藉由限制來加以繪示，該等附圖之圖形中，相同參考數字參照為相同元件。
圖1是一至少兩晶片間具有封裝體上之輸入/輸出(OPIO)介面的一多晶片封裝體(MCP)之一實施例的方塊圖。
圖2是一實體層介面之一實施例的圖形。
圖3是一用以避免每一接腳抗扭斜之長度匹配路由安排的一實施例之圖形。
圖4是一電子系統之一實施例的方塊圖。
較佳實施例之詳細說明
下列說明中，其提出若干特定細節。然而，本發明之實施例在無該等特定細節時仍可加以實作。其他實例中，已知的電路、結構與技術不再詳細顯示以避免混淆對本發明之了解。
本文說明為一封裝體上之I/O(OPIO)介面，其可藉由在具有相當低功率、區域與潛伏之一多晶片封裝體(MCP)中的晶片間提供相當高頻寬之I/O來解決習知I/O介面的問題。OPIO可用於，例如，在相較於習知I/O每位元具有較低能量與每一頻寬具有較小區域的數量級之一MCP中，將一處理器互連至記憶體(eDRAM/DRAM)、另一處理器、一晶片組、一圖形處理器、或任何其他晶片。
本文說明之介面的各種不同實施例包括一或更多下列構件：(1)具有一相當小的晶粒對晶粒間隙之一MCP中的IC晶片間之一單端、高速I/O介面(例如，CMOS介面)；(2)不具有接收器終端裝置或相當弱終端裝置、且無等化之一阻抗匹配發射器(例如，CMOS發射器)；(3)具有長度匹配路由安排以最小化或消除每一接腳抗扭斜之一信號叢集的一前向時鐘信號；及/或(4)可提供較低填補電容與較高資料速率之縮減靜電放電(ESD)的保護(例如，70伏特)。
MCP中之閉合晶片總成可賦能相當短的長度匹配I/O追蹤，其可使用簡化的單端I/O與計時電路來降低功率、區域與潛伏以依次賦能本文說明之OPIO結構而於高頻寬運作。於一實施例中，具有最小化凸塊間距之高速、單端I/O可針對所需頻寬來縮減凸塊限制晶片區域。
於一實施例中，使用不具有接收器終端裝置或相當弱終端裝置且無等化之一CMOS發射器與接收器可降低I/O功率。由於小心的長度匹配路由安排可降低時鐘功率，故可達成每一信號叢集具有前向時鐘之簡化計時且無每一接腳抗扭斜。因此，本文說明之OPIO架構可以相當低功率、區域與潛伏於晶片間提供高頻寬。具有OPIO之MCP在無顯著的功率與區域間接負擔的情況下可提供產品、程序與晶粒區域彈性。本文說明之OPIO架構亦可延伸至以較低資料速率之小型式因數行動應用的完整ESD保護來關閉離散封裝體。多重準位(例如，M-PAM)發信號可用於較高資料速率以保持該時鐘頻率下降。
圖1是一至少兩晶片間具有封裝體上之輸入/輸出(OPIO)介面的一多晶片封裝體(MCP)之一實施例的方塊圖。圖1之範例繪示具有介面之兩晶片；然而，一封裝體中之任何晶片數量可使用本文說明之技術來互連。
封裝體100可為含有多個積體電路晶片之任何類型的封裝體。圖1之範例中，封裝體100含有晶片120與晶片140。該等晶片可為，例如，處理器、記憶體晶片、圖形處理器、等等。
於一實施例中，晶片120包括OPIO發射器125與OPIO接收器130。同樣地，晶片140包括OPIO發射器145與OPIO接收器150。發射器125與接收器150耦合而發射器145與接收器130耦合。
於一實施例中，晶片120與晶片140間之間隙175相當小。於一實施例中，間隙175小於20毫米。於一實施例中，間隙175小於10毫米。於一實施例中，間隙175近似1.5毫米。其他實施例中，間隙175可小於15毫米。一般而言，間隙175愈小，晶片間可提供之頻寬愈大。
於一實施例中，發射器125與接收器150間、以及發射器145與接收器130間之介面為單端、相當高速的介面。於一實施例中，該等介面為晶片120與晶片140間之CMOS介面。於一實施例中，發射器125與145為阻抗匹配CMOS發射器且不提供終端裝置或等化。於一實施例中，發射器125與145為阻抗匹配CMOS發射器且提供相當弱終端裝置且無等化。
於一實施例中，一前向時鐘信號可針對一信號叢集來發射。於一實施例中，長度匹配路由安排可設置於該等發射器與該等接收器之間。於一實施例中，最小化靜電放電(ESD)的保護(如70伏特一樣小)可針對晶片120與140間之介面來提供。
於一實施例中，使用不具有接收器終端裝置或相當弱終端裝置且無等化之一CMOS發射器與接收器可降低I/O功率。由於小心的長度匹配路由安排可降低時鐘功率，故可達成每一信號叢集具有前向時鐘之簡化計時且無每一接腳抗扭斜。因此，本文說明之架構可以相當低功率、區域與潛伏於晶片間提供高頻寬。
本文說明之架構亦可延伸以較低資料速率之小型式因數行動應用的完整ESD保護來關閉離散封裝體。多重準位(例如，M-PAM)發信號可用於較高資料速率以保持該時鐘頻率下降。
圖2是一實體層介面之一實施例的圖形。圖2之實體層介面可提供上述有關圖1之介面。晶片200與晶片250可常駐於一單一封裝體中並如上述其間以相當小的間隙來實體放置。
圖2之範例可從晶片200至晶片250來提供傳輸。一類似實體層介面可用來從晶片250發射至晶片200。圖2之範例可提供一4：1多工機構，其為隨選性並於某些實施例中可排除，或者可根據，例如，比作內部時鐘信號、等等之傳輸速度來支援其他的多工比例。
於一實施例中，多工器210可從4N條線路與F吉赫茲之一時鐘信號來接收作為輸入信號。於一實施例中，多工器210可由來自2F吉赫茲之鎖相迴圈(PLL)220的一時鐘信號來驅動。
於一實施例中，來自2F吉赫茲PLL 220之信號亦可提供至緩衝器235來於傳輸線245上發射至晶片250。於一實施例中，每一N個資料信號的叢集僅有一個該類前向時鐘信號被傳送，其中N可為一個或更多位元組(例如N=8,16,32個資料位元)。多工器210可將該等4N個信號多工至N條線路以提供至緩衝器230以便於傳輸線240上傳輸至晶片250。
晶片250上之緩衝器260可從傳輸線245接收該2F吉赫茲時鐘信號。同樣地，緩衝器255可從傳輸線240上之N條線路接收該等信號。於一實施例中，來自緩衝器260之2F吉赫茲信號可驅動數位鎖定迴圈(DLL)280，其依次驅動取樣器270。
取樣器270可以一2F吉赫茲時鐘信號使用該時鐘的兩邊緣，將從緩衝器255接收來自N條線路的信號閂鎖至2N條線路，該等信號可傳送至解多工器290、亦可由DLL 280驅動。解多工器290可恢復來自該等4N條線路之信號以及起初晶片200上之多工器210接收的F吉赫茲時鐘信號。因此，來自該等4N條線路之信號可於傳輸線240與245上從晶片200發射至晶片250。
圖3是一用以避免每一接腳抗扭斜之長度匹配路由安排的一實施例之圖形。一MCP上之閉合晶片總成可賦 能相當短的長度匹配介面線路，其可使用單端I/O與計時電路來支援較高頻寬傳輸。具有最小化凸塊間距之高速、單端I/O介面可縮減凸塊限制晶片區域，因此提供一更有區域效率的介面。
圖4是一電子系統之一實施例的方塊圖。圖4中繪示之電子系統意欲代表的電子系統範圍(有線或無線)包括，例如，一平板裝置、一智慧型手機、一桌上型電腦系統、一膝上型電腦系統、一伺服器等等。替代的電子系統可包括更多、更少及/或不同的構件。
圖4中繪示之一或更多構件可使用本文說明之OPIO架構來互連。例如，多個處理器晶片可與一處理器與一快取記憶體或動態隨機存取記憶體、等等互連。
電子系統400包括匯流排405或其他通訊裝置來傳達資訊，而處理器410耦合至匯流排405其可處理資訊。電子系統400可包括多個處理器及/或共處理器。電子系統400更可包括隨機存取記憶體(RAM)或其他動態儲存裝置420(參照為記憶體)，其耦合至匯流排405並可儲存由處理器410執行之資訊與指令。處理器410執行指令期間記憶體420亦可用來儲存暫時的變數或其他中間資訊。
電子系統400亦可包括耦合至匯流排405之唯讀記憶體(ROM)及/或其他靜態儲存裝置430，其可針對處理器410來儲存靜態資訊與指令。資料儲存裝置440可耦合至匯流排405以儲存資訊與指令。諸如一磁碟或光碟之資料儲存裝置440與對應驅動機可耦合至電子系統400。
電子系統400亦可經由匯流排405耦合至顯示器裝置450，其可為任何類型的顯示器裝置來將資訊顯示給使用者，例如，一觸控螢幕。輸入裝置460可為任何類型的介面及/或裝置以允許使用者來將輸入提供至電子系統400。輸入裝置可包括硬鍵及/或軟鍵、語音或揚聲器輸入，來將資訊與命令選擇傳達至處理器410。
電子系統400更可包括可用來支援電子系統400提供之功能的感測器470。感測器470可包括，例如，一迴轉儀、一鄰近感測器、一光感測器、等等。亦可支援任何感測器數量與感測器類型。
電子系統400更可包括網路介面480來提供存取一網路，諸如一區域網路。網路介面480可包括，例如，具有可代表一或更多天線之天線485的一無線網路介面。網路介面480亦可包括，例如，一有線網路介面來經由網路纜線487與遠端裝置通訊，該網路纜線可為，例如，一乙太網路纜線、一同軸纜線、一光纖纜線、一序列纜線、或一並列纜線。網路存取亦可根據4G/LTE標準來提供。
於一實施例中，網路介面480可，例如，藉由符合IEEE 802.11b及/或IEEE 802.11g及/或IEEE 802.11n標準來提供存取一區域網路，以及/或者該無線網路介面可，例如，藉由符合藍芽標準來提供存取一個人區域網路。亦可支援其他無線網路介面及/或協定。
IEEE 802.11b相當於IEEE標準802.11b-1999名為“區域與都會網路，第11部分：無線LAN媒體存取控制(MAC) 與實體層(PHY)規格說明：於2.4吉赫茲頻帶之較高速實體層延伸”，1999年九月16日核可，以及相關文件。IEEE 802.11g相當於IEEE標準802.11g-2003名為“區域與都會網路，第11部分：無線LAN媒體存取控制(MAC)與實體層(PHY)規格說明，修訂文件4：於2.4吉赫茲頻帶之更高速延伸”，2003年六月27日核可，以及相關文件。藍芽協定由藍芽特別興趣群公司於2001年二月22日發佈，“藍芽系統之規格說明：核心，第11版”中說明。亦可支援藍芽標準之相關以及之前或之後版本。
除經由無線LAN標準通訊外、或替代不用無線LAN標準通訊，網路介面480可使用，例如，時分多重存取(TDMA)協定、全球行動通信系統(GSM)協定、碼分多重存取(CDMA)協定、及/或任何其他類型的無線通訊協定來提供無線通訊。
規格說明中參照為“一實施例”或“某一實施例”表示與該實施例相關說明之一特別的特徵、結構、或特性包括於本發明之至少一實施例中。本規格說明之不同地方出現該片語“於一實施例中”不需全參照至該相同實施例。
本發明雖已就若干實施例來加以說明，但業界熟於此技者可體認本發明並不侷限於該等說明的實施例，但在該等後附申請專利範圍之精神與範疇中仍可以若干修改與變動來加以實作。本說明因此可視為舉例解說而非限制。
100‧‧‧封裝體
120、140‧‧‧晶片
125‧‧‧OPIO發射器
130‧‧‧OPIO接收器
145‧‧‧發射器
150‧‧‧接收器
175‧‧‧間隙

Claims (6)

  1. 一種電子設備，其包含：於具有輸入/輸出(I/O)的一第一晶粒上之一第一組單端發射器電路，該第一晶粒於一半導體封裝體內，其中該等發射器電路為阻抗匹配且不具有等化；於具有I/O的一第二晶粒上之一第一組單端接收器電路，該第二晶粒於該半導體封裝體內，其中該等接收器電路不具有終端件及等化；以及設置於一平板上的複數條傳導線，其等係各自直接耦接至該第一晶粒之該等I/O及該第二晶粒之該等I/O兩者，以直接耦接該第一組單端發射器電路與該第一組單端接收器電路，其中該等複數條傳導線之長度係被匹配的，並且其中該第一晶粒之該等I/O及該第二晶粒之該等I/O各自耦接至該第一晶粒及該第二晶粒之下的該平板而非耦接入插槽之接腳。
  2. 如請求項1之設備，其進一步包含：於該第一晶粒上之一第二組單端接收器電路，其中該第二組單端接收器電路不具有終端件及等化；於該第二晶粒上之一第二組單端發射器電路，其中該第二組單端發射器電路為阻抗匹配且不具有等化；以及於該第二組單端發射器電路與該第二組單端接收器電路之間的複數條傳導線，其中該等複數條傳導線之 長度係被匹配的。
  3. 如請求項1之設備，其中該第一晶粒包含至少一處理器核心，該設備進一步包含與該處理器核心耦接之一觸控螢幕介面。
  4. 如請求項1之設備，其中該第一晶粒與該第二晶粒之間的一間隙係小於20毫米。
  5. 如請求項4之設備，其中該間隙係等於或小於1.5毫米。
  6. 一種計算系統，其包含請求項1至5中任一項所請求之申請標的。
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